JP2019046887A - 半導体発光素子、発光素子アレイ、及び光プリントヘッド - Google Patents

Abstract

【課題】素子特性の悪化及び発光効率の低下を抑制しつつ、発光強度を向上させることができる半導体発光素子、発光素子アレイ、及び光プリントヘッドを提供する。【解決手段】半導体発光素子（１１０）は、第１の端子を含む第１のｎ型半導体層（１０３）と、第１のｎ型半導体層（１０３）上に備えられた第１のｐ型半導体層（１０４）と、第１のｐ型半導体層（１０４）上に備えられ、第３の端子を含む第２のｎ型半導体層（１０５）と、第２のｎ型半導体層（１０５）上に備えられ、第２の端子を含む第２のｐ型半導体層（１０６）とを有し、第２のｐ型半導体層（１０６）は、平面形状が第１の円弧を含む第１の外周（円形状の外周）を有し、第２のｎ型半導体層（１０５）は、平面形状が第２のｐ型半導体層（１０６）の第１の円弧に沿った曲線を含む第２の外周（円弧状の外周）を有する。【選択図】図１

Description

本発明は、半導体発光素子、複数の半導体発光素子を有する発光素子アレイ、及び１つ以上の発光素子アレイを有する光プリントヘッドに関する。

電子写真方式を採用する画像形成装置における露光手段として、発光素子アレイを備えた光プリントヘッドが使用されている。また、発光素子アレイに含まれる半導体発光素子として、３端子発光素子である発光サイリスタが採用されている（例えば、特許文献１参照）。発光サイリスタの光出力は、発光部面積を広くすることによって、増大させることができる。

特開２０１１−１８８３７号公報

しかしながら、発光部面積を広くすると、発光部の周囲長さが増加するため、発光部の端面（側面）から流れるリーク電流が増加し、素子特性の悪化及び内部発光効率の低下が生じるという問題がある。

本発明は、上記従来の課題を解決するためになされたものであり、その目的は、素子特性の悪化及び発光効率の低下を抑制しつつ、発光強度を向上させることができる半導体発光素子、発光素子アレイ、及び光プリントヘッドを提供することである。

本発明の一態様に係る半導体発光素子は、第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間の導通を制御する信号が入力される第３の端子とを有し、基板の主面上に備えられた半導体発光素子であって、前記第１の端子を含む第１導電型の第１の半導体層と、前記第１の半導体層上に備えられた第２導電型の第２の半導体層と、前記第２の半導体層上に備えられ、前記第３の端子を含む第１導電型の第３の半導体層と、前記第３の半導体層上に備えられ、前記第２の端子を含む第２導電型の第４の半導体層と、を有し、前記第４の半導体層は、平面形状が第１の円弧を含む第１の外周を有し、前記第３の半導体層は、平面形状が前記第４の半導体層の前記第１の円弧に沿った曲線を含む第２の外周を有することを特徴とする。

本発明によれば、発光部の周囲長さの小さな増加によって、発光部面積を広くすることができる、第１の円弧を含む第１の外周及び第１の円弧に沿った曲線を含む第２の外周を有する平面形状を持つ発光部を採用することにより、素子特性の悪化及び発光効率の低下を抑制しつつ、発光強度を向上させることができるという効果を得ることができる。

本発明の実施の形態１に係る半導体発光素子及び複数の半導体発光素子を含む発光素子アレイの構造を示す概略平面図である。 図１の発光素子アレイ（４個の半導体発光素子）をＳ２−Ｓ２線で切る断面構造を示す概略断面図である。 図１の発光素子アレイ（１個の半導体発光素子）をＳ３−Ｓ３線で切る断面構造を示す概略断面図である。 （ａ）から（ｃ）は、実施の形態１に係る発光素子アレイの製造に使用される半導体薄膜の構造を示す概略断面図である。 本発明の実施の形態２に係る半導体発光素子及び複数の半導体発光素子を含む発光素子アレイの構造を示す概略平面図である。 図５の発光素子アレイ（４個の半導体発光素子）をＳ６−Ｓ６線で切る断面構造を示す概略断面図である。 図５の発光素子アレイ（１個の半導体発光素子）をＳ７−Ｓ７線で切る断面構造を示す概略断面図である。 本発明の実施の形態３に係る半導体発光素子及び複数の半導体発光素子を含む発光素子アレイの構造を示す概略平面図である。 図８の発光素子アレイ（４個の半導体発光素子）をＳ９−Ｓ９線で切る断面構造を示す概略断面図である。 （ａ）及び（ｂ）は、実施の形態３に係る発光素子アレイの切り立ち部の製造工程を示す概略断面図である。 本発明の実施の形態４に係る半導体発光素子及び複数の半導体発光素子を含む発光素子アレイの構造を示す概略平面図である。 図１１の発光素子アレイ（１個の半導体発光素子）をＳ１２−Ｓ１２線で切る断面構造を示す概略断面図である。 （ａ）及び（ｂ）は、実施の形態４に係る発光素子アレイの製造に使用される半導体薄膜の構造を示す概略断面図である。 本発明の実施の形態５に係る光プリントヘッドの構造を示す概略断面図である。 図１４に示される光プリントヘッドの発光素子アレイユニットを示す概略平面図である。 実施の形態２の変形例である変形例１の半導体発光素子の第２のｎ型半導体層（第３の半導体層）と第２のｐ型半導体層（第４の半導体層）の構造を示す概略平面図である。 実施の形態１の変形例である変形例２の半導体発光素子の第２のｎ型半導体層（第３の半導体層）と第２のｐ型半導体層（第４の半導体層）の構造を示す概略平面図である。

以下に、本発明の実施の形態に係る半導体発光素子、複数の半導体発光素子を有する発光素子アレイ、及び１つ以上の発光素子アレイを有する光プリントヘッドを、添付図面を参照しながら説明する。図相互の関係を理解し易くするために、図には、ｘｙｚ直交座標系の座標軸を示す。ｘ軸は、基板上に配列された複数の半導体発光素子（３端子発光素子）の配列方向（ｘ方向）を示す座標軸であり、ｙ軸は、基板に平行且つｘ軸に直交する方向（ｙ方向）の座標軸である。ｚ軸は、ｘ軸とｙ軸の両方に直交する基板の厚さ方向（ｚ方向）の座標軸である。なお、各図において、構成要素の形状、構成要素のｘ方向、ｙ方向、及びｚ方向の寸法の比率などは、実際の半導体発光素子のものと異なる。また、実施の形態の説明及び図面は、例にすぎず、本発明の範囲内で種々の変更が可能である。

実施の形態において、半導体発光素子は、３端子発光素子としての発光サイリスタである。また、実施の形態において、光プリントヘッドは、複数の半導体発光素子とその駆動回路とを有する露光装置である。光プリントヘッドは、電子写真方式によって記録媒体上に現像剤からなる画像を形成するプリンタ、複写機、ファクシミリ装置、多機能周辺装置（ＭＰＦ）などの画像形成装置において、像担持体としての感光体ドラムに画像データに応じた光を照射することで、静電潜像を形成する装置である。

《１》実施の形態１．
《１−１》構成
図１は、本発明の実施の形態１に係る半導体発光素子１１０及び複数の半導体発光素子１１０を含む発光素子アレイ（半導体装置）１００の構造を示す概略平面図である。図２は、図１の発光素子アレイ１００（４個の半導体発光素子１１０）をＳ２−Ｓ２線で切る断面構造を示す概略断面図である。図３は、図１の発光素子アレイ１００（１個の半導体発光素子１１０）をＳ３−Ｓ３線で切る断面構造を示す概略断面図である。なお、発光素子アレイ１００は、後述の図１５における発光サイリスタアレイチップ５０３に対応するものであり、発光素子アレイチップとも言う。また、図１には、内部構造を理解しやすくするために、パッシベーション膜１０８を記載していない。

図１から図３に示されるように、実施の形態１に係る発光素子アレイ１００は、基板１０１の主面（表面）１０１ａ上において、所定方向（ｘ方向）に配列された複数の半導体発光素子（３端子発光素子）１１０としての複数の発光サイリスタを備えている。複数の半導体発光素子１１０は、ｘ方向（基板１０１の長手方向）に一定の間隔で配置されている。半導体発光素子１１０は、基板１０１の主面１０１ａ上に接合されることができる。ただし、基板１０１の主面１０１ａと半導体発光素子１１０との間に、平坦化膜１０２が備えられてもよい。平坦化膜１０２は、半導体発光素子１１０が接合される面として、平坦化処理された平坦面１０２ａを有している。平坦面１０２ａは、表面粗さが所定の基準値（例えば、２０ｎｍ）以下の面である。平坦化膜１０２が設けられた場合には、半導体発光素子１１０は、平坦化膜１０２の平坦面１０２ａ上に、例えば、分子間力などによって接合される。なお、半導体発光素子１１０の個数及び配置は、図１から図３の例に限定されない。

図２及び図３に示されるように、半導体発光素子１１０は、第１導電型の第１の半導体層としての第１のｎ型半導体層１０３と、第１のｎ型半導体層１０３上に形成された第２導電型の第２の半導体層としての第１のｐ型半導体層１０４と、第１のｐ型半導体層１０４上に形成された第１導電型の第３の半導体層としての第２のｎ型半導体層１０５と、第２のｎ型半導体層１０５上に形成された第２導電型の第４の半導体層としての第２のｐ型半導体層１０６とを有している。半導体発光素子１１０の各層の構成材料としては、例えば、ＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）及びＧａＡｓ（ガリウム・ヒ素）などのようなＧａＡｓ系の半導体が使用される。

第２のｐ型半導体層１０６は、例えば、第１の端子を含むｐ型アノード層である。第１のｎ型半導体層１０３は、例えば、第２の端子を含むｎ型カソード層である。また、第２のｎ型半導体層１０５は、ｐ型アノード層である第２のｐ型半導体層１０６とｎ型カソード層である第１のｎ型半導体層１０３との間の導通を制御する信号（ゲート信号）が入力される第３の端子を含むｎ型ゲート層である。

発光素子アレイ１００は、第１の端子を含む第２のｐ型半導体層１０６に電気的に接続されたアノード電極１２０と、第２の端子を含む第１のｎ型半導体層１０３に電気的に接続されたカソード電極１３０と、第３の端子を含む第２のｎ型半導体層１０５に電気的に接続されたゲート電極１４０とを有している。

さらに、発光素子アレイ１００は、半導体発光素子１１０を被覆する有機絶縁膜であるポリイミド等の絶縁膜１０７を有している。絶縁膜１０７は、第１の端子（ｐ型アノード層）、第２の端子（ｎ型カソード層）、第３の端子（ｎ型ゲート層）上に開口部１０７ａ、１０７ｂ、１０７ｃを有している。絶縁膜１０７は、略透明であることが望ましい。

また、発光素子アレイ１００は、開口部１０７ａを介してアノード電極１２０に接続された配線層としてのアノード引き出し配線１２１と、開口部１０７ｂを介してカソード電極１３０に接続された配線層としてのカソード引き出し配線１３１と、開口部１０７ｃを介してゲート電極１４０に接続された配線層としてのゲート引き出し配線１４１とを有している。

発光素子アレイ１００は、絶縁膜１０７及び複数の配線層（アノード引き出し配線１２１、カソード引き出し配線１３１、及びゲート引き出し配線１４１）を覆うパッシベーション膜１０８をさらに有している。

図１において、円形のアノード電極１２０に接続されたアノード引き出し配線１２１はｙ方向に延在する配線層であり、アノード共通配線１２２を介してアノードパッド１２３に接続されている。言い換えれば、アノード共通配線１２２は、ｘ方向に配列された４個の半導体発光素子１１０のアノード電圧を制御するためのアノードパッド１２３に接続されている。

ゲート電極１４０に接続されたゲート引き出し配線１４１は、ｙ方向に延在する配線層であり、ゲート共通配線１４２を介してゲートパッド１４３に接続されている。言い換えれば、ゲート共通配線１４２は、第２のｎ型半導体層１０５上のゲート電極１４０とゲート引き出し配線１４１によって接続されており、さらに、基板１０１上に形成されている４つのゲートパッド１４３のいずれかに接続されている。

カソード電極１３０に接続されたカソード引き出し配線１３１は、ｙ方向に延在する配線層であり、カソード共通配線１３２を介してカソードパッド１３３に接続されている。言い換えれば、カソード共通配線１３２は、第１のｎ型半導体層１０３上のカソード電極１３０とカソード引き出し配線１３１によって接続されており、さらに基板１０１上に形成されている、カソード電圧を制御するためのカソードパッド１３３に接続されている。

なお、引き出し配線（アノード引き出し配線１２１、カソード引き出し配線１３１、及びゲート引き出し配線１４１）と、共通配線（アノード共通配線１２２、カソード共通配線１３２、及びゲート共通配線１４２）との交差箇所（接続箇所以外における交差箇所）にも、引き出し配線と共通配線との間に絶縁膜１０７が形成されている。

《１−２》製造方法
図４（ａ）から（ｃ）は、実施の形態１に係る発光素子アレイ１００の製造に使用される半導体薄膜（エピタキシャル成長膜）１１１の構造を示す概略断面図である。半導体薄膜１１１の製造に際し、図４（ａ）に示されるように、半導体薄膜製造用の母材基板１６０上に、バッファ層１６１、犠牲層１６２、第１のｎ型半導体層１０３ａ、第１のｐ型半導体層１０４ａ、第２のｎ型半導体層１０５ａ、第２のｐ型半導体層１０６ａを、この順で形成する。これらの層は、例えば、エピタキシャル成長及び不純物注入によって形成される。

バッファ層１６１は、その上に形成される半導体層を成膜するための層である。犠牲層１６２は、半導体薄膜１１１を母材基板１６０から剥離する際にエッチングされる層である。犠牲層１６２上の半導体層である第１のｎ型半導体層１０３ａ、第１のｐ型半導体層１０４ａ、第２のｎ型半導体層１０５ａ、第２のｐ型半導体層１０６ａは、図１から図３に示される半導体発光素子１１０の第１のｎ型半導体層１０３、第１のｐ型半導体層１０４、第２のｎ型半導体層１０５、及び第２のｐ型半導体層１０６にそれぞれ対応する。犠牲層１６２は、そのウェットエッチングのエッチングレートが、半導体薄膜１１１のウェットエッチングのエッチングレートよりも早い層である。

半導体薄膜１１１を母材基板１６０から剥離する際には、図４（ｂ）に示されるように、犠牲層１６２のエッチングレートよりも、半導体薄膜１１１のエッチングレートが早いエッチャントを用いて、犠牲層１６２を選択的にウェットエッチングする。図４（ｂ）は、エッチング途中の半導体薄膜１１１の状態を示している。例えば、犠牲層１６２としてＡｌＡｓを用い、半導体薄膜１１１としてＧａＡｓ系材料を用い、エッチャントとして、例えば、ＨＣｌを用いて犠牲層１６２を除去すればよい。

剥離した半導体薄膜１１１は、保持装置（図示せず）によって母材基板１６０から基板１０１上の平坦化膜１０２の平坦面１０２ａ上に運ばれ、図４（ｃ）に示されるように、平坦面１０２ａ上に加圧され、分子間力によって接合される。

図４（ｃ）に示されるように、剥離した半導体薄膜１１１は、基板１０１上の平坦化膜１０２に加圧されて、分子間力によって接合した後、フォトリソグラフィ技術及びエッチング技術を用いて、第１のｎ型半導体層１０３、第１のｐ型半導体層１０４、第２のｎ型半導体層１０５、第２のｐ型半導体層１０６がそれぞれ最表面となるようメサ形状に加工される。その際、第２のｐ型半導体層（第４の半導体層）１０６は、平面形状が円弧（第１の円弧）を含む第１の外周を有するように形成される。より具体的に言えば、第２のｐ型半導体層１０６は、平面形状が円形状となるように形成される。さらに、第２のｎ型半導体層（第３の半導体層）１０５は、平面形状が第２のｐ型半導体層１０６の円弧（実施の形態１では、円形）に沿った曲線（実施の形態１では、円弧状の曲線）を含む第２の外周を有するように形成されてもよい。より具体的に言えば、第２のｎ型半導体層１０５は、アノードパッド１２３側（図１における上側、図３における左側）の外周端面（側面）１０５ｂが、第２のｐ型半導体層１０６の円形状（図１に示される平面形状）の外周端面（側面）１０６ｂより大径且つ同心円状の円弧形状の外周端面（図１に示される平面形状における半円状の円弧部）を持つように形成される。つまり、第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂから第２のｐ型半導体層１０６の円状の外周端面１０６ｂまでの距離がほぼ一定になるように、第２のｎ型半導体層１０５及び第２のｐ型半導体層１０６が形成される。

また、第２のｎ型半導体層１０５は、円弧状の外周端面１０５ｂを持つ第１の部分（半円状領域）と、第１の部分から所定方向（図１における−ｙ方向）に延在し、第３の端子を含む第２の部分（矩形状領域）とを含む。

さらに、第１のｐ型半導体層１０４及び第１のｎ型半導体層１０３も、第２のｎ型半導体層１０５と同様に、アノードパッド１２３側（図１における上側、図３における左側）の外周端面（側面）１０４ｂ、１０３ｂが、第２のｐ型半導体層１０６の円形状（図１に示される平面形状）の外周端面（側面）１０６ｂより大径且つ同心円状の円弧形状の外周端面（図１に示される平面形状における半円状の円弧部）を持つように形成されてもよい。この場合、第１のｐ型半導体層１０４は、第２のｎ型半導体層１０５と同様に、円弧状の外周端面１０４ｂを持つ半円状領域と、この円弧状領域から所定方向（図１における−ｙ方向）に延在する矩形状領域とを含むことができる。また、この場合には、第１のｎ型半導体層１０３は、第１のｐ型半導体層１０４と同様に、円弧状の外周端面１０３ｂを持つ半円状領域と、この円弧状領域から所定方向（図１における−ｙ方向）に延在する矩形状領域とを含むことができる。

次に、蒸着又はスパッタ等で、第１のｎ型半導体層１０３にカソード電極１３０を、第２のｎ型半導体層１０５にゲート電極１４０を、第２のｐ型半導体層１０６にアノード電極１２０を形成し、カソード共通配線１３２、ゲート共通配線１４２、アノード共通配線１２２を形成する。これらの構成は、図１から図３に示される。

次に、蒸着又はスパッタ等で、アノード電極１２０とアノードパッド１２３、ゲート電極１４０とゲートパッド１４３、カソード電極１３０とカソードパッド１３３を接続するようにアノード引き出し配線１２１、ゲート引き出し配線１４１、カソード引き出し配線１３１をそれぞれ形成する。これらの構成は、図１から図３に示される。

アノード引き出し配線１２１、ゲート引き出し配線１４１、カソード引き出し配線１３１の形成前に、接続箇所以外で配線が接触しないように、絶縁膜１０７を形成しておく。絶縁膜１０７は、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂等で形成される。絶縁膜１０７は、スピンコート又はスプレーコート等で樹脂をコートした後、フォトリソグラフィなどによってパターニングして形成される。絶縁膜１０７としては、光透過率の高い材料を用いることが望ましい。

アノード引き出し配線１２１、ゲート引き出し配線１４１、カソード引き出し配線１３１の形成後、半導体発光素子１１０、アノード電極１２０、ゲート電極１４０、カソード電極１３０、アノード引き出し配線１２１、ゲート引き出し配線１４１、カソード引き出し配線１３１、アノード共通配線１２２、ゲート共通配線１４２、及びカソード共通配線１３２が短絡しないよう、有機絶縁膜又は無機絶縁膜を用いてパッシベーション膜１０８を形成する。これらの構成は、図１から図３のいずれかに示される。
《１−３》動作
カソード電極１３０は、半導体発光素子１１０の第１のｎ型半導体層１０３と電気的に接続されており、カソードパッド１３３は、アースに接続されており、接地電位となっている。そのため、半導体発光素子１１０は、アノード電極１２０の電圧のＯＮ及びＯＦＦと、ゲート電極１４０の電圧のＯＮ及びＯＦＦによって駆動される。

半導体発光素子１１０を発光させない場合は、アノード電極１２０を接地電位にする。このとき、アノード電極１２０からカソード電極１３０に電流が流れないため、半導体発光素子１１０は、発光しない。

半導体発光素子１１０を発光させる場合は、アノード電極１２０に電圧を印加して（ＯＮにして）、ゲート電極１４０の電位を接地電位にする。このとき、電位差が発生するため、アノード電極１２０からカソード電極１３０に電流が流れて、半導体発光素子１１０が、発光する。発光素子アレイ１００において、光は、主に、第２のｐ型半導体層１０６の全面と、第２のｎ型半導体層１０５の外周から取り出される。

発光をしている半導体発光素子１１０の発光を停止させる場合は、アノード電極１２０を接地電位とし、ゲート電極１４０を所定電位とすることで、アノード電極１２０からカソード電極１３０への電流が流れなくなり、半導体発光素子１１０は、発光を停止する。

《１−４》効果
以上に説明したように、実施の形態１に係る発光素子アレイ１００においては、光は、主に、第２のｐ型半導体層１０６の全面と、第２のｎ型半導体層１０５の外周端面（側面）から取り出されるが、主要な発光面である第２のｎ型半導体層１０５の外周端面１０５ｂが、第２のｐ型半導体層１０６の円形状の外周の外周端面１０６ｂと同心円状の円弧状（図１では半円形状）の外周端面１０５ｂを有する。このため、平面形状（−ｚ方向に半導体発光素子を見た場合の形状）が円形又は半円形の外周端面から外側に向かう光の分布を均一にすることが可能である。すなわち、発光素子アレイ１００を上からみた場合（−ｚ方向に半導体発光素子を見た場合）の発光形状（発光強度分布）を、少なくとも第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂの範囲において均一にすることが可能である。このような、発光素子アレイ１００を光プリントヘッドの半導体発光素子として採用した場合には、印字品質を向上させることができる。

また、第２のｐ型半導体層１０６の平面形状（−ｚ方向に半導体発光素子を見た場合の形状）が円形であるため、第２のｐ型半導体層が四角形である場合と比較すると、外周端面の面積が減少しており、結果として外周端面でのリーク電流を減少させることができるため、半導体発光素子である発光サイリスタの電気特性が改善される。

《２》実施の形態２．
《２−１》構成
図５は、本発明の実施の形態２に係る半導体発光素子２１０及び複数の半導体発光素子２１０を含む発光素子アレイ（半導体装置）２００の構造を示す概略平面図である。図５において、図１に示される構成要素と同一又は対応する構成要素には、図１に示される符号と同じ符号が付される。

図６は、図５の発光素子アレイ２００（４個の半導体発光素子２１０）をＳ６−Ｓ６線で切る断面構造を示す概略断面図である。図６において、図２に示される構成要素と同一又は対応する構成要素には、図２に示される符号と同じ符号が付される。

図７は、図５の発光素子アレイ２００（１個の半導体発光素子２１０）をＳ７−Ｓ７線で切る断面構造を示す概略断面図である。図７において、図３に示される構成要素と同一又は対応する構成要素には、図３に示される符号と同じ符号が付される。

発光素子アレイ２００は、後述の図１５における発光サイリスタアレイチップ５０３に対応するものであり、発光素子アレイチップとも言う。また、図５には、内部構造を理解しやすくするために、パッシベーション膜１０８を記載していない。

実施の形態２に係る発光素子アレイ２００は、第２のｎ型半導体層１０５の外周端面１０５ｂが、第２のｐ型半導体層２０６の円形状の外周の外周端面２０６ｂと同じ形状（すなわち、同じ半径で且つ同心円状）の円弧状（図１では半円形状）の外周端面２０５ｂを有する点において、実施の形態１に係る発光素子アレイ１００と相違する。つまり、第２のｐ型半導体層（第４の半導体層）２０６は、平面形状が円弧（第１の円弧）を含む第１の外周を有するように形成される。より具体的に言えば、第２のｐ型半導体層２０６は、平面形状が円形状となるように形成される。さらに、第２のｎ型半導体層（第３の半導体層）１０５は、平面形状が第２のｐ型半導体層１０６の円弧（実施の形態２では、円形）に沿った曲線（実施の形態２では、第２のｐ型半導体層１０６の円弧に重なった円弧状の曲線）を含む第２の外周を有するように形成される。

より具体的に言えば、第２のｎ型半導体層１０５は、アノードパッド１２３側（図５における上側、図７における左側）の外周端面（側面）１０５ｂが、第２のｐ型半導体層２０６の円形状（図５に示される平面形状）の外周端面（側面）２０６ｂと同じ半径で且つ同心円状の円弧形状の外周端面（図５に示される平面形状における半円状の円弧部）を持つように形成される。つまり、第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂと第２のｐ型半導体層２０６の円状の外周端面２０６ｂがほぼ一致するように、第２のｎ型半導体層１０５及び第２のｐ型半導体層２０６が形成される。なお、図７において、第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂと第２のｐ型半導体層２０６の円状の外周端面２０６ｂとは傾斜した側面として描かれているが、第２のｎ型半導体層１０５の厚さ及び第２のｐ型半導体層２０６の厚さは、第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂと第２のｐ型半導体層２０６の円状の外周端面２０６ｂとが同じ半径であるとみなすことができる程度に十分薄い。

実施の形態２において、上記以外の構造は、実施の形態１のものと同じである。

《２−２》動作
実施の形態２に係る発光素子アレイ２００の動作は、実施の形態１のものと同じである。

《２−３》効果
以上に説明したように、実施の形態２に係る発光素子アレイ２００においては、実施の形態１の場合と同様に、平面形状（−ｚ方向に半導体発光素子を見た場合の形状）が円形又は半円形の外周端面から外側に向かう光の分布を均一にすることが可能である。すなわち、発光素子アレイ２００を上からみた場合の発光形状（発光強度分布）を、少なくとも第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂの範囲において均一にすることが可能である。このような、発光素子アレイ２００を光プリントヘッドの半導体発光素子として採用した場合には、印字品質を向上させることができる。

また、第２のｐ型半導体層２０６の平面形状（−ｚ方向に半導体発光素子を見た場合の形状）が円形であるため、外周端面でのリーク電流を減少させることができるため、半導体発光素子である発光サイリスタの電気特性が改善される。

《３》実施の形態３．
《３−１》構成
図８は、本発明の実施の形態３に係る半導体発光素子３１０及び複数の半導体発光素子３１０を含む発光素子アレイ（半導体装置）３００の構造を示す概略平面図である。図８において、図１に示される構成要素と同一又は対応する構成要素には、図１に示される符号と同じ符号が付される。

図９は、図８の発光素子アレイ３００（４個の半導体発光素子３１０）をＳ９−Ｓ９線で切る断面構造を示す概略断面図である。図９において、図２に示される構成要素と同一又は対応する構成要素には、図２に示される符号と同じ符号が付される。

発光素子アレイ３００は、後述の図１５における発光サイリスタアレイチップ５０３に対応するものであり、発光素子アレイチップとも言う。また、図８には、内部構造を理解しやすくするために、パッシベーション膜１０８を記載していない。

実施の形態３に係る半導体発光素子３１０及び複数の半導体発光素子３１０を含む発光素子アレイ（半導体装置）３００は、基板１０１の主面１０１ａに対して直角又は鋭角である端面１５１であって、半導体発光素子３１０上に絶縁膜１０７が積層された構造の端面１５１を含む切り立ち部１５０を有している。基板１０１の切り立ち部１５０の端面１５１は、例えば、ウェットエッチングによって形成された面である。また、図９において、切り立ち部１５０の端面１５１は、平坦化膜１０２の一部（厚さ方向の上部）と、半導体発光素子３１０（図９では第１のｎ型半導体層１０３）と、絶縁膜１０７とが積層された構造の面である。

実施の形態３において、上記以外の構造は、実施の形態１のものと同じである。

図１０（ａ）及び（ｂ）は、実施の形態３に係る発光素子アレイ３００の切り立ち部１５０の製造工程を示す概略断面図である。図４（ｃ）に示される半導体薄膜１１１は、フォトリソグラフィ技術及びエッチング技術を用いて、図１０（ａ）に示されるように、第１のｎ型半導体層１０３、第２のｎ型半導体層１０５、第２のｐ型半導体層１０６が表面となるメサ形状に加工される。

次に、図１０（ｂ）に示されるように、アノード共通配線１２２、カソード共通配線１３２、ゲート共通配線１４２、アノード引き出し配線１２１、カソード引き出し配線１３１、ゲート引き出し配線１４１が形成される領域以外の領域において、発光サイリスタ１１０及び平坦化膜１０２の一部をエッチングすることによって端面１５１を含む切り立ち部１５０を有する構造を形成する。端面１５１は、基板１０１の主面１０１ａに対して直角又は鋭角に形成される。

なお、実施の形態３においては、実施の形態１に係る発光素子アレイ１００に切り立ち部１５０を追加した形態を説明したが、実施の形態２に係る発光素子アレイ２００に切り立ち部１５０を追加してもよい。

《３−２》動作
実施の形態３に係る発光素子アレイ３００の動作は、実施の形態１のものと同じである。

《３−３》効果
以上に説明したように、実施の形態３に係る発光素子アレイ３００においては、実施の形態１の場合と同様に、平面形状（−ｚ方向に半導体発光素子を見た場合の形状）が円形又は半円形の外周端面から外側に向かう光の分布を均一にすることが可能である。すなわち、発光素子アレイ３００を上からみた場合の発光形状（発光強度分布）を、少なくとも第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂの範囲において均一にすることが可能である。このような、発光素子アレイ３００を光プリントヘッドの半導体発光素子として採用した場合には、印字品質を向上させることができる。

また、実施の形態３に係る半導体発光素子アレイ３００においては、半導体発光素子３１０の周辺（近傍）に端面１５１を有する切り立ち部１５０を設けたので、絶縁膜１０７を透過できなかった光が、半導体薄膜又は絶縁膜１０７によって遠く離れた箇所まで伝送されにくく、切り立ち部１５０の端面１５１から放出される。このように、実施の形態３においては、絶縁膜１０７を透過できなかった光は、発光した発光サイリスタの近くから放出される。したがって、半導体発光素子１１０の各々における光の取り出し効率が向上する。

また、実施の形態３においては、絶縁膜１０７及び半導体発光素子３１０が、切り立ち部１５０で分離されているので、発光している発光サイリスタから遠く離れた位置における光の漏れを減らすことができる。

《４》実施の形態４．
《４−１》構成
図１１は、本発明の実施の形態４に係る半導体発光素子４１０及び複数の半導体発光素子４１０を含む発光素子アレイ（半導体装置）４００の構造を示す概略平面図である。図１１において、図１に示される構成要素と同一又は対応する構成要素には、図１に示される符号と同じ符号が付される。

図１２は、図１１の発光素子アレイ４００（１個の半導体発光素子４１０）をＳ１２−Ｓ１２線で切る断面構造を示す概略断面図である。図１２において、図３に示される構成要素と同一又は対応する構成要素には、図３に示される符号と同じ符号が付される。

発光素子アレイ４００は、後述の図１５における発光サイリスタアレイチップ５０３に対応するものであり、発光素子アレイチップとも言う。また、図１１には、内部構造を理解しやすくするために、パッシベーション膜１０８を記載していない。

図１１に示されるように、実施の形態４に係る発光素子アレイ４００は、第１のｎ型半導体層１０３と第１のｐ型半導体層１０４との間、及び、第２のｎ型半導体層１０５と第２のｐ型半導体層１０６との間の少なくとも一方に、これらの半導体層１０３〜１０６の各々より薄い薄膜半導体層４０３、４０５を有する点が、実施の形態１に係る発光素子アレイ１００と相違する。薄膜半導体層４０３、４０５は、例えば、ＩｎＧａＰ（インジウム・ガリウム・リン）からなる厚さ２０ｎｍ以下の半導体層である。薄膜半導体層４０３、４０５は、エッチング加工時の選択性を考慮すると、５ｎｍ以上の厚さであることが望ましい。つまり、薄膜半導体層４０３、４０５の厚さは、５ｎｍ以上２０ｎｍ以下の範囲内であることが望ましい。薄膜半導体層４０３、４０５としては、半導体層１０３〜１０６とエッチングレートが異なるエッチングストップ層を用いることができる。

《４−２》製造方法
図１３（ａ）及び（ｂ）は、実施の形態４係る発光素子アレイ４００の製造に使用される半導体薄膜（エピタキシャル成長膜）４１１の構造を示す概略断面図である。図１３（ａ）及び（ｂ）において、図４（ａ）から（ｃ）に示される構成要素と同一又は対応する構成要素には、図４（ａ）から（ｃ）に示される符号と同じ符号が付される。

半導体薄膜４１１の製造に際し、図１３（ａ）に示されるように、半導体薄膜製造用の母材基板１６０上に、バッファ層１６１、犠牲層１６２、第１のｎ型半導体層１０３ａ、エッチングストップ層４０３ａ、第１のｐ型半導体層１０４ａ、第２のｎ型半導体層１０５ａ、エッチングストップ層４０５ａ、第２のｐ型半導体層１０６ａを、この順で形成する。これらの層は、例えば、エピタキシャル成長及び不純物注入によって形成される。

半導体薄膜４１１を母材基板１６０から剥離する際には、図１３（ｂ）に示されるように、犠牲層１６２のエッチングレートよりも、半導体薄膜４１１のエッチングレートが早いエッチャントを用いて、犠牲層１６２を選択的にウェットエッチングする。図１３（ｂ）は、エッチング途中の半導体薄膜４１１の状態を示している。

剥離後の工程は、図４（ｃ）の場合と同様である。また、半導体薄膜４１１を基板１０１に接合した後、フォトリソグラフィ技術及びエッチング技術を用いて、第１のｎ型半導体層１０３、薄膜半導体層４０３、第１のｐ型半導体層１０４、第２のｎ型半導体層１０５、薄膜半導体層４０５、第２のｐ型半導体層１０６がそれぞれ最表面となるようメサ形状に加工される。その際、第２のｐ型半導体層１０６は、平面形状が円形状となるように形成される。さらに、薄膜半導体層４０５と第２のｎ型半導体層１０５は、アノードパッド１２３側（図１１における上側、図１２における左側）の外周端面（側面）４０５ｂ、１０５ｂが、第２のｐ型半導体層１０６の円形状（図１に示される平面形状）の外周端面（側面）１０６ｂより大径且つ同心円状の円弧形状の外周端面（図１１に示される平面形状における半円状の円弧部）を持つように形成される。つまり、第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂから第２のｐ型半導体層１０６の円状の外周端面１０６ｂまでの距離がほぼ一定になるように、薄膜半導体層４０５、第２のｎ型半導体層１０５及び第２のｐ型半導体層１０６が形成される。

また、第２のｎ型半導体層１０５は、円弧状の外周端面１０５ｂを持つ第１の部分（半円状領域）と、第１の部分から所定方向（図１における−ｙ方向）に延在し、第３の端子を含む第２の部分（矩形状領域）とを含む。また、平面形状に関して（−ｚ方向に半導体発光素子を見た場合の形状）、薄膜半導体層４０５は第２のｎ型半導体層１０５と同様の形状を持つ。

さらに、第１のｐ型半導体層１０４及び第１のｎ型半導体層１０３も、第２のｎ型半導体層１０５と同様に、アノードパッド１２３側（図１における上側、図３における左側）の外周端面（側面）１０４ｂ、１０３ｂが、第２のｐ型半導体層１０６の円形状（図１に示される平面形状）の外周端面（側面）１０６ｂより大径且つ同心円状の円弧形状の外周端面（図１に示される平面形状における半円状の円弧部）を持つように形成されてもよい。この場合、第１のｐ型半導体層１０４は、第２のｎ型半導体層１０５と同様に、円弧状の外周端面１０４ｂを持つ半円状領域と、この円弧状領域から所定方向（図１における−ｙ方向）に延在する矩形状領域とを含むことができる。また、この場合には、第１のｎ型半導体層１０３は、第１のｐ型半導体層１０４と同様に、円弧状の外周端面１０３ｂを持つ半円状領域と、この円弧状領域から所定方向（図１における−ｙ方向）に延在する矩形状領域とを含むことができる。また、平面形状に関して（−ｚ方向に半導体発光素子を見た場合の形状）、薄膜半導体層４０３は第１のｎ型半導体層１０３と同様の形状を持つ。

なお、実施の形態４においては、実施の形態１に係る発光素子アレイ１００の半導体薄膜１１１を半導体薄膜（エピタキシャル成長膜）４１１で置き換えた構造を説明したが、実施の形態２又は３に係る発光素子アレイ２００又は３００の半導体薄膜１１１を半導体薄膜（エピタキシャル成長膜）４１１で置き換えた構造を採用してもよい。

《４−３》動作
実施の形態４に係る発光素子アレイ４００の動作は、実施の形態１のものと同じである。

《４−４》効果
以上に説明したように、実施の形態４に係る発光素子アレイ４００においては、実施の形態１の場合と同様に、平面形状（−ｚ方向に半導体発光素子を見た場合の形状）が円形又は半円形の外周端面から外側に向かう光の分布を均一にすることが可能である。すなわち、発光素子アレイ４００を上から見た場合の発光形状（発光強度分布）を、少なくとも第２のｎ型半導体層１０５の円弧状の外周端面１０５ｂの範囲において均一にすることが可能である。このような、発光素子アレイ４００を光プリントヘッドの半導体発光素子として採用した場合には、印字品質を向上させることができる。

また、薄膜半導体層４０３は、第１のｎ型半導体層１０３との接触により全体が空乏化して、再結合電流が抑制される。また、薄膜半導体層４０５は、第２のｎ型半導体層１０５との接触により全体が空乏化して、再結合電流が抑制される。このため、薄膜半導体層４０３、４０５内をリーク電流が流れることはない。このように、リーク電流を減らすことができるので、半導体発光素子の電気特性の劣化を抑制することができる。

《５》実施の形態５．
《５−１》構成
図１４は、本発明の実施の形態５に係る光プリントヘッド５００の構造を示す概略断面図である。光プリントヘッド５００は、電子写真方式の画像形成装置としての電子写真プリンタの露光装置である。図１４に示されるように、光プリントヘッド５００は、ベース部材５０１と、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）基板としての実装基板５１０と、発光素子アレイとしての発光サイリスタアレイチップ５０３と、複数の正立等倍結像レンズを含むレンズアレイ５０４と、レンズホルダ５０５と、クランパ５０６とを備えている。実装基板５１０と発光サイリスタアレイチップ５０３とは、発光サイリスタアレイユニット５１１を構成している。ベース部材５０１は、実装基板５１０を固定するための部材であり、その側面には、クランパ５０６を用いて、実装基板５１０、及び、レンズホルダ５０５をベース部材５０１に固定するための開口部５０２が設けられている。レンズホルダ５０５は、例えば、有機高分子材料などを射出成形することによって形成される。実装基板５１０は、発光サイリスタアレイチップ５０３を基板上に一体化したユニットである。レンズアレイ５０４は、発光サイリスタアレイチップ５０３の発光サイリスタアレイ（発光素子アレイ）から出射された光を像担持体としての感光体ドラム上に結像させる光学レンズ群である。レンズホルダ５０５は、レンズアレイ５０４をベース部材５０１の所定の位置に保持する。クランパ５０６は、ベース部材５０１の開口部５０２及びレンズホルダ５０５の開口部を介して、各構成部分を挟み付けて保持するバネ部材である。

図１５は、図１４に示される発光素子アレイユニットとしての発光サイリスタアレイユニット５１１を示す概略平面図である。図１４及び図１５に示されるように、ベース部材５０１上には、発光サイリスタアレイユニット５１１が搭載されている。この発光サイリスタアレイユニット５１１は、実施の形態１から４の発光素子アレイ１００，２００，３００，４００のいずれかを、発光サイリスタアレイチップ５０３として、実装基板５１０上に搭載したものである。図１５に示されるように、実装基板５１０上には、実施の形態１から４における発光素子アレイ１００，２００，３００又は４００からなる発光サイリスタアレイチップ５０３として長手方向に沿って複数配置されている。実装基板５１０上には、発光素子アレイ１００、２００、３００又は４００を駆動制御する駆動回路などの電子部品が配置されており、電子部品実装、配線及び接続のためのエリア５１２、５１３、及び外部から制御信号や電源などを供給するためのコネクタ５１４等が設けられている。なお、駆動回路は、発光サイリスタアレイチップ５０３内の基板１０１内に設けられてもよい。

《５−２》動作
光プリントヘッド５００では、印刷データに応じて、半導体発光素子としての発光サイリスタが選択的に発光し、発光サイリスタから出射された光がレンズアレイ５０４により一様帯電している感光体ドラム上で結像する。これにより、感光体ドラムに静電潜像が形成され、その後、現像工程、転写工程、定着工程を経て、印刷媒体（用紙）上に現像剤からなる画像が形成（印刷）される。

《５−３》効果
以上に説明したように、実施の形態５に係る光プリントヘッド５００は、実施の形態１から４の発光素子アレイを備えている。このため、従来の発光素子アレイよりも発光形状が均一化されているため、印字品質を向上させることができる。

《６》変形例１及び２．
上記実施の形態１から４においては、第２のｐ型半導体層（第４の半導体層）１０６，２０６は、平面形状が円形状となるように形成され、第２のｎ型半導体層（第３の半導体層）１０５は、アノードパッド１２３側の外周端面（側面）１０５ｂの平面形状が、第２のｐ型半導体層１０６の円形状の外周端面（側面）１０６ｂ，２０６ｂと同心円状の円弧形状の外周端面（半円状の円弧部）を持つように形成される場合を説明した。しかし、第２のｐ型半導体層（第４の半導体層）１０６，２０６の平面形状と第２のｎ型半導体層（第３の半導体層）１０５の平面形状を、以下の図１６及び図１７に示されるように変更してもよい。

図１６は、実施の形態２の変形例である変形例１の半導体発光素子６１０の第２のｎ型半導体層（第３の半導体層）６０５と第２のｐ型半導体層（第４の半導体層）６０６の構造を示す概略平面図である。

図１６に示される変形例１の第２のｎ型半導体層（第３の半導体層）６０５と第２のｐ型半導体層（第４の半導体層）６０６とは、平面形状以外の点に関しては、図５から図７（実施の形態２）における第２のｎ型半導体層（第３の半導体層）１０５と第２のｐ型半導体層（第４の半導体層）２０６と同じである。また、変形例１の第１のｎ型半導体層（第１の半導体層）と第１のｐ型半導体層（第２の半導体層）とは、平面形状が図１６の第２のｎ型半導体層６０５と同様である点を除いて、図５から図７（実施の形態２）における第１のｎ型半導体層（第１の半導体層）１０３と第１のｐ型半導体層（第２の半導体層）１０４と同じである。

図１６に示されるように、変形例１の半導体発光素子６１０は、第２のｐ型半導体層６０６の平面形状が、円弧（第１の円弧）６０６ａを含む第１の外周を有し、第２のｎ型半導体層６０５の平面形状が、第２のｐ型半導体層６０６の円弧６０６ａに沿った曲線（図１６においては、重なった同形の曲線）６０５ａを含む第２の外周を有するように形成されてもよい。つまり、図１６においては、第２のｐ型半導体層（第４の半導体層）６０６の平面形状の第１の外周は、円弧６０６ａと、隣り合う２つの円弧６０６ａの間を結ぶ部分（例えば、直線部）６０６ｂとを有し、第２のｎ型半導体層（第３の半導体層）６０５の平面形状の第２の外周は、曲線６０５ａの端部から延びる部分（例えば、直線部）６０５ｂとを有している。なお、図１６において、Ｒは、円弧６０６ａ及び曲線６０５ａの曲率半径を示す。

変形例１の半導体発光素子６１０によれば、実施の形態２の場合と同様に、発光部の周囲長さの小さな増加によって、発光部面積を広くすることができるので、素子特性の悪化及び発光効率の低下を抑制しつつ、発光強度を向上させることができる。

図１７は、実施の形態１の変形例である変形例２の半導体発光素子６１０′の第２のｎ型半導体層（第３の半導体層）６０５と第２のｐ型半導体層（第４の半導体層）６０６′の構造を示す概略平面図である。

図１７に示される変形例２の第２のｎ型半導体層（第３の半導体層）６０５と第２のｐ型半導体層（第４の半導体層）６０６′とは、平面形状以外の点に関しては、図１から図３（実施の形態１）における第２のｎ型半導体層（第３の半導体層）１０５と第２のｐ型半導体層（第４の半導体層）１０６と同じである。また、変形例２の第１のｎ型半導体層（第１の半導体層）と第１のｐ型半導体層（第２の半導体層）とは、平面形状が図１７の第２のｎ型半導体層６０５と同様である点を除いて、図１から図３（実施の形態１）における第１のｎ型半導体層（第１の半導体層）１０３と第１のｐ型半導体層（第２の半導体層）１０４と同じである。

図１７に示されるように、変形例２の半導体発光素子６１０′は、第２のｐ型半導体層６０６の平面形状が、円弧（第１の円弧）６０６ａ′を含む第１の外周を有し、第２のｎ型半導体層６０５の平面形状が、第２のｐ型半導体層６０６′の円弧６０６ａ′に沿った曲線（図１７においては、一定間隔を持つ相似形の曲線）６０５ａを含む第２の外周を有するように形成されてもよい。つまり、図１７においては、第２のｐ型半導体層（第４の半導体層）６０６′の平面形状の第１の外周は、円弧６０６ａ′と、隣り合う２つの円弧６０６ａ′の間を結ぶ部分（例えば、直線部）６０６ｂ′とを有し、第２のｎ型半導体層（第３の半導体層）６０５の平面形状の第２の外周は、曲線６０５ａの端部から延びる部分（例えば、直線部）６０５ｂ′とを有している。なお、図１７において、Ｒ′は、円弧６０６ａ′の曲率半径を示し、Ｒは、曲線６０５ａの曲率半径を示す。

変形例２の半導体発光素子６１０′によれば、実施の形態１の場合と同様に、発光部の周囲長さの小さな増加によって、発光部面積を広くすることができるので、素子特性の悪化及び発光効率の低下を抑制しつつ、発光強度を向上させることができる。

なお、図１６及び図１７に示される半導体発光素子の平面形状は、実施の形態３及び４にも適用可能である。

《７》利用形態．
実施の形態１から４並びに変形例１及び２では、基板１０１がｎ型ＧａＡｓ基板であり、その上に半導体薄膜１１１、４１１（発光サイリスタ１１０、２１０、３１０、４１０）を積層した例を説明したが、基板１０１はｐ型ＧａＡｓ基板であり、その上に半導体薄膜を積層してもよい。この場合には、基板１０１上には、第１のｐ型半導体層（ｐ型アノード層）、第１のｎ型半導体層（ｎ型ゲート層）、第２のｐ型半導体層（ｐ型ゲート層）、及び第２のｎ型カソード層（ｎ型カソード層）が、この順に積層される。なお、ｎ型ＧａＡＳ基板上に発光サイリスタを積層した場合は、ｐゲートサイリスタであるが、ｐ型ＧａＡｓ基板上に発光サイリスタを積層する場合は、ｎゲートサイリスタとなる。

１００，２００，３００，４００ 発光素子アレイ、 １０１ 基板、 １０１ａ 主面、 １１０，２１０，３１０，４１０，６１０，６１０′ 半導体発光素子（発光サイリスタ、３端子発光素子）、 １０２ 平坦化膜、 １０２ａ 平坦面、 １０３，６０３ ｎ型カソード層（第１のｎ型半導体層、第２の端子）、 １０３ｂ 円弧状の外周端面、 １０４，６０４ ｐ型ゲート層（第１のｐ型半導体層）、 １０４ｂ 円弧状の外周端面、 １０５，６０５ ｎ型ゲート層（第２のｎ型半導体層、第３の端子）、 １０５ｂ 円弧状の外周端面、 １０６，２０６，６０６，６０６′ ｐ型アノード層（第２のｐ型半導体層、第１の端子）、 １０６ｂ 円形状の外周端面、 １０７ 絶縁膜、 １０７ａ，１０７ｂ，１０７ｃ 開口部、 １０８ パッシベーション膜、 １２０ アノード電極、 １２１ アノード引き出し配線、 １２２ アノード共通配線、 １２３ アノードパッド、 １３０ カソード電極、 １３１ カソード引き出し配線、 １３２ カソード共通配線、 １３３ カソードパッド、 １４０ ゲート電極、 １４１ ゲート引き出し配線、 １４２ ゲート共通配線、 １４３ ゲートパッド、 １５０ 切り立ち部、 １５１ 端面、 １６０ 母材基板、 １６１ バッファ層、 １６２ 犠牲層、 ５００ 光プリントヘッド、 ５０１ ベース部材、 ５０２ 開口部、 ５０３ 発光サイリスタアレイチップ、 ５０４ レンズアレイ、 ５０５ レンズホルダ、 ５０６ クランパ、 ５１０ 実装基板。

Claims (11)

1. 第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間の導通を制御する信号が入力される第３の端子とを有し、基板の主面上に備えられた半導体発光素子であって、
   前記第１の端子を含む第１導電型の第１の半導体層と、
   前記第１の半導体層上に備えられた第２導電型の第２の半導体層と、
   前記第２の半導体層上に備えられ、前記第３の端子を含む第１導電型の第３の半導体層と、
   前記第３の半導体層上に備えられ、前記第２の端子を含む第２導電型の第４の半導体層と、
   を有し、
   前記第４の半導体層は、平面形状が第１の円弧を含む第１の外周を有し、
   前記第３の半導体層は、平面形状が前記第４の半導体層の前記第１の円弧に沿った曲線を含む第２の外周を有する
   ことを特徴とする半導体発光素子。
2. 前記第４の半導体層の前記第１の外周は、円形状部分を含み、
   前記第３の半導体層の前記第２の外周は、前記円形状部分と同心円状の円弧状部分を含む
   ことを特徴とする請求項１に記載の半導体発光素子。
3. 前記第３の半導体層の前記第２の外周の前記曲線は、前記第４の半導体層の前記第１の外周の前記第１の円弧より大きい半径を持つことを特徴とする請求項１又は２に記載の半導体発光素子。
4. 前記第３の半導体層の前記第２の外周の前記曲線は、前記第４の半導体層の前記第１の外周の前記第１の円弧と同じ半径を持つことを特徴とする請求項１又は２に記載の半導体発光素子。
5. 前記第３の半導体層は、
   前記第１の円弧を含む第１の部分と、
   前記第１の部分から所定方向に延在し、前記第３の端子を含む第２の部分と
   を含むことを特徴とする請求項１から４のいずれか１項に記載の半導体発光素子。
6. 前記第１から第４の半導体層を被覆する絶縁膜をさらに有し、
   前記第１から第４の半導体層と前記絶縁膜とは、前記主面に対して直角又は鋭角である端面であって、前記第１から第４の半導体層に前記絶縁膜が積層された構造の前記端面を含む切り立ち部を有する
   ことを特徴とする請求項１から５のいずれか１項に記載の半導体発光素子。
7. 前記第１の半導体層と前記第２の半導体層との間、及び、前記第３の半導体層と前記第４の半導体層との間の少なくとも一方に、前記第１から第４の半導体層の各々より薄い薄膜半導体層を有する
   ことを特徴とする請求項１から６のいずれか１項に記載の半導体発光素子。
8. 前記薄膜半導体層は、前記第１から第４の半導体層とエッチングレートが異なるエッチングストップ層であることを特徴とする請求項７に記載の半導体発光素子。
9. 前記薄膜半導体層の厚さは、５ｎｍ以上２０ｎｍ以下の範囲内であることを特徴とする請求項７又は８に記載の半導体発光素子。
10. 所定方向に配列された複数の発光素子を有し、
    前記複数の発光素子の各々は、請求項１から９のいずれか１項に記載の半導体発光素子である
    ことを特徴とする発光素子アレイ。
11. 所定方向に配列された複数の発光素子を有する、少なくとも１つの発光素子アレイとを有し、
    前記複数の発光素子の各々は、請求項１から９のいずれか１項に記載の半導体発光素子である
    ことを特徴とする光プリントヘッド。

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