JP2019032235A - 検査装置 - Google Patents

Abstract

【課題】複数の素子が含まれる収容される半導体パッケージについて、複数の半導体パッケージを同時に対してバーンイン検査を実施できる検査装置を提供する。【解決手段】この検査装置は、第１出力端子および第２出力端子と、第１制御端子と、を有する上アーム側スイッチング素子と、第３出力端子および第４出力端子と、第２制御端子と、を有する下アーム側スイッチング素子とを含み、第２出力端子と第３出力端子とが接続されて構成される半導体パッケージの検査を行う。第１出力端子、第２出力端子、第１制御端子、第４出力端子および第２制御端子のうち、グランド端子から２つ以上の電源が介在して電圧が印加されるフローティング端子と、グランド端子とフローティング端子との間に介在する電源のうちグランド端子側に接続された電源により電圧が印加される端子との間において、低電位側から高電位側に順方向となるツェナーダイオードを備える。【選択図】図１

Description

この明細書の開示は、スイッチング素子の電気的特性の検査をおこなう検査装置に関する。

例えば１つの絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）素子が１つのパッケージに収容された、いわゆる１ｉｎ１パワーカードにおいては、エミッタ端子をグランド電位とし、コレクタ端子をグランド電位に対して正の電位とし、ゲート端子をグランド電位に対して負の電位とすることでバーンイン検査が実施されている。

近年、インバータを構成するために、直列接続された２つのＩＧＢＴ素子が１つのパッケージに収容された、いわゆる２ｉｎ１パワーカードや、６つのＩＧＢＴ素子が収容された６ｉｎ１パワーカードが普及しつつある。従来のバーンイン検査装置では、１つのＩＧＢＴ素子に対してのみ検査が可能であるため、２ｉｎ１のパワーカードでは１ｉｎ１のパワーカードに較べて２倍の検査時間を必要としてしまう。また、２ｉｎ１のパワーカードでは、上アームに属するＩＧＢＴ素子のエミッタ端子と、下アームに属するＩＧＢＴ素子のコレクタ端子が共通とされているため、保護抵抗などの素子を介在させられないという問題もある。

これに対して、特許文献１には、複数の半導体チップが１つのパッケージに収容された半導体装置において、パッケージに含まれる複数の半導体チップに対して同時にバーンインストレスを印加可能な半導体装置が開示されている。

特開２００４−２７９３４６号公報

しかしながら、特許文献１に記載の半導体装置は、１つのパッケージ内の複数の素子に対してバーンインストレスを与えることを主眼としており、複数のパッケージに対してバーンイン検査を同時に実施することは想定されていない。つまり、同時に検査を行う場合には、電源をパッケージの個数分用意する必要がある。また、電源を共通にした場合であっても、いずれかのパッケージにおいてショート故障が発生したときには故障箇所が無負荷状態となり検査が継続できない虞がある。

そこで、この明細書の開示は、複数の素子が含まれる収容される半導体パッケージについて、複数の半導体パッケージを同時に対してバーンイン検査を実施できる検査装置を提供することを目的とする。

この明細書の開示は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、この明細書に開示される検査装置のひとつは、出力端子としての第１出力端子（Ｔ１）および第２出力端子（Ｔ２）と、第１出力端子と第２出力端子との間に流れる電流を制御する第１制御端子（Ｐ１）と、を有する上アーム側スイッチング素子（Ｔｒｕ）と、出力端子としての第３出力端子（Ｔ３）および第４出力端子（Ｔ４）と、第３出力端子と第４出力端子との間に流れる電流を制御する第２制御端子（Ｐ２）と、を有する下アーム側スイッチング素子（Ｔｒｂ）と、を含み、第２出力端子と第３出力端子とが接続されて構成される半導体パッケージの検査装置であって、第１出力端子、第２出力端子および第１制御端子と、第４出力端子および第２制御端子と、に所定の電圧を印加して検査するものであり、電圧を印加する電源として、第１出力端子と第２出力端子との間に接続され、第２出力端子よりも第１出力端子を高電位にする第１電源（Ｖ１）と、第２出力端子と第１制御端子との間に接続され、第２出力端子よりも第１制御端子を低電位にする第２電源（Ｖ２）と、第３出力端子と第４出力端子との間に接続され、第４出力端子よりも第３出力端子を高電位にする第３電源（Ｖ３）と、第４出力端子と第２制御端子との間に接続され、第４出力端子よりも第２制御端子を低電位にする第４電源（Ｖ４）と、を備え、さらに、第１出力端子、第２出力端子、第１制御端子、第４出力端子および第２制御端子のうち、接地されるグランド端子を除く端子と電源との間に保護抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を備え、さらに、第１出力端子、第２出力端子、第１制御端子、第４出力端子および第２制御端子のうち、グランド端子から２つ以上の電源が介在して電圧が印加されるフローティング端子と、グランド端子とフローティング端子との間に介在する電源のうちグランド端子側に接続された電源により電圧が印加される端子との間において、低電位側から高電位側に順方向となるツェナーダイオード（Ｄｚ，Ｄｚ１，Ｄｚ２）を備える。

また、別の検査装置は、出力端子としての第１出力端子（Ｔ１）および第２出力端子（Ｔ２）と、第１出力端子と第２出力端子との間に流れる電流を制御する第１制御端子（Ｐ１）と、を有する上アーム側スイッチング素子（Ｔｒｕ）と、出力端子としての第３出力端子（Ｔ３）および第４出力端子（Ｔ４）と、第３出力端子と第４出力端子との間に流れる電流を制御する第２制御端子（Ｐ２）と、を有する下アーム側スイッチング素子（Ｔｒｂ）と、を含み、第２出力端子と第３出力端子とが接続されて構成される半導体パッケージの検査装置であって、第１出力端子、第２出力端子および第１制御端子と、第４出力端子および第２制御端子と、に所定の電圧を印加して検査するものであり、電圧を印加する電源として、第１出力端子と第２出力端子との間に接続され、第２出力端子よりも第１出力端子を高電位にする第１電源（Ｖ１）と、第１出力端子と第１制御端子との間に接続され、第１出力端子よりも第１制御端子を低電位にする第２電源（Ｖ２）と、第３出力端子と第４出力端子との間に接続され、第４出力端子よりも第３出力端子を低電位にする第３電源（Ｖ３）と、第３出力端子と第２制御端子との間に接続され、第３出力端子よりも第２制御端子を低電位にする第４電源（Ｖ４）と、を備え、さらに、第１出力端子、第２出力端子、第１制御端子、第４出力端子および第２制御端子のうち、接地されるグランド端子を除く端子と電源との間に保護抵抗を備え、さらに、第１出力端子、第２出力端子、第１制御端子、第４出力端子および第２制御端子のうち、グランド端子から２つ以上の電源が介在して電圧が印加されるフローティング端子と、グランド端子とフローティング端子との間に介在する電源のうちグランド端子側に接続された電源により電圧が印加される端子との間において、低電位側から高電位側に順方向となるツェナーダイオード（Ｄｚ）を備える。

これによれば、上アーム側スイッチング素子および下アーム側スイッチング素子の２つのスイッチング素子で構成された半導体パッケージにおいて、所定の端子に所定の電圧を同時に印加することができる。

また、各電源に対して、半導体パッケージを並列に接続することが容易であり、複数の半導体パッケージを同時に検査することができる。そして、接地されるグランド端子を除き、各端子には対応した保護抵抗が接続されているので、いずれかの半導体パッケージ内においてスイッチング素子の出力端子間でショート故障が発生した場合でも、無負荷状態に陥ることなく、検査を継続することができる。

ところで、上アーム側スイッチング素子あるいは下アーム側スイッチング素子の出力端子間においてリーク電流が生じたとき、グランド電位に対して２つ以上の電源が介在して電圧が印加されるフローティング端子においては、リーク電流による保護抵抗や配線抵抗における電圧降下に起因して、印加電圧が変動してしまう虞がある。この明細書に開示される検査装置が備えるツェナーダイオードは、リーク電流によって各端子に印加される電圧が所定値よりも上昇（あるいは低下）しないようにクランプすることができる。すなわち、各端子に印加される電圧のリーク電流による変動を抑制することができる。

第１実施形態に係る検査装置および半導体パッケージの概略構成を示す図である。 第２実施形態に係る検査装置および半導体パッケージの概略構成を示す図である。 第３実施形態に係る検査装置および半導体パッケージの概略構成を示す図である。 第４実施形態に係る検査装置および半導体パッケージの概略構成を示す図である。

以下に、図面を参照しながら本開示を実施するための複数の形態を説明する。各形態において先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を適用することができる。各形態で具体的に組み合わせが可能であることを明示している部分同士の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても形態同士を部分的に組み合せることも可能である。

（第１実施形態）
最初に、図１を参照して、本実施形態に係る検査装置の概略構成について説明する。

検査装置１０は、ひとつの半導体パッケージ２０に２つのスイッチング素子Ｔｒｕ，Ｔｒｂを含む、いわゆる２ｉｎ１のパワーカードのバーンイン検査を行う装置である。

図１に示すように、半導体パッケージ２０は、上アーム側スイッチング素子Ｔｒｕと、下アーム側スイッチング素子Ｔｒｂを有している。上アーム側スイッチング素子Ｔｒｕおよび下アーム側スイッチング素子Ｔｕｂは、それぞれ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。

上アーム側スイッチング素子Ｔｒｕは、出力電流が流れる出力端子として、第１出力端子Ｔ１および第２出力端子Ｔ２と、出力電流を制御する第１制御端子Ｐ１とを有している。本実施形態における上アーム側スイッチング素子ＴｒｕはＩＧＢＴであるから、第１出力端子Ｔ１はコレクタ端子であり、第２出力端子Ｔ２はエミッタ端子であり、第１制御端子Ｐ１はゲート端子である。

下アーム側スイッチング素子Ｔｒｂは、出力端子として、第３出力端子Ｔ３および第４出力端子Ｔ４と、第２制御端子Ｐ２とを有している。本実施形態における下アーム側スイッチング素子ＴｒｂはＩＧＢＴであるから、第３出力端子Ｔ３はコレクタ端子であり、第４出力端子Ｔ４はエミッタ端子であり、第２制御端子Ｐ２はゲート端子である。

半導体パッケージ２０は、上アーム側スイッチング素子Ｔｒｕの第２出力端子Ｔ２（エミッタ端子）と、下アーム側スイッチング素子Ｔｒｂの第３出力端子Ｔ３（コレクタ端子）とが接続されてなるインバータ回路を含む２ｉｎ１パワーカードである。半導体パッケージ２０から引き出される端子は、第１出力端子Ｔ１、第２出力端子Ｔ２（第３出力端子Ｔ３と共通）、第４出力端子Ｔ４、第１制御端子Ｐ１および第２制御端子Ｐ２である。検査装置１０は、これら５つの端子に対して所定の電圧を印加してバーンイン検査を行う。本実施形態では、図１に示すように、３つの半導体パッケージ２０が並列に検査装置１０に接続され、同時にバーンイン検査が行われる。各半導体パッケージ２０はそれぞれ等価であり、それぞれ５つの端子に電圧が印加可能になっている。

検査装置１０は、４つの電源Ｖ１〜Ｖ４と、検査対象である半導体パッケージ２０の個数に対応した数だけ用意された保護回路１１と、を備えている。

第１電源Ｖ１は、第１出力端子Ｔ１と第２出力端子Ｔ２との間において、第１出力端子Ｔ１側が正極になるように接続されている。

第２電源Ｖ２は、第２出力端子Ｔ２と第１制御端子Ｐ１との間において、第２出力端子Ｔ２側が正極になるように接続されている。

第３電源Ｖ３は、第３出力端子Ｔ３と第４出力端子Ｔ４との間において、第３出力端子Ｔ３側が正極になるように接続されている。

第４電源Ｖ４は、第４出力端子Ｔ４と第２制御端子Ｐ２との間において、第４出力端子Ｔ４が正極になるように接続されている。

第１電源Ｖ１および第３電源Ｖ３は、互いに同一の電圧を生じさせる電源であり、Ｔ１−Ｔ２間の電圧は、Ｔ３−Ｔ４間の電圧と同一である。また、第２電源Ｖ２および第４電源Ｖ４も、互いに同一の電圧を生じさせる電源であり、Ｔ２−Ｐ１間の電圧は、Ｔ４−Ｐ２間の電圧と同一である。

本実施形態では、第２出力端子Ｔ２および第２出力端子Ｔ２に接続された第３出力端子Ｔ３が接地され、基準電位であるグランド電位とされている。すなわち、本実施形態では、第２出力端子Ｔ２および第３出力端子が、特許請求の範囲に記載のグランド端子に相当する。

ところで、第１出力端子Ｔ１へ印加する電圧の生成は、グランド電位に対して、第１電源Ｖ１のみによって行われる。同様に、第１制御端子Ｐ１へ印加する電圧の生成は第２電源Ｖ２のみによって行われ、第４出力端子Ｔ４へ印加する電圧の生成は第３電源Ｖ３のみによって行われる。一方、第２制御端子Ｐ２へ印加する電圧は、第３電源Ｖ３に加えて第４電源Ｖ４を経由して生成される。第４電源Ｖ４は、グランド電位に対してフローティングな電源となっている。第２制御端子Ｐ２は、特許請求の範囲に記載のフローティング端子に相当する。

保護回路１１は、保護抵抗Ｒ１〜Ｒ４、およびツェナーダイオードＤｚを有している。保護抵抗Ｒ１〜Ｒ４は、半導体パッケージ２０におけるグランド端子を除く端子にそれぞれ接続されている。具体的には、第１電源Ｖ１と第１出力端子Ｔ１との間に第１保護抵抗Ｒ１が挿入され、第２電源Ｖ２と第１制御端子Ｐ１との間に第２保護抵抗Ｒ２が挿入され、第４電源Ｖ３と第２制御端子Ｐ２との間に第３保護抵抗Ｒ３が挿入され、第３電源Ｖ３と第４出力端子との間に第４保護抵抗Ｒ４が挿入されている。

ツェナーダイオードＤｚは、フローティング端子と、フローティング電源を挟んだ端子との間に挿入されている。本実施形態では、フローティング端子である第２制御端子Ｐ２と、フローティング電源である第４電源Ｖ４を挟んだ第４出力端子Ｔ４との間に挿入されている。ツェナーダイオードＤｚは、保護抵抗を介さず、半導体パッケージ２０の端子に直接接続される。すなわち、ツェナーダイオードＤｚは、第２制御端子Ｐ２と第３保護抵抗Ｒ３との間の点と、第４出力端子Ｔ４と第４保護抵抗Ｒ４との間の点をそれぞれ接続点として挿入されている。ツェナーダイオードＤｚは、接続点において低電位側から高電位側に向かって順方向に接続されているのであり、本実施形態では第２制御端子Ｐ２から第４出力端子Ｔ４に向かって順方向に接続されている。そして、ツェナーダイオードＤｚのツェナー電圧は、下アーム側スイッチング素子Ｔｒｂのバーンイン検査に規定されるゲート−エミッタ間電圧に設定されている。

図１に示すように、本実施形態における検査装置１０は、検査対象として３つの半導体パッケージ２０が接続されているので、保護回路１１も３つである。３つの保護回路１１は等価な構成であり、電源Ｖ１〜Ｖ４に対してそれぞれ並列に接続されている。半導体パッケージ２０は、それぞれ対応した保護回路１１に接続されている。

なお、図１を参照して説明した検査装置１０では、便宜的に３つの半導体パッケージ２０を検査する態様で説明したが、検査の対象となる半導体パッケージ２０の数は３つに限定されるものではなく、２つ以下でもよいし、４つ以上でも良い。保護回路１１は、検査するべき半導体パッケージ２０の数に対応して形成されるべきである。

次に、本実施形態に係る検査装置１０を採用することによる作用効果について説明する。

この検査装置１０は、４つの電源Ｖ１〜Ｖ４を有しているので、上アーム側スイッチング素子Ｔｒｕおよび下アーム側スイッチング素子Ｔｒｂの２つのスイッチング素子で構成された半導体パッケージ２０において、所定の端子に所定の電圧を同時に印加することができる。

また、各電源Ｖ１〜Ｖ４に対して、半導体パッケージ２０を並列に接続することが容易であり、複数の半導体パッケージ２０を同時に検査することができる。そして、接地されるグランド端子を除き、各端子には対応した保護抵抗Ｒ１〜Ｒ４が接続されているので、いずれかの半導体パッケージ２０内においてスイッチング素子の出力端子間でショート故障が発生した場合でも、無負荷状態に陥ることなく、検査を継続することができる。具体的に説明する。例えば、とある半導体パッケージ２０内の下アーム側スイッチング素子Ｔｒｂがコレクタ−エミッタ端子間でショート故障を生じたと仮定する。このとき、保護回路１１において第４保護抵抗Ｒ４が形成されているため、短絡電流は第３電源Ｖ３に対して第４保護抵抗Ｒ４を負荷として電流を流すことになり、無負荷状態となることを回避することができる。すなわち、ひとつの半導体パッケージ２０においてショート故障が発生した場合でも、検査対象である他の半導体パッケージ２０のバーンイン検査を継続することができる。

ところで、例えば下アーム側スイッチング素子Ｔｒｂにおいてコレクタ−エミッタ端子間にリーク電流を生じたと仮定する。このとき、第４保護抵抗Ｒ４への電流の流入によって電圧降下が起こる。すなわち、第３電源Ｖ３の負極側の電位は、検査に規定された電位よりも小さくなる。第２制御端子Ｐ２に印加される電圧は、第３電源Ｖ３の負極側の電位に基づいて、フローティング電源である第４電源Ｖ４によってその電圧が規定されるため、リーク電流に起因して第２制御端子Ｐ２に印加される電圧が変動してしまう虞がある。これに対して、本実施形態に係る検査装置１０は、ツェナーダイオードＤｚは、フローティング端子と、フローティング電源を挟んだ端子との間に挿入されている。すなわち、フローティング端子である第２制御端子Ｐ２と、フローティング電源である第４電源Ｖ４を挟んだ第４出力端子Ｔ４との間に挿入されている。これにより、リーク電流による意図しない電圧の低下が生じた場合でも、第４出力端子Ｔ４と第２制御端子Ｔ２間の電圧（エミッタ−ゲート間電圧）をツェナー電圧で規定された一定の電圧にクランプすることができる。

さらに、本実施形態における検査装置１０では、接地する端子を、上アーム側スイッチング素子Ｔｒｕと下アーム側スイッチング素子Ｔｒｂの接続点である第２出力端子Ｔ２および第３出力端子Ｔ３に設定している。このため、グランド電位に対してフローティングとなる電源を１つ（第４電源Ｖ４）にすることができる。一般的に、接地できないフローティング電源は、接地できる電源に較べて高価になる傾向にある。本実施形態のように、上アーム側スイッチング素子Ｔｒｕと下アーム側スイッチング素子Ｔｒｂの接続点をグランド電位に設定することで、フローティング電源の数を最小にでき、低コストを実現できる。

なお、本実施形態では、スイッチング素子としてＩＧＢＴを採用する例を示したが、上アーム側スイッチング素子Ｔｒｕおよび下アーム側スイッチング素子Ｔｒｂの少なくとも一方がｎチャネルＭＯＳＦＥＴであっても同一の回路構成でバーンイン検査を実施することができ、上記した作用効果を期待できる。

（第２実施形態）
第１実施形態における検査装置１０に対して、グランド電位とする端子を変更した形態について説明する。

第１実施形態における検査装置１０が、半導体パッケージ２０における第２出力端子Ｔ２をグランド端子に設定していたのに対して、本実施形態における検査装置１０は、図２に示すように、第４出力端子Ｔ４をグランド端子として設定している。

検査装置１０が備える各電源Ｖ１〜Ｖ４の接続は、第１実施形態と同様である。すなわち、第１電源Ｖ１は、第１出力端子Ｔ１と第２出力端子Ｔ２との間において、第１出力端子Ｔ１側が正極になるように接続されている。第２電源Ｖ２は、第２出力端子Ｔ２と第１制御端子Ｐ１との間において、第２出力端子Ｔ２側が正極になるように接続されている。第３電源Ｖ３は、第３出力端子Ｔ３と第４出力端子Ｔ４との間において、第３出力端子Ｔ３側が正極になるように接続されている。第４電源Ｖ４は、第４出力端子Ｔ４と第２制御端子Ｐ２との間において、第４出力端子Ｔ４が正極になるように接続されている。

第４出力端子Ｔ４がグランド端子に相当するため、本実施形態においてフローティングとされる電源は、第１電源Ｖ１と第２電源Ｖ２である。また、フローティング端子は、第１出力端子Ｔ１と第１制御端子Ｐ１である。

保護回路１１は、その内部の接続が第１実施形態の場合と相違する。

保護抵抗Ｒ１〜Ｒ４は、半導体パッケージ２０におけるグランド端子を除く端子にそれぞれ接続されている。具体的には、第１電源Ｖ１と第１出力端子Ｔ１との間に第１保護抵抗Ｒ１が挿入され、第２電源Ｖ２と第１制御端子Ｐ１との間に第２保護抵抗Ｒ２が挿入され、第４電源Ｖ３と第２制御端子Ｐ２との間に第３保護抵抗Ｒ３が挿入され、第３電源Ｖ３と第３出力端子Ｔ３との間に第４保護抵抗Ｒ４が挿入されている。グランド電位となる第４出力端子Ｔ４には保護抵抗が接続されていない。

ツェナーダイオードは、フローティング端子と、フローティング電源を挟んだ端子との間に挿入されている。本実施形態では、フローティング端子が第１出力端子Ｔ１と第１制御端子Ｐ１とで２つ存在するので、ツェナーダイオードも２つ挿入されている。すなわち、ツェナーダイオードＤｚ１とツェナーダイオードＤｚ２である。

ツェナーダイオードＤｚ１は、フローティング端子である第１出力端子Ｔ１と、フローティング電源である第１電源Ｖ１を挟んだ第２出力端子Ｔ２との間に挿入されている。ツェナーダイオードＤｚ１は、保護抵抗を介さず、半導体パッケージ２０の端子に直接接続される。すなわち、ツェナーダイオードＤｚ１は、第１出力端子Ｔ１と第１保護抵抗Ｒ１との間の点と、第２出力端子Ｔ２と第４保護抵抗Ｒ４との間の点をそれぞれ接続点として挿入されている。ツェナーダイオードＤｚ１は、接続点において低電位側から高電位側に向かって順方向に接続されているのであり、本実施形態では第２出力端子Ｔ２から第１出力端子Ｔ１に向かって順方向に接続されている。

ツェナーダイオードＤｚ２は、フローティング端子である第１制御端子Ｐ１と、フローティング電源である第２電源Ｖ２を挟んだ第２出力端子Ｔ２との間に挿入されている。ツェナーダイオードＤｚ２は、保護抵抗を介さず、半導体パッケージ２０の端子に直接接続される。すなわち、ツェナーダイオードＤｚ２は、第１制御端子Ｐ１と第１保護抵抗Ｒ１との間の点と、第２出力端子Ｔ２と第４保護抵抗Ｒ４との間の点をそれぞれ接続点として挿入されている。ツェナーダイオードＤｚ２は、接続点において低電位側から高電位側に向かって順方向に接続されているのであり、本実施形態では第１制御端子Ｐ１から第２出力端子Ｔ２に向かって順方向に接続されている。ツェナーダイオードＤｚ１，Ｄｚ２のツェナー電圧は、上アーム側スイッチング素子Ｔｒｕのバーンイン検査に規定される各端子間の電位差に設定されている。

本実施形態における検査装置１０も、第１実施形態における検査装置１０と同様の作用効果を生ずる。とくに、本実施形態における検査装置１０は、第１電源Ｖ１と第２電源Ｖ２がフローティング電源となっており、上アーム側スイッチング素子Ｔｒｕにおけるコレクタ−エミッタ間のリーク電流が発生すると第１出力端子Ｔ１および第１制御端子Ｐ１の電位が変動する虞がある。これに対して、ツェナーダイオードＤｚ１，Ｄｚ２を備えることにより、上記電位の変動を抑制することができる。

（第３実施形態）
上記した各実施形態では、検査対象の半導体パッケージ２０において、半導体パッケージ２０を構成するスイッチング素子にＩＧＢＴやｎチャネルＭＯＳＦＥＴが含まれる例について説明したが、スイッチング素子としてｐチャネルＭＯＳＦＥＴを含む半導体パッケージ３０を検査対象とすることもできる。

図３に示すように、本実施形態における検査装置１０の検査対象である半導体パッケージ３０は、上アーム側スイッチング素子Ｔｒｕおよび下アーム側スイッチング素子ＴｒｂがそれぞれｐチャネルＭＯＳＦＥＴで構成されている。上アーム側スイッチング素子Ｔｒｕのソース端子が第１出力端子Ｔ１であり、ドレイン端子が第２出力端子Ｔ２であり、ゲート端子が第１制御端子Ｐ１である。また、下アーム側スイッチング素子Ｔｒｂのソース端子が第３出力端子Ｔ３であり、ドレイン端子が第４出力端子Ｔ４であり、ゲート端子が第２制御端子Ｐ２である。そして、上アーム側スイッチング素子Ｔｒｕと下アーム側スイッチング素子Ｔｒｂとは第２出力端子Ｔ２と第３出力端子Ｔ３とが接続されている。

検査装置１０は、第１実施形態と同様に、４つの電源Ｖ１〜Ｖ４と、検査対象である半導体パッケージ３０の個数に対応した数だけ用意された保護回路１１と、を備えているが、その接続態様が第１実施形態と相違する。

第１電源Ｖ１は、第１出力端子Ｔ１と第２出力端子Ｔ２との間において、第２出力端子Ｔ２側が正極になるように接続されている。

第２電源Ｖ２は、第１出力端子Ｔ１と第１制御端子Ｐ１との間において、第１出力端子Ｔ１側が正極になるように接続されている。

第３電源Ｖ３は、第３出力端子Ｔ３と第４出力端子Ｔ４との間において、第４出力端子Ｔ４側が正極になるように接続されている。

第４電源Ｖ４は、第３出力端子Ｔ３と第２制御端子Ｐ２との間において、第３出力端子Ｔ３が正極になるように接続されている。

第１電源Ｖ１および第３電源Ｖ３は、互いに同一の電圧を生じさせる電源であり、Ｔ１−Ｔ２間の電圧は、Ｔ３−Ｔ４間の電圧と同一である。また、第２電源Ｖ２および第４電源Ｖ４も、互いに同一の電圧を生じさせる電源であり、Ｔ１−Ｐ１間の電圧は、Ｔ３−Ｐ２間の電圧と同一である。

本実施形態では、第２出力端子Ｔ２および第２出力端子Ｔ２に接続された第３出力端子Ｔ３が接地され、基準電位であるグランド電位とされている。すなわち、本実施形態では、第２出力端子Ｔ２および第３出力端子が、特許請求の範囲に記載のグランド端子に相当する。

本実施形態では、グランド電位に対して、第２電源Ｖ２がフローティング電源となっており、第１制御端子Ｐ１がフローティング端子である。

保護回路１１は、保護抵抗Ｒ１〜Ｒ４、およびツェナーダイオードＤｚを有している。保護抵抗Ｒ１〜Ｒ４は、半導体パッケージ３０におけるグランド端子を除く端子にそれぞれ接続されている。具体的には、第１電源Ｖ１と第１出力端子Ｔ１との間に第１保護抵抗Ｒ１が挿入され、第２電源Ｖ２と第１制御端子Ｐ１との間に第２保護抵抗Ｒ２が挿入され、第４電源Ｖ３と第２制御端子Ｐ２との間に第３保護抵抗Ｒ３が挿入され、第３電源Ｖ３と第４出力端子との間に第４保護抵抗Ｒ４が挿入されている。

ツェナーダイオードＤｚは、フローティング端子と、フローティング電源を挟んだ端子との間に挿入されている。本実施形態では、フローティング端子である第１制御端子Ｐ１と、フローティング電源である第２電源Ｖ２を挟んだ第１出力端子Ｔ１との間に挿入されている。ツェナーダイオードＤｚは、保護抵抗を介さず、半導体パッケージ３０の端子に直接接続される。すなわち、ツェナーダイオードＤｚは、第１制御端子Ｐ１と第２保護抵抗Ｒ２との間の点と、第１出力端子Ｔ１と第１保護抵抗Ｒ１との間の点をそれぞれ接続点として挿入されている。ツェナーダイオードＤｚは、接続点において低電位側から高電位側に向かって順方向に接続されているのであり、本実施形態では第１制御端子Ｐ１から第１出力端子Ｔ１に向かって順方向に接続されている。そして、ツェナーダイオードＤｚのツェナー電圧は、上アーム側スイッチング素子Ｔｒｂのバーンイン検査に規定されるゲート−ソース間電圧に設定されている。

ｎチャネルＭＯＳＦＥＴを検査対象としていた第１実施形態および第２実施形態に対して、本実施形態における検査装置１０は、ｐチャネルＭＯＳＦＥＴを含む半導体パッケージ３０に対してバーンイン検査を可能にする回路構成を有するものである。その他の作用効果は第１実施形態と同様である。すなわち、各端子に印加される電圧について、リーク電流に起因する電圧の変動を抑制しつつ、複数の素子が含まれる収容される半導体パッケージ３０について、複数の半導体パッケージ３０を同時に対してバーンイン検査を実施できる。

（第４実施形態）
上記した各実施形態で説明した検査装置１０の検査対象は、２ｉｎ１の半導体パッケージ２０，３０に限定されない。例えば、図４に例示する半導体パッケージ４０は、上アーム側スイッチング素子Ｔｒｕと下アーム側スイッチング素子Ｔｒｂとが直列に接続された構造が並列に接続されたものである。すなわち、半導体パッケージ４０は、上アーム側スイッチング素子Ｔｒｕを２つ有し、下アーム側スイッチング素子Ｔｒｂを２つ有する４ｉｎ１の半導体パッケージである。

検査装置１０の回路構成は第１実施形態で説明した態様と同一であり、２つの上アーム側スイッチング素子Ｔｒｕは、互いに等価に第１電源Ｖ１および第２電源Ｖ２に接続され、２つの下アーム側スイッチング素子Ｔｒｂは、互いに等価に第３電源Ｖ３および第４電源Ｖ４に接続されている。本実施形態においても、２つの上アーム側スイッチング素子Ｔｒｕの各第２出力端子Ｔ２がグランド電位とされており、第４電源Ｖ４がフローティング電源となっている。

図４に示すように、本実施形態における検査装置１０は、検査対象として３つの半導体パッケージ４０が接続されているので、保護回路１１も３つである。３つの保護回路１１は等価な構成であり、電源Ｖ１〜Ｖ４に対してそれぞれ並列に接続されている。半導体パッケージ４０は、それぞれ対応した保護回路１１に接続されている。

なお、図４を参照して説明した検査装置１０では、便宜的に３つの半導体パッケージ４０を検査する態様で説明したが、検査の対象となる半導体パッケージ４０の数は３つに限定されるものではなく、２つ以下でもよいし、４つ以上でも良い。保護回路１１は、検査するべき半導体パッケージ４０の数に対応して形成されるべきである。

このように、本実施形態に係る検査装置１０を採用することにより、４ｉｎ１の半導体パッケージ４０が検査対象であっても、半導体パッケージ４０の個数によらず、４つの電源Ｖ１〜Ｖ４でバーンインストレスの印加が可能である。また、ツェナーダイオードＤｚを備えていることにより、各端子に印加される電圧について、リーク電流に起因する電圧の変動を抑制しつつ、複数の素子が含まれる収容される半導体パッケージ３０について、複数の半導体パッケージ３０を同時に対してバーンイン検査を実施できる。
（その他の実施形態）
以上、好ましい実施形態について説明したが、上記した実施形態になんら制限されることなく、この明細書に開示する主旨を逸脱しない範囲において、種々変形して実施することが可能である。

検査対象として、２ｉｎ１の半導体パッケージ２０，３０および４ｉｎ１の半導体パッケージ４０について例示したが、３相インバータに用いられる６ｉｎ１のパッケージも検査対象にすることができる。

また、各電源Ｖ１〜Ｖ４の電圧は、検査対象である半導体パッケージに印加すべき電圧に基づいて決定されるものであり、任意に決めることができる。保護抵抗Ｒ１〜Ｒ４の抵抗値も、検査対象のスイッチング素子にショート故障が発生した場合に、電流経路が無負荷状態あるいはそれに近い状態にならない程度に適宜設定されるべきである。

１０…検査装置，１１…保護回路，２０…半導体パッケージ，Ｖ１…第１電源，Ｖ２…第２電源，Ｖ３…第３電源，Ｖ４…第４電源，Ｒ１…第１保護抵抗，Ｒ２…第２保護抵抗，Ｒ３…第３保護抵抗，Ｒ４…第４保護抵抗，Ｄｚ…ツェナーダイオード

Claims (4)

1. 出力端子としての第１出力端子（Ｔ１）および第２出力端子（Ｔ２）と、前記第１出力端子と前記第２出力端子との間に流れる電流を制御する第１制御端子（Ｐ１）と、を有する上アーム側スイッチング素子（Ｔｒｕ）と、
   出力端子としての第３出力端子（Ｔ３）および第４出力端子（Ｔ４）と、前記第３出力端子と前記第４出力端子との間に流れる電流を制御する第２制御端子（Ｐ２）と、を有する下アーム側スイッチング素子（Ｔｒｂ）と、を含み、
   前記第２出力端子と前記第３出力端子とが接続されて構成される半導体パッケージ（２０，４０）の検査装置であって、
   前記第１出力端子、前記第２出力端子および前記第１制御端子と、前記第４出力端子および前記第２制御端子と、に所定の電圧を印加して検査するものであり、
   前記電圧を印加する電源として、
   前記第１出力端子と前記第２出力端子との間に接続され、前記第２出力端子よりも前記第１出力端子を高電位にする第１電源（Ｖ１）と、
   前記第２出力端子と前記第１制御端子との間に接続され、前記第２出力端子よりも前記第１制御端子を低電位にする第２電源（Ｖ２）と、
   前記第３出力端子と前記第４出力端子との間に接続され、前記第４出力端子よりも前記第３出力端子を高電位にする第３電源（Ｖ３）と、
   前記第４出力端子と前記第２制御端子との間に接続され、前記第４出力端子よりも前記第２制御端子を低電位にする第４電源（Ｖ４）と、を備え、
   さらに、前記第１出力端子、前記第２出力端子、前記第１制御端子、前記第４出力端子および前記第２制御端子のうち、接地されるグランド端子を除く端子と前記電源との間に保護抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を備え、
   さらに、前記第１出力端子、前記第２出力端子、前記第１制御端子、前記第４出力端子および前記第２制御端子のうち、前記グランド端子から２つ以上の前記電源が介在して電圧が印加されるフローティング端子と、前記グランド端子と前記フローティング端子との間に介在する前記電源のうち前記グランド端子側に接続された前記電源により電圧が印加される端子との間において、低電位側から高電位側に順方向となるツェナーダイオード（Ｄｚ，Ｄｚ１，Ｄｚ２）を備える、検査装置。
2. 前記第２出力端子が前記グランド端子であり、前記第２制御端子が前記フローティング端子であり、前記第２制御端子と前記第４出力端子との間において、前記第２制御端子から前記第４出力端子に向かう方向が順方向となる前記ツェナーダイオードを備える、請求項１に記載の検査装置。
3. 出力端子としての第１出力端子（Ｔ１）および第２出力端子（Ｔ２）と、前記第１出力端子と前記第２出力端子との間に流れる電流を制御する第１制御端子（Ｐ１）と、を有する上アーム側スイッチング素子（Ｔｒｕ）と、
   出力端子としての第３出力端子（Ｔ３）および第４出力端子（Ｔ４）と、前記第３出力端子と前記第４出力端子との間に流れる電流を制御する第２制御端子（Ｐ２）と、を有する下アーム側スイッチング素子（Ｔｒｂ）と、を含み、
   前記第２出力端子と前記第３出力端子とが接続されて構成される半導体パッケージ（３０）の検査装置であって、
   前記第１出力端子、前記第２出力端子および前記第１制御端子と、前記第４出力端子および前記第２制御端子と、に所定の電圧を印加して検査するものであり、
   前記電圧を印加する電源として、
   前記第１出力端子と前記第２出力端子との間に接続され、前記第２出力端子よりも前記第１出力端子を高電位にする第１電源（Ｖ１）と、
   前記第１出力端子と前記第１制御端子との間に接続され、前記第１出力端子よりも前記第１制御端子を低電位にする第２電源（Ｖ２）と、
   前記第３出力端子と前記第４出力端子との間に接続され、前記第４出力端子よりも前記第３出力端子を低電位にする第３電源（Ｖ３）と、
   前記第３出力端子と前記第２制御端子との間に接続され、前記第３出力端子よりも前記第２制御端子を低電位にする第４電源（Ｖ４）と、を備え、
   さらに、前記第１出力端子、前記第２出力端子、前記第１制御端子、前記第４出力端子および前記第２制御端子のうち、接地されるグランド端子を除く端子と前記電源との間に保護抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を備え、
   さらに、前記第１出力端子、前記第２出力端子、前記第１制御端子、前記第４出力端子および前記第２制御端子のうち、前記グランド端子から２つ以上の前記電源が介在して電圧が印加されるフローティング端子と、前記グランド端子と前記フローティング端子との間に介在する前記電源のうち前記グランド端子側に接続された前記電源により電圧が印加される端子との間において、低電位側から高電位側に順方向となるツェナーダイオード（Ｄｚ）を備える、検査装置。
4. 前記第２出力端子が前記グランド端子であり、前記第１制御端子が前記フローティング端子であり、前記第１制御端子と前記第１出力端子との間において、前記第１制御端子から前記第１出力端子に向かう方向が順方向となる前記ツェナーダイオードを備える、請求項３に記載の検査装置。

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