JP2019010853A - プリンタ制御装置 - Google Patents

Abstract

【課題】イコライザの値が適切でないことに起因する物理層のエラーを抑制することで通信性能低下を抑制し得るプリンタ制御装置を提供する。【解決手段】画像処理するハードウェアアクセラレータは、マザーボード２４１と、マザーボード２４１とＰＣＩケーブルで接続された拡張ボード２４３と、マザーボード２４１と拡張ボード２４３との間で伝送される信号の波形を調整するイコライザＥＱ１〜ＥＱ４を備える。マザーボード２４１のＣＰＵは、信号のエラー発生率が目標値を超えた場合に、エラー発生率が目標値以下または極小となるようにイコライザＥＱ２，ＥＱ３のゲイン値を自動的に増減調整する。【選択図】図３

Description

本発明は、プリンタ制御装置に関する。

高速高解像度の連続紙カラープリンタ用の制御装置（コントローラ）は、高速な画像処理を行う必要から、画像処理用のハードウェアアクセラレータを実装する場合が多い。プリンタ制御装置に実装する画像処理用のハードウェアアクセラレータは、制御装置のＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）スロットに実装するが、所定のスロット数に実装できない数量になる場合もある。この場合、制御装置のＰＣＩｅスロットとＰＣＩｅ拡張装置をＰＣＩケーブルで接続し、ＰＣＩｅ拡張装置の増設スロットにハードウェアアクセラレータを実装し得る。

特許文献１には、データ転送効率の低下を抑止することを課題とした通信ユニットが記載されている。ＰＣＩｅに準拠したカードエッジコネクタと、データを伝送する光アクティブケーブルと接続可能なケーブルコネクタと、ケーブルコネクタと接続され、ケーブルコネクタとの間の帯域より大きい帯域でカードエッジコネクタと接続され、カードエッジコネクタとケーブルコネクタとの間でデータを中継するＰＣＩｅに準拠したＰＣＩｅスイッチを備えることが記載されている。

特許文献２には、ホストコンピュータと入出力装置とを接続するスイッチの交換に際して、ホストコンピュータの電源停止を抑制することを課題とした切替制御装置が記載されている。切替制御装置は、入出力デバイスが接続される運用系拡張I/OボックスのＰＣＩｅスイッチに対してサーバから実行されたアクセスを監視し、監視されるアクセスから、サーバが運用系のＰＣＩｅスイッチに設定した、サーバと入出力デバイスとを接続する情報を示す設定情報を抽出して記憶部に記憶させ、入出力デバイスが接続される待機系拡張Ｉ／ＯボックスのＰＣＩｅスイッチに、記憶部に記憶される設定情報を設定すること、運用系のＰＣＩｅスイッチが故障した場合に、サーバのアクセス先を運用系のＰＣＩｅスイッチから待機系のＰＣＩｅスイッチに切り替えることが記載されている。

特許文献３には、メモリに対するラスターイメージデータの書き込みや読み出しを高速に行って、高い印刷性能を得ることを課題とした画像形成装置が記載されている。メインメモリからＰＣＩｅケーブルを経由して画像データを送付する際に、中間に中継スイッチを設けてデータ転送が滞らせないことが記載されている。

特開２０１２−０２２４０８号公報 特開２０１３−０９７５５３号公報 特開２０１６−０５２７８８号公報

ところで、ＰＣＩｅ信号は高速シリアル信号であるため（５Ｇｂｐｓ、８Ｇｂｐｓ等）、制御装置のＰＣＩｅスロットとＰＣＩｅ拡張装置をＰＣＩケーブルで接続して外部に拡張すると、高周波帯域の信号が減衰して波形（アイパターン：信号波形の遷移を多数サンプリングし、重ね合わせて視覚的に表示したもの）の開きが小さくなってしまう。このため、ＰＣＩｅ信号を送受信するアダプタボード上にイコライザを実装して、ＰＣＩｅ信号の高周波帯域の入力を増幅するとともにその出力を減衰させて波形調整を行う必要がある。ＰＣＩｅ信号の波形が適切でない場合、受信側で物理層のエラーが発生するからである。

但し、実装する制御装置のＰＣＩｅ信号の特性やケーブル長、ケーブル特性により適切なイコライザの調整値は異なり得るため、オペレータがそれぞれの構成で信号波形を観測しながら試行錯誤で調整せざるを得なかった。

本発明の目的は、イコライザの値が適切でないことに起因する物理層のエラーを抑制することで通信性能低下を抑制し得るプリンタ制御装置を提供することにある。

請求項１に記載の発明は、プリントすべき画像を処理するマザーボードと、前記マザーボードとケーブルで接続された拡張ボードと、前記マザーボードと前記拡張ボードとの間で伝送される信号の波形を調整するイコライザと、前記信号のエラー発生率が目標値を超えた場合に、前記エラー発生率が前記目標値以下または極小となるように前記イコライザのゲイン値を自動的に増減調整する制御手段とを備えるプリンタ制御装置である。

請求項２に記載の発明は、前記制御手段は、前記イコライザのゲイン値として初期値を設定し、エラー発生率が前記目標値を超える場合に前記ゲイン値を増加あるいは減少のいずれか一方となるように変更し、変更後のエラー発生率が前記目標値を超えており、かつ、変更後のエラー発生率が変更前のエラー発生率以上の場合に変更後のゲイン値を前記増加あるいは減少のいずれか一方となるようにさらに変更し、変更後のエラー発生率が前記目標値を超えており、かつ、変更後のエラー発生率が変更前のエラー発生率未満の場合に変更後のゲイン値を前記増加あるいは減少のいずれか他方となるようにさらに変更する請求項１に記載のプリンタ制御装置である。

請求項３に記載の発明は、前記制御手段は、プリント非実行中に前記ゲイン値を変更する請求項２に記載のプリンタ制御装置である。

請求項４に記載の発明は、前記制御手段は、前記ゲイン値を変更する前に、前記信号の通信速度を低速側に切り替える請求項２に記載のプリンタ制御装置である。

請求項５に記載の発明は、前記制御手段は、前記ゲイン値を変更した後に、前記信号の通信速度を高速側に切り替える請求項４に記載のプリンタ制御装置である。

請求項６に記載の発明は、前記イコライザは、前記マザーボードから前記拡張ボードへ伝送される第１信号の波形を調整する第１イコライザと、前記拡張ボードから前記マザーボードへ伝送される第２信号の波形を調整する第２イコライザとを備え、前記制御手段は、前記第１信号の前記エラー発生率が前記目標値を超えた場合に前記エラー発生率が前記極小となるように前記第１イコライザのゲイン値を自動的に増減調整し、前記第２信号の前記エラー発生率が前記目標値を超えた場合に前記エラー発生率が前記極小となるように前記第２イコライザのゲイン値を自動的に増減調整する請求項１〜５のいずれかに記載のプリンタ制御装置である。

請求項７に記載の発明は、前記第１イコライザ及び前記第２イコライザは、それぞれマザーボード側イコライザと拡張ボード側イコライザを備え、前記制御手段は、前記第１信号の前記エラー発生率が前記目標値を超えた場合に前記エラー発生率が前記極小となるように前記第１イコライザの前記拡張ボード側イコライザのゲイン値を自動的に増減調整し、前記第２信号の前記エラー発生率が前記目標値を超えた場合に前記エラー発生率が前記極小となるように前記第２イコライザの前記マザーボード側イコライザのゲイン値を自動的に増減調整する請求項６に記載のプリンタ制御装置である。

請求項８に記載の発明は、コンピュータに、プリントすべき画像を処理するマザーボードと前記マザーボードに接続された拡張ボードとの間で伝送される信号のエラー発生率を検出するステップと、前記エラー発生率が目標値を超える場合に、前記エラー発生率が極小となるように前記マザーボードと前記拡張ボードとの間に設けられたイコライザのゲイン値を自動的に増減調整するステップとを実行させるプログラムである。

請求項１，８に記載の発明によれば、イコライザの値が適切でないことに起因する物理層のエラーを抑制することで通信性能低下を抑制し得る。

請求項２に記載の発明によれば、さらに、適切なゲイン値を自動的に探索し得る。

請求項３に記載の発明によれば、さらに、プリント非実行中にゲイン値を自動調整し、自動調整されたゲイン値でプリント実行し得る。

請求項４，５に記載の発明によれば、さらに、ゲイン値変更の影響を抑制し得る。

請求項６，７に記載の発明によれば、さらに、両方向の信号伝送のエラーを抑制し得る。

実施形態におけるカラープリンタの概観図である。 実施形態におけるプリンタ制御装置の構成ブロック図である。 実施形態におけるハードウェアアクセラレータの構成ブロック図である。 実施形態における処理フローチャート（その１）である。 実施形態における処理フローチャート（その２）である 実施形態における処理フローチャート（その３）である。 実施形態におけるゲイン値調整を示す模式図である。

以下、図面に基づき本発明の実施形態について説明する。

図１は、本実施形態における高速高解像度の連続紙カラープリンタ１０の概観構成を示す。プリンタ１０は、プリンタ部とプリンタ制御装置（コントローラ）１２を備える。

プリンタ制御装置１２は、基本機能として、パーソナルコンピュータ等のホストから例えばＰＤＬで記述された印刷データを受け取り、この印刷データをプリンタ部が取扱可能なラスターデータに変換する。具体的には、プリンタ制御装置１２は、印刷データを、ＰＤＬとラスターデータとの中間のデータ形式である中間データに変換する。中間データの形式は、例えば、画像を構成する画像要素である各オブジェクト（例えば、文字フォント、グラフィックス図形、連続調イメージ）を、ラスター走査の走査線ごとに区切ったランの集まりで表現するランリスト（ＲｕｎＬｉｓｔ）形式を用いることができる。ランリスト形式のデータでは、画像内に含まれるオブジェクトがランの集まり（リスト）として表現され、１ページの画像はページ内の各オブジェクトのランリストの集まりとして表現される。個々のランは、オブジェクトが１つの走査線上に占める区間である。１つのランを表すデータは、そのランの開始点と終了点の座標、ランの画素値属性（文字やグラフィックスの場合は画素値、連続調イメージの場合はそのランにマップされるイメージ、すなわちこの例ではイメージ本体は別の場所に記憶されている）のアドレス等を含む。また、ランリスト形式の中間データには、それらランを束ねた１つのオブジェクトの属性情報として、当該オブジェクトの種類（文字、グラフィックス、連続調イメージ等）を示す情報や、（下地のオブジェクトに対する当該オブジェクトの）オーバープリントの有無を示す情報、当該オブジェクトのバウンディングボックスを特定する情報等が含まれる（なお、オブジェクト種類やオーバープリントの有無等の属性は、そのオブジェクト内の個々のランのデータに含めてもよい）。バウンディングボックスは、当該オブジェクトを内包する矩形（各辺がページの縦・横方向に平行なもの）の領域であり、例えばＰＤＬデータ内には当該オブジェクトの属性情報としてバウンディングボックスを特定する情報（例えばバウンディングボックスの左上と右下の頂点の座標）が設定されている。

中間データとしてランリスト形式を用いるのはあくまで一例であり、ディスプレイリスト等のような他の形式を用いてもよい。中間データは、ページ内に含まれる各オブジェクト（当該中間データのデータ形式で規定されるオブジェクトであり、ＰＤＬデータのオブジェクトと同一でなくてもよい）につき、そのオブジェクトの形状と色を規定するようなものであればよい。どのような形式を用いるにしても、中間データ形式はＰＤＬよりもラスター形式に近いので、ＰＤＬを直接取り扱うよりも、オブジェクト同士の重なり部分の形状の計算などが高速で実行できる。プロセス色は、Ｃ，Ｍ，Ｙ，Ｋの４成分の組合せで表現する形式が典型的であるが、それにオレンジ等の他の色成分を１以上加えてもよい。

印刷データを、プリンタ部が取扱可能なラスターデータに変換する場合には、印刷データ内で表現されている色値を、プリンタ部固有の色再現特性に合わせた色値に変換する必要がある。この変換には、ＲＧＢからＣＭＹＫへの変換のような色空間の変換や、そのプリンタ部自体のその時点での色再現特性に合わせるための色校正（色補正）等が含まれる。

また、プリンタ制御装置１２は、中間データをラスタライズすることで、プロセス色の各版のラスターデータを生成する。このラスタライズ処理は、従来と同様の処理でよい。例えば中間データがランリスト形式である場合は、ページのランリストの先頭から順に、各ランをビットマップ上に描画していけばよい。 このようにして生成された各版のラスターデータがプリンタ部に供給される。プリンタ部は、そのラスターデータに従って印刷機構（例えばレーザ方式、あるいはインクジェット方式のプリントエンジン）を制御することで、そのラスターデータに応じた画像を用紙上にプリントする。

他方、プリンタ制御装置１２は、高速な画像処理を行う必要から、画像処理用のハードウェアアクセラレータを実装する。プリンタ制御装置１２に実装する画像処理用のハードウェアアクセラレータは、制御装置のＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）スロットに実装するが、所定のスロット数、例えば７スロットに実装できない数量になる場合には、プリンタ制御装置１２のＰＣＩｅスロットとＰＣＩｅ拡張装置をＰＣＩケーブルで接続し、ＰＣＩｅ拡張装置の増設スロットにハードウェアアクセラレータを実装し得る。

図２は、ＰＣＩｅスロットとＰＣＩｅ拡張装置をＰＣＩケーブルで接続した場合におけるプリンタ制御装置１２の構成ブロック図を示す。

プリンタ制御装置１２は、サーバコンピュータと同様に、ＣＰＵ１４、ＲＯＭ１６、ＲＡＭ１８、ハードディスクドライブ（ＨＤＤ）等の記憶装置２０、入出力及び通信インターフェイス（Ｉ／Ｆ）２２を備え、さらに、ハードウェアアクセラレータ２４を備える。

ＣＰＵ１４は、ＲＯＭ１６やＨＤＤ等の記憶装置２０に記憶された処理プログラムを読み出し、これを実行することでホストから印刷データを受け取り、これを中間データに変換し、さらにラスタライズしてプロセス色の各版のラスターデータを生成し、Ｉ／Ｆ２２を介してプリンタ部（高速プリンタ）に出力する。また、処理プログラムを読み出して実行することで、後述するイコライザのゲイン値の自動調整機能を実現する。

ハードウェアアクセラレータ２４は、ＰＣＩスロット部とＰＣＩｅ拡張Ｂｏｘを備え、それぞれのスロットに画像処理用のハードウェアアクセラレータが実装される。ＰＣＩスロット部とＰＣＩｅ拡張Ｂｏｘは、ＰＣＩケーブルで接続される。

図３は、図１におけるハードウェアアクセラレータ２４の詳細構成ブロック図を示す。

ハードウェアアクセラレータ２４は、マザーボード２４１及びスロット拡張ボード２４３を備える。マザーボード２４１には図２におけるＣＰＵ１４及びＰＣＩｅスロットが実装される。スロット拡張ボード２４３には図２におけるＰＣＩｅ拡張Ｂｏｘが実装される。マザーボード２４１とスロット拡張ボード２４３は、ＰＣＩケーブルで接続される。

マザーボード２４１にはＰＣＩｅルートポートが設けられ、また、マザーボード側（上流側）カードとしてアップストリームカード２４２が実装される。具体的には、ＣＰＵ１４にＰＣＩｅルートポートが内蔵される。アップストリームカード２４２には、イコライザＥＱ１及びイコライザＥＱ２が設けられる。

他方、スロット拡張ボード２４３にはＰＣＩｅスイッチ２４３ａ、ＣＰＬＤ(Complex Programmable Logic Device)２４３ｂ、シリアルＥＥＰＲＯＭ２４３ｃが設けられる。また、拡張ボード側（下流側）カードとしてダウンストリームカード２４４が実装される。ダウンストリームカード２４４にはイコライザＥＱ３及びイコライザＥＱ４が設けられる。スロット拡張ボード２４３には、複数の画像処理用のアクセラレータカードが実装され、図では合計４個のアクセラレータカード１，２，３，４が実装される例が示されている。

マザーボード２４１からスロット拡張ボード２４３へ伝送される信号は、アップストリームカード２４２のイコライザＥＱ１及びダウンストリームカード２４４のイコライザＥＱ３を介してアクセラレータカード１〜４に伝送される。イコライザＥＱ１，ＥＱ３は第１イコライザとして機能する。スロット拡張ボード２４３からマザーボード２４１へ伝送される信号は、ダウンストリームカード２４４のイコライザＥＱ４及びアップストリームカード２４２のイコライザＥＱ２を介して伝送される。イコライザＥＱ２，ＥＱ４は第２イコライザとして機能する。

イコライザＥＱ１〜ＥＱ４を構成する各素子は、具体的には、入力信号の高周波帯域を増幅（ゲイン）するイコライジング機能及び減衰するディエンファシス機能を備えたＩＣで構成される。すなわち、入力段でＰＣＩｅの通信速度（例えばＧｅｎ１とＧｅｎ２の２段階）に合わせてイコライジングを行い、設定されたゲイン値に従って高周波帯域を増幅する。増幅された信号はリミッタを通した後に、出力バッファで設定されたディエンファシス値に従い、信号を減衰して出力する。

イコライザＥＱ１〜ＥＱ４での増幅／減衰の調整値が適切であればよいが、そうでない場合には既述したように受信側で物理層のエラーが発生する。物理層のエラーは、レシーブエラーやＣＲＣ（Cyclic Redundancy Check：巡回冗長検査）エラーであり、基本的には回復可能なエラーであってハードウェアにて自動的に回復を行い復旧し得るエラーであるが、少なくとも回復動作中は通信不能となるため、多発すると本来の通信性能が損なわれることになる。

そこで、実施形態では、スロット拡張ボード２４３のシリアルＥＥＰＲＯＭ２４３ｃにイコライザＥＱ１〜ＥＱ４の初期値（デフォルト値）を記憶しておき、ＣＰＵ１４の指示に基づきＣＰＬＤ２４３ｂがこれらの値を読み出してイコライザＥＱ１〜ＥＱ４に設定する。そして、ＣＰＵ１４は、定期的にエラーレジスタを監視してエラー発生率がしきい値を超えたか否かを判定し、しきい値を超えた場合に、初期値（デフォルト値）が適当でないものとしてイコライザ設定値、すなわちゲイン値を一方向、例えば値が増大する方向に変更し、変更後のエラー発生率がしきい値を超えたか否かを再度判定する。エラー発生率が変更前よりも大きくなった場合にはゲイン値を逆方向、例えば値が減少する方向に変更する。以上の処理を自動的に繰り返し処理することで、イコライザのゲイン値を適切値に自動調整する。

従来においては、実装する制御装置のＰＣＩｅ信号特性やＰＣＩケーブル長、あるいはＰＣＩケーブル特性により適切なイコライザの調整値は異なり得るため、オペレータがそれぞれの構成で現場においてその都度、信号波形を観測しながら試行錯誤で調整せざるを得ないのが実状であったところ、実施形態ではプリンタ制御装置１２に組み込まれた処理プログラムをＣＰＵ１４が読み出して実行することでイコライザが自動調整されるため、オペレータの作業負荷が大幅に軽減される。

なお、イコライザの自動調整処理は、プリンタ制御装置１２の電源が投入された後に所定間隔で自動実行してもよく、あるいはオペレータからの手動指示に基づいて実行してもよい。

また、ＣＰＵ１４は、イコライザのゲイン値を変更する際には、ゲイン値変更の影響を抑制するために、リンク通信速度を低下させた上で変更するのが望ましい。例えば、ＰＣＩｅ規格では通信速度としてＧｅｎ１（２．５Ｇｂｐｓ）とＧｅｎ２（５．０Ｇｂｐｓ）が規定されており、Ｇｅｎ１とＧｅｎ２の２段階に切り替え可能である場合、ゲイン値を変更する前に通信速度をＧｅｎ２からＧｅｎ１に切り替える等である。通信速度を低下させてゲイン値を変更した後は、再び元の通信速度であるＧｅｎ２に切り替えて変更後のゲイン値で信号を伝送し、そのエラー発生率を算出する。

さらに、ＣＰＵ１４は、イコライザのゲイン値を変更する際には、ゲイン値変更の影響を抑制するために、プリントが実行されていないタイミングで変更するのが望ましい。すなわち、エラー発生率がしきい値を超え、かつ、プリント非実行中にゲイン値を変更するのが望ましい。プリント非実行中とは、より特定的には、ハードウェアアクセラレータ２４で画像処理を実行していない期間を意味する。

図４〜図６は、実施形態の処理フローチャートを示す。マザーボード２４１からスロット拡張ボード２４３に信号伝送する場合の受信側であるイコライザＥＱ３のゲイン値、及びスロット拡張ボード２４３からマザーボード２４１に信号伝送する場合の受信側であるイコライザＥＱ２のゲイン値を調整する場合の処理である。

まず、図４において、プリンタ制御装置１２の電源を投入すると（Ｓ１０１）、ＣＰＬＤ２４３ｂは、シリアルＥＥＰＲＯＭ２４３ｃから初期値（デフォルト値）を読み出し、イコライザＥＱ１〜ＥＱ４に設定する（Ｓ１０２）。デフォルト値は、ゲインのデフォルト値及びディエンファシスのデフォルト値である。ＰＣＩｅルートポートとＰＣＩｅスイッチとの間で最初にリンクアップ（リンクを確立）する場合（Ｓ１０３）は、イコライザＥＱ１〜ＥＱ４はこのデフォルト値に設定される。

次に、システムＯＳが起動すると（Ｓ１０４）、ＣＰＵ１４は、規定時間ウェイトし（Ｓ１０５）、シャットダウン割り込みがあったか否かを確認する（Ｓ１０６）。シャットダウン割り込みがない場合、図５の処理に移行する。

図５において、ＣＰＵ１４は、処理プログラムに従い、エラーステータスレジスタの値をサンプリングし、エラーが検出されている場合にエラー発生率を算出して現在のイコライザＥＱ１〜ＥＱ４のゲイン値と組み合わせて記録する（Ｓ２０１）。すなわち、マザーボード２４１からスロット拡張ボード２４３への信号伝送をＰＥＴｘ、スロット拡張ボード２４３からマザーボード２４１への信号伝送をＰＥＲｘとすると、ＰＥＴｘ側のエラー発生率はＰＣＩｅスイッチ２４３ａのエラーステータスレジスタの値をサンプリングして算出し、イコライザＥＱ３のゲイン値と組合せてメモリに記録する。また、ＰＥＲｘ側のエラー発生率はＰＣＩｅルートポートのエラーステータスレジスタの値をサンプリングして算出し、イコライザＥＱ２のゲイン値と組み合わせてメモリに記録する。「組み合わせて記録」は、ゲイン値とエラー発生率とを何らかの形式で対応付けて記録すれば足りる。

次に、ＣＰＵ１４は、算出したエラー発生率をしきい値としての目標値と大小比較し、エラー発生率が目標値を超えているか否かを判定する（Ｓ２０２）。目標値は、予め処理プログラム内で設定される。ＰＥＴｘ側及びＰＥＲｘ側のエラー発生率がともに目標値をこえていない場合（Ｓ２０２でＮＯ）、現在のイコライザＥＱ１〜ＥＱ４のゲイン値は適切であるとして図４のＳ１０５の処理に戻る。この場合、イコライザＥＱ１〜ＥＱ４のゲイン値は変更しない。

他方、ＰＥＴｘ側のエラー発生率が目標値を超えている場合（Ｓ２０２でＹＥＳ）、ＣＰＵ１４は、イコライザＥＱ３のゲイン値について、現在のゲイン値の上下の値がメモリに記録されており、かつ上下のゲイン値と比較して現在のエラー発生率が低いか否かを判定する（Ｓ２０３）。

現在のゲイン値の上下の値がメモリに記録されており、かつ現在のエラー発生率が最も低い場合には、図４のＳ１０５の処理に戻る。この場合、イコライザＥＱ３のゲイン値は変更しない。

現在のゲイン値の上下の値のいずれかがメモリに記録されていない場合、現在のエラー発生率とメモリに記録されている上または下のゲイン値のエラー発生率とを大小比較し、現在のゲイン値におけるエラー発生率の方が低いか否かを判定する（Ｓ２０４）。

現在のエラー発生率の方が低い場合、メモリに記録されていない方にゲイン値を変更する（Ｓ２０５）。例えば、現在のゲイン値よりも上のゲイン値についてメモリに記録されている場合、現在のゲイン値よりも下のゲイン値に変更する。現在のエラー発生率の方が高い場合、次のゲイン値をメモリに記録のある上または下のゲイン値に戻す（Ｓ２０６）。そして、図６の処理に移行する。

同様に、ＰＥＲｘ側のエラー発生率が目標値を超えている場合（Ｓ２０２でＹＥＳ）、ＣＰＵ１４は、イコライザＥＱ２のゲイン値について、現在のゲイン値の上下の値がメモリに記録されており、かつ上下の値と比較して現在のエラー発生率が低いか否かを判定する（Ｓ２０３）。

現在のゲイン値の上下の値がメモリに記録されており、かつ現在のエラー発生率が最も低い場合には、図４のＳ１０５の処理に戻る。この場合、イコライザＥＱ２のゲイン値は変更しない。

現在のゲイン値の上下の値のいずれかがメモリに記録されていない場合、現在のエラー発生率とメモリに記録されている上または下のゲイン値のエラー発生率とを大小比較し、現在のゲイン値におけるエラー発生率の方が低いか否かを判定する（Ｓ２０４）。現在のエラー発生率の方が低い場合、メモリに記録されていない方にゲイン値を変更する（Ｓ２０５）。例えば、現在のゲイン値よりも上のゲイン値についてメモリに記録されている場合、現在のゲイン値よりも下のゲイン値に変更する。現在のエラー発生率の方が高い場合、次のゲイン値をメモリに記録のある上または下のゲイン値に戻す（Ｓ２０６）。そして、図６の処理に移行する。

図６において、イコライザＥＱ２，ＥＱ３のゲイン値を変更する際には、ＣＰＵ１４は、変更に先立ってＰＣＩｅルートポートのリンクコントロールレジスタのターゲットリンク速度を最も低速のＧｅｎ１に切替設定し（Ｓ３０１）、ＰＣＩｅルートポートのリンクコントロールレジスタのリトレインリンクを設定してリンクのリトレーニング（再トレーニング）を実行する（Ｓ３０２）。ＣＰＵ１４は、イコライザＥＱ２，ＥＱ３に設定する値をＣＰＬＤ２４３ｂ内のレジスタに設定し、設定変更開始を指示する。ＣＰＬＤ２４３ｂは、ＣＰＵ１４からの指示を受信すると、イコライザＥＱ２，ＥＱ３にゲイン値を設定することで現在の値を変更する（Ｓ３０３）。

イコライザＥＱ２，ＥＱ３のゲイン値を変更した後、ＣＰＵ１４は、ＰＣＩｅルートポートのリンクコントロールレジスタのターゲットリンク速度をＧｅｎ１からＧｅｎ２に切替設定し（Ｓ３０４）、ＰＣＩｅルートポートのリンクコントロールレジスタのリトレインリンクを設定してリンクのリトレーニングを実行する（Ｓ３０５）。Ｇｅｎ２の通信速度にてリトレーニングが行われ、エラーが発生すればエラーステータスレジスタに書き込まれ、変更後のゲイン値におけるエラー発生率が算出されて当該ゲイン値と組み合わせてエラー発生率がメモリに新たに記録される。

以上のようにして、例えばイコライザＥＱ３のゲイン値が初期値のＧ０からＧ１，Ｇ２、・・と変更され、それぞれのゲイン値におけるエラー発生率がＥ０，Ｅ１，Ｅ２であった場合、ＣＰＵ１４のメモリには、イコライザ毎に
（Ｇ０，Ｅ０）
（Ｇ１．Ｅ１）
（Ｇ２，Ｅ２）
・・・
のデータが順次記録される。最新のデータは、エラー発生率が目標値未満となった場合（Ｓ２０２でＮＯ）、あるいは現在のゲイン値が上下のゲイン値と比べて低くなった場合（Ｓ２０３でＹＥＳ）のデータである。すなわち、イコライザＥＱ２，ＥＱ３のゲイン値は、目標値未満となるように自動的に増減調整され、あるいは目標値未満であっても少なくともエラー発生率が極小となるように自動的に増減調整される。

図４のＳ１０６にてシャットダウン割り込みが発生した場合（Ｓ１０６でＹＥＳ）、ＣＰＵ１４は、イコライザＥＱ２，ＥＱ３の現在のゲイン値は初期値、すなわちＳ１０２で設定したデフォルト値から変更されているか否かを判定する（Ｓ１０７）、変更されていればＥＥＰＲＯＭ２４３ｃのデフォルト値を現在のゲイン値に変更した上でシャットダウン処理する（Ｓ１０８，Ｓ１０９）。ゲイン値がデフォルト値から変更されていない場合、ＥＥＰＲＯＭ２４３ｃのデフォルト値を変更することなくシャットダウン処理する（Ｓ１０８）。

なお、図４〜図６では、ＥＱ２，ＥＱ３のゲイン値を調整する場合について説明したが、必要に応じてこれに加えて他のイコライザＥＱ１，ＥＱ４のゲイン値を調整する場合も同様である。また、ゲイン値を調整する際に、予め設定された範囲内において、すなわち所定の下限値と上限値の範囲内において変更してもよい。

本実施形態の処理を具体的に説明すると以下の通りである。

イコライザＥＱ２，ＥＱ３のデフォルトゲイン値をＧ０とする。所定のタイミングでＣＰＵ１４はエラーステータスレジスタを確認し、エラー発生率を目標値と大小比較する。目標値は例えば１０^−１２等である。ＣＰＵ１４は、イコライザＥＱ２，ＥＱ３のデフォルトゲイン値Ｇ０と算出したエラー発生率とを組み合わせてメモリに記録する。ＰＥＴｘ側のエラー発生率をＥｔ、ＰＥＲｘ側のエラー発生率をＥｒとすると、（Ｇ０，Ｅｔ）、（Ｇ０，Ｅｒ）をメモリに記録する。

ＰＥＴｘ側のエラー発生率Ｅｔが目標値を超えている場合、現在のゲイン値の上下のゲイン値の記録は存在していないためＳ２０３及びＳ２０４でＮＯと判定され、Ｓ２０６に移行して次のゲイン値を現在のゲイン値よりも上（増大する方向）あるいは下（減少する方向）に決定する。例えば、所定の変化量をΔｇとすると、イコライザＥＱ３の次のゲイン値を
Ｇ０＋Δｇ
に決定する。

ターゲットリンク速度を一旦高速のＧｅｎ２から低速のＧｅｎ１に下げ、ＣＰＵ１４からの指示に基づいてＣＰＬＤ２４３ｂがイコライザＥＱ３のゲイン値を
Ｇ０→Ｇ０＋Δｇ
に変更する。そして、ターゲットリンク速度を低速のＧｅｎ１から高速のＧｅｎ２に上げてリンクを確立し、再び所定のタイミングでエラーステータスレジスタを確認し、エラー発生率を算出する。算出されたエラー発生率をＥｔ１とする。ＣＰＵ１４は、イコライザＥＱ３の現在のゲイン値Ｇ０＋Δｇと算出したエラー発生率Ｅｔ１とを組み合わせ、（Ｇ０＋Δｇ、Ｅｔ１）としてメモリに記録する。

そして、エラー発生率Ｅｔ１と目標値とを大小比較し、目標値を超えていない場合には、イコライザＥＱ３の現在のゲイン値Ｇ０＋Δｇをそのまま維持する。エラー発生率が目標値を超えている場合には、現在のゲイン値の下のゲイン値のみがメモリに記録されているためＳ２０３でＮＯと判定されてＳ２０４に移行し、Ｓ２０４で現在のゲイン値Ｇ０＋Δｇにおけるエラー発生率Ｅｔ１と記録のある下のゲイン値Ｇ０におけるエラー発生率Ｅｔとを大小比較する。
Ｅｔ１＜Ｅｔ
の場合には、ゲイン値を増加させることでエラー発生率がさらに低下する可能性があることから、Ｓ２０５で次のゲイン値を記録の無い上の値、すなわち、現在のゲイン値Ｇ０＋Δｇよりもさらに所定の増分だけ増加させ、イコライザＥＱ３の次のゲイン値を
Ｇ０＋Δｇ＋Δｇ
に決定する。そして、ターゲットリンク速度を一旦高速のＧｅｎ２から低速のＧｅｎ１に下げ、ＣＰＵ１４からの指示に基づいてＣＰＬＤ２４３ｂがイコライザＥＱ３のゲイン値を
Ｇ０→Ｇ０＋Δｇ＋Δｇ
に変更する。

他方、
Ｅｔ１≧Ｅｔ
の場合には、ゲイン値を増加させることでエラー発生率が悪化したことを意味するから、Ｓ２０６で次のゲイン値を記録のある下の値、すなわち元のゲイン値Ｇ０に決定する。そして、ターゲットリンク速度を一旦高速のＧｅｎ２から低速のＧｅｎ１に下げ、ＣＰＵ１４からの指示に基づいてＣＰＬＤ２４３ｂがイコライザＥＱ３のゲイン値を
Ｇ０＋Δｇ→Ｇ０
に変更する。

イコライザＥＱ３のゲイン値をＧ０に戻した後、再びエラー発生率を算出して目標値を超えた場合、Ｓ２０３及びＳ２０４でＮＯと判定され、Ｓ２０５で次のゲイン値として記録の無い下の値、すなわち現在のゲイン値Ｇ０よりもΔｇだけ減少させ、イコライザＥＱ３の次のゲイン値を
Ｇ０−Δｇ
に決定する。そして、ターゲットリンク速度を一旦高速のＧｅｎ２から低速のＧｅｎ１に下げ、ＣＰＵ１４からの指示に基づいてＣＰＬＤ２４３ｂがイコライザＥＱ３のゲイン値を
Ｇ０→Ｇ０−Δｇ
に変更する。

また、ＰＥＲｘ側のエラー発生率Ｅｒが目標値を超えている場合、現在のゲイン値の上下のゲイン値の記録は存在していないためＳ２０３及びＳ２０４でＮＯと判定され、Ｓ２０６に移行して次のゲイン値を現在のゲイン値よりも上（増大する方向）あるいは下（減少する方向）に決定する。例えば、所定の変化量をΔｇとすると、イコライザＥＱ２の次のゲイン値を
Ｇ０＋Δｇ
に決定する。

ターゲットリンク速度を一旦高速のＧｅｎ２から低速のＧｅｎ１に下げ、ＣＰＵ１４からの指示に基づいてＣＰＬＤ２４３ｂがイコライザＥＱ２のゲイン値を
Ｇ０→Ｇ０＋Δｇ
に変更する。そして、ターゲットリンク速度を低速のＧｅｎ１から高速のＧｅｎ２に上げてリンクを確立し、再び所定のタイミングでエラーステータレジスタを確認し、エラー発生率を算出する。算出されたエラー発生率をＥｒ１とする。ＣＰＵ１４は、イコライザＥＱ２の現在のゲイン値Ｇ０＋Δｇと算出したエラー発生率Ｅｒ１とを組み合わせ、（Ｇ０＋Δｇ、Ｅｒ１）としてメモリに記録する。

そして、エラー発生率Ｅｒ１と目標値とを大小比較し、目標値を超えていない場合には、イコライザＥＱ２の現在のゲイン値Ｇ０＋Δｇをそのまま維持する。エラー発生率が目標値を超えている場合には、現在のゲイン値の下のゲイン値のみがメモリに記録されているためＳ２０３でＮＯと判定されてＳ２０４に移行し、Ｓ２０４で現在のゲイン値Ｇ０＋Δｇにおけるエラー発生率Ｅｒ１と記録のある下のゲイン値Ｇ０におけるエラー発生率Ｅｒとを大小比較する。
Ｅｒ１＜Ｅｒ
の場合には、ゲイン値を増加させることでエラー発生率がさらに低下する可能性があることから、Ｓ２０５で次のゲイン値を記録の無い上の値、すなわち、現在のゲイン値Ｇ０＋Δｇよりもさらに所定の増分だけ増加させ、イコライザＥＱ２の次のゲイン値を
Ｇ０＋Δｇ＋Δｇ
に決定する。そして、ターゲットリンク速度を一旦高速のＧｅｎ２から低速のＧｅｎ１に下げ、ＣＰＵ１４からの指示に基づいてＣＰＬＤ２４３ｂがイコライザＥＱ２のゲイン値を
Ｇ０→Ｇ０＋Δｇ＋Δｇ
に変更する。

他方、
Ｅｒ１≧Ｅｒ
の場合には、ゲイン値を増加させることでエラー発生率が増大（悪化）したことを意味するから、Ｓ２０６で次のゲイン値を記録のある下の値、すなわち元のゲイン値Ｇ０に決定する。そして、ターゲットリンク速度を一旦高速のＧｅｎ２から低速のＧｅｎ１に下げ、ＣＰＵ１４からの指示に基づいてＣＰＬＤ２４３ｂがイコライザＥＱ２のゲイン値を
Ｇ０＋Δｇ→Ｇ０
に変更する。

イコライザＥＱ３のゲイン値をＧ０に戻した後、再びエラー発生率を算出して目標値を超えた場合、Ｓ２０３及びＳ２０４でＮＯと判定され、Ｓ２０５で次のゲイン値として記録の無い下の値、すなわち現在のゲイン値Ｇ０よりもΔｇだけ減少させ、イコライザＥＱ２の次のゲイン値を
Ｇ０−Δｇ
に決定する。そして、ターゲットリンク速度を一旦高速のＧｅｎ２から低速のＧｅｎ１に下げ、ＣＰＵ１４からの指示に基づいてＣＰＬＤ２４３ｂがイコライザＥＱ２のゲイン値を
Ｇ０→Ｇ０−Δｇ
に変更する。

図７は、イコライザＥＱ３のゲイン値調整の様子を模式的に示す。図において、横軸はゲイン値、縦軸はＰＥＴｘのエラー発生率を示す。また、エラー発生率の目標値を一点鎖線で示す。

図７（ａ）において、イコライザＥＱ３の初期値（デフォルト値）をＧ０とし、順次変更されるゲイン値をＧ１，Ｇ２，Ｇ３，・・・とする。

ゲイン値Ｇ０にてエラー発生率が目標値を超えた場合、ゲイン値をＧ０からＧ１に増大変更する。すなわち、
Ｇ１＝Ｇ０＋Δｇ
である。変更後のゲイン値Ｇ１にてエラー発生率が目標値を超えており、かつ、記録のあるゲイン値Ｇ０におけるエラー発生率よりも増大している場合、次のゲイン値Ｇ２を記録のある元のゲイン値Ｇ０に戻す。すなわち、
Ｇ２＝Ｇ０
である。変更後のゲイン値Ｇ０もエラー発生率が目標値を超えており、かつ、記録のあるゲイン値Ｇ１におけるエラー発生率よりも低いから、次のゲイン値Ｇ３はＧ０から減少変更する。すなわち、
Ｇ３＝Ｇ０（Ｇ２）−Δｇ
である。変更後のゲイン値Ｇ３にてエラー発生率が未だ目標値を超えている場合、次のゲイン値Ｇ４はＧ３からさらに減少変更する。すなわち、
Ｇ４＝Ｇ３−Δｇ＝Ｇ０（Ｇ２）−２Δｇ
である。変更後のゲイン値Ｇ４にてエラー発生率が目標値以下となれば、ゲイン値の調整が終了する。ゲイン値Ｇ４は、エラー発生率が目標値以下となるゲイン値である。

また、図７（ｂ）において、イコライザＥＱ３の初期値（デフォルト値）をＧ０とし、順次変更されるゲイン値をＧ１，Ｇ２，Ｇ３，・・・とする。

ゲイン値Ｇ０にてエラー発生率が目標値を超えた場合、ゲイン値をＧ０からＧ１に増大変更する。すなわち、
Ｇ１＝Ｇ０＋Δｇ
である。変更後のゲイン値Ｇ１にてエラー発生率が目標値を超えており、かつ、記録のあるゲイン値Ｇ０におけるエラー発生率よりも増大している場合、次のゲイン値Ｇ２を記録のある元のゲイン値Ｇ０に戻す。すなわち、
Ｇ２＝Ｇ０
である。変更後のゲイン値Ｇ０もエラー発生率が目標値を超えており、かつ、記録のあるゲイン値Ｇ１におけるエラー発生率よりも低いから、次のゲイン値Ｇ３はＧ０から減少変更する。すなわち、
Ｇ３＝Ｇ０（Ｇ２）−Δｇ
である。変更後のゲイン値Ｇ３にてエラー発生率が未だ目標値を超えている場合、次のゲイン値Ｇ４はＧ３からさらに減少変更する。すなわち、
Ｇ４＝Ｇ３−Δｇ＝Ｇ０（Ｇ２）−２Δｇ
である。変更後のゲイン値Ｇ４にてエラー発生率が未だ目標値を超えている場合、次のゲイン値Ｇ５はＧ４からさらに減少変更する。すなわち、
Ｇ５＝Ｇ４−Δｇ＝Ｇ０（Ｇ２）−３Δｇ
である。変更後のゲイン値Ｇ５にてエラー発生率が未だ目標値を超えている場合、次のゲイン値Ｇ６はＧ５からさらに減少変更する。すなわち、
Ｇ６＝Ｇ５−Δｇ＝Ｇ０（Ｇ２）−４Δｇ
である。変更後のゲイン値Ｇ６にてエラー発生率が未だ目標値を超えている場合、次のゲイン値Ｇ７はＧ６からさらに減少変更する。すなわち、
Ｇ７＝Ｇ６−Δｇ＝Ｇ０（Ｇ２）−５Δｇ
である。ここで、変更後のゲイン値Ｇ７にてエラー発生率が目標値を超えているが、そのエラー発生率がＧ６のエラー発生率よりも増大した場合、次のゲイン値Ｇ８を記録のある元のゲイン値Ｇ６に戻す。すなわち、
Ｇ８＝Ｇ６
である。このゲイン値Ｇ８でもエラー発生率は目標値を超えているものの、その上下のゲイン値Ｇ５，Ｇ７のエラー発生率よりも低いため、ゲイン値の調整が終了する。ゲイン値Ｇ８は、エラー発生率が極小となるゲイン値である。

このように、エラー発生率が目標値を超えた場合にゲイン値をまずは増加させ、エラー発生率が悪化した場合にはゲイン値を減少させる方向に変更し、エラー発生率が改善した場合にはゲイン値をさらに増加させる方向に変更することで、エラー発生率が目標値以下、あるいは少なくとも極小となるようなゲイン値に自動的に調整する。勿論、エラー発生率が目標値を超えた場合にゲイン値をまずは減少させ、エラー発生率が増大した場合にはゲイン値を増加させる方向に変更し、エラー発生率が改善した場合にはゲイン値をさらに減少させる方向に変更してもよい。

以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではなく、種々の変形が可能である。以下、変形例について説明する。

＜変形例１＞
図５の処理フローチャートでは、ＰＥＴｘ側あるいはＰＥＲｘ側のエラー発生率が目標値を超えているか否かを判定し（Ｓ２０２）、目標値を超えている場合にＳ２０３の処理に移行しているが、ＣＰＵ１４は、目標値を超えている場合に、プリントを実行中であるか否かを判定し、プリントが行われていないことを確認した場合にＳ２０３の処理に移行してもよい。

＜変形例２＞
実施形態では、エラー発生率が目標値を超えた場合に変化量Δｇだけ増減することでゲイン値を変更しているが、変化量Δｇは固定ではなく可変としてもよい。例えば、イコライザＥＱ３のゲイン値をＧ０からＧ０＋Δｇに変更しても殆どエラー発生率が変化しない場合には、次のゲイン値としてＧ０＋Δｇ＋Δｇ１とする等である。ここで、Δｇ１＞Δｇである。

＜変形例３＞
実施形態では、エラー発生率が目標値以下または極小となるようなゲイン値に自動的に増減調整しているが、エラー発生率が目標値以下となるまでゲイン値を自動調整し、所定時間あるいは所定回数だけゲイン値を調整しても目標値以下とならない場合に、試行した全てのゲイン値の中でエラー発生回数が最小となるゲイン値に自動調整してもよい。

なお、実施形態における「極小」とは、数学的な極小、すなわちある関数の一次微分が０となる点を必ずしも意味するものではなく、図７（ｂ）に示すように、ゲイン値を順次変更した場合における、隣接するゲイン値のエラー発生率よりも小さなエラー発生率が得られるゲイン値を意味するものである。勿論、変化量Δｇを十分小さく設定することで、実施形態における極小なゲイン値は数学的な極小点に近づき得る。

１０ 連続紙カラープリンタ、１２ プリンタ制御装置、１４ ＣＰＵ、１６ ＲＯＭ、１８ ＲＡＭ、２０ 記憶装置、２２ インターフェイス（Ｉ／Ｆ）、２４ ハードウェアアクセラレータ、２４１ マザーボード、２４２ アップストリームカード、２４３ スロット拡張ボード、２４４ ダウンストリームカード、ＥＱ１〜ＥＱ４ イコライザ。

Claims (8)

1. プリントすべき画像を処理するマザーボードと、
   前記マザーボードとケーブルで接続された拡張ボードと、
   前記マザーボードと前記拡張ボードとの間で伝送される信号の波形を調整するイコライザと、
   前記信号のエラー発生率が目標値を超えた場合に、前記エラー発生率が前記目標値以下または極小となるように前記イコライザのゲイン値を自動的に増減調整する制御手段と、
   を備えるプリンタ制御装置。
2. 前記制御手段は、
   前記イコライザのゲイン値として初期値を設定し、エラー発生率が前記目標値を超える場合に前記ゲイン値を増加あるいは減少のいずれか一方となるように変更し、変更後のエラー発生率が前記目標値を超えており、かつ、変更後のエラー発生率が変更前のエラー発生率以上の場合に変更後のゲイン値を前記増加あるいは減少のいずれか一方となるようにさらに変更し、変更後のエラー発生率が前記目標値を超えており、かつ、変更後のエラー発生率が変更前のエラー発生率未満の場合に変更後のゲイン値を前記増加あるいは減少のいずれか他方となるようにさらに変更する
   請求項１に記載のプリンタ制御装置。
3. 前記制御手段は、プリント非実行中に前記ゲイン値を変更する
   請求項２に記載のプリンタ制御装置。
4. 前記制御手段は、前記ゲイン値を変更する前に、前記信号の通信速度を低速側に切り替える
   請求項２に記載のプリンタ制御装置。
5. 前記制御手段は、前記ゲイン値を変更した後に、前記信号の通信速度を高速側に切り替える
   請求項４に記載のプリンタ制御装置。
6. 前記イコライザは、
   前記マザーボードから前記拡張ボードへ伝送される第１信号の波形を調整する第１イコライザと、
   前記拡張ボードから前記マザーボードへ伝送される第２信号の波形を調整する第２イコライザと、
   を備え、
   前記制御手段は、前記第１信号の前記エラー発生率が前記目標値を超えた場合に前記エラー発生率が前記目標値以下または極小となるように前記第１イコライザのゲイン値を自動的に増減調整し、前記第２信号の前記エラー発生率が前記目標値を超えた場合に前記エラー発生率が前記目標値以下または極小となるように前記第２イコライザのゲイン値を自動的に増減調整する、
   請求項１〜５のいずれかに記載のプリンタ制御装置。
7. 前記第１イコライザ及び前記第２イコライザは、それぞれマザーボード側イコライザと拡張ボード側イコライザを備え、
   前記制御手段は、前記第１信号の前記エラー発生率が前記目標値を超えた場合に前記エラー発生率が前記目標値以下または極小となるように前記第１イコライザの前記拡張ボード側イコライザのゲイン値を自動的に増減調整し、前記第２信号の前記エラー発生率が前記目標値を超えた場合に前記エラー発生率が前記目標値以下または極小となるように前記第２イコライザの前記マザーボード側イコライザのゲイン値を自動的に増減調整する、
   請求項６に記載のプリンタ制御装置。
8. コンピュータに、
   プリントすべき画像を処理するマザーボードと前記マザーボードに接続された拡張ボードとの間で伝送される信号のエラー発生率を検出するステップと、
   前記エラー発生率が目標値を超える場合に、前記エラー発生率が前記目標値以下または極小となるように前記マザーボードと前記拡張ボードとの間に設けられたイコライザのゲイン値を自動的に増減調整するステップと、
   を実行させるプログラム。