JP2019009428A - ｄＶ／ｄｔ可制御性およびクロストレンチ機構を有するパワー半導体デバイス - Google Patents

ｄＶ／ｄｔ可制御性およびクロストレンチ機構を有するパワー半導体デバイス Download PDF

Info

Publication number
JP2019009428A
JP2019009428A JP2018100178A JP2018100178A JP2019009428A JP 2019009428 A JP2019009428 A JP 2019009428A JP 2018100178 A JP2018100178 A JP 2018100178A JP 2018100178 A JP2018100178 A JP 2018100178A JP 2019009428 A JP2019009428 A JP 2019009428A
Authority
JP
Japan
Prior art keywords
trench
type
semiconductor device
mesa
power semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018100178A
Other languages
English (en)
Other versions
JP7329907B2 (ja
Inventor
マルクス ビーナ，
Bina Markus
マルクス ビーナ，
マッテオ ダイネーゼ，
Dainese Matteo
マッテオ ダイネーゼ，
インゴ ディルンストーフェル，
Dirnstorfer Ingo
インゴ ディルンストーフェル，
エーリヒ グリーブル，
Griebl Erich
エーリヒ グリーブル，
クリスティアン イエーガー，
Jaeger Christian
クリスティアン イエーガー，
ヨハネス ゲオルク ラヴェン，
Georg Laven Johannes
ヨハネス ゲオルク ラヴェン，
カスパー レーンデルツ，
Leendertz Caspar
カスパー レーンデルツ，
フランク ディーター フィルシュ，
Dieter Pfirsch Frank
フランク ディーター フィルシュ，
アレクサンダー フィリッポウ，
Philippou Alexander
アレクサンダー フィリッポウ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Infineon Technologies Dresden GmbH and Co KG
Original Assignee
Infineon Technologies AG
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies AG
Publication of JP2019009428A publication Critical patent/JP2019009428A/ja
Application granted granted Critical
Publication of JP7329907B2 publication Critical patent/JP7329907B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ＤＶ／ＤＴ可制御性およびクロストレンチ機構を有するパワー半導体デバイスを提供する。【解決手段】複数のトレンチのトレンチ電極は、制御端子に電気接続されている第１の種類のトレンチ１４及び制御端子の電位と異なる電位に電気接続されているか若くは電気的に浮遊している、第２の種類のトレンチ１６を含む。複数のメサは、活性領域内の第１の負荷端子に電気接続されており、負荷電流を導通するように構成された少なくとも１つの第１の種類のメサ１７及び負荷電流を導通しないように構成された少なくとも１つの第２の種類のメサ１８を含む。少なくとも１つの第２の種類のメサのうちの１つの内部に配置されており、少なくとも１つの第２の種類のメサを、活性領域内の半導体本体により形成された第１の区分及び終端領域内の半導体本体により形成された第２の区分に分離する切り離し構造を備える。【選択図】図５Ｂ

Description

本明細書は、パワー半導体デバイスの実施形態、およびパワー半導体デバイスを加工する方法の実施形態に関する。特に、本明細書は、例えば、ｄＶ／ｄｔ可制御性のための、それぞれのトレンチ電極を有する少なくとも３つのトレンチを各々備える１つ以上のパワーセルを有するパワー半導体デバイスの実施形態、および対応する加工方法に関する。
電気エネルギーの変換および電気モータもしくは電気機械の駆動などの、自動車、民生および産業用途における最新のデバイスの多くの機能はパワー半導体デバイスに依存する。例えば、数例を挙げると、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）、およびダイオードは、以下のものに限定されるわけではないが、電源および電力変換器内のスイッチを含む様々な用途に用いられている。
パワー半導体デバイスは通常、デバイスの２つの負荷端子の間の負荷電流経路に沿って負荷電流を導通するように構成された半導体本体を含む。さらに、負荷電流経路は、時としてゲート電極と呼ばれる、絶縁電極を用いて制御され得る。例えば、駆動ユニットから、対応する制御信号を受信すると、制御電極はパワー半導体デバイスを導通状態および阻止状態のうちの一方に設定し得る。
場合によっては、ゲート電極はパワー半導体デバイスのトレンチ内に含まれ得、トレンチは、例えば、ストライプ状構成または針状構成を呈し得る。
さらに、このようなトレンチは、時として、互いに別個に配置され、また、場合によっては、互いに電気的に絶縁されている、１つのみよりも多くの電極、例えば、２つ以上の電極を含む。例えば、トレンチはゲート電極およびフィールド電極の両方を含み得、ゲート電極は負荷端子の各々から電気的に絶縁させることができ、フィールド電極は負荷端子のうちの一方に電気接続させることができる。
パワー半導体デバイスの損失、例えば、スイッチング損失を低く維持することが通常望ましい。
例えば、低いスイッチング損失は、短いスイッチング継続期間、例えば、短いターンオン継続期間および／または短いターンオフ継続期間を確実にすることによって達成され得る。
他方で、所与の用途では、電圧の最大勾配（ｄＶ／ｄｔ）および／または負荷電流の最大勾配（ｄＩ／ｄｔ）に関する要求が存在する場合もある。
一実施形態によれば、パワー半導体デバイスは、負荷電流を導通するように構成された活性領域と、この活性領域を包囲する不活性終端領域と、活性領域および不活性終端領域の各々の一部を形成する半導体本体と、第１の負荷端子および第２の負荷端子であって、活性領域は、第１の負荷端子と第２の負荷端子との間において負荷電流を導通するように構成されている、第１の負荷端子および第２の負荷端子と、負荷電流を制御するための制御信号を受信するように構成された制御端子と、半導体本体内へ延び、第１の横方向に沿って互いに隣接して配置された複数のトレンチを有する少なくとも１つのパワーセルと、を備える。複数のトレンチの各々はトレンチ電極を含む。トレンチの各々は、第２の横方向に沿って活性領域内へ延びるストライプ状構成を有する。少なくとも１つのパワーセルの各々の複数のトレンチは、少なくとも１つの第１の種類のトレンチであって、このトレンチのトレンチ電極は制御端子に電気接続されている、少なくとも１つの第１の種類のトレンチ、および少なくとも１つの第２の種類のトレンチであって、このトレンチのトレンチ電極は、制御端子の電位と異なる電位に電気接続されているか、もしくは電気的に浮遊している、少なくとも１つの第２の種類のトレンチを含む。トレンチは複数のメサを空間的に閉じ込める。複数のメサは、活性領域内の第１の負荷端子に電気接続されており、負荷電流の少なくとも一部を導通するように構成された少なくとも１つの第１の種類のメサ、および負荷電流を導通しないように構成された少なくとも１つの第２の種類のメサを含む。デバイスは、前記少なくとも１つの第２の種類のメサのうちの少なくとも１つの内部に配置されており、前記少なくとも１つの第２の種類のメサを、少なくとも、活性領域内の半導体本体によって形成された第１の区分に、および少なくとも、終端領域内の半導体本体によって形成された第２の区分に分離する切り離し構造をさらに備える。
別の実施形態によれば、方法は、パワー半導体デバイスを提供することであって、このパワー半導体デバイスは、負荷電流を導通するように構成された活性領域と、この活性領域を包囲する不活性終端領域と、活性領域および不活性終端領域の各々の一部を形成する半導体本体と、第１の負荷端子および第２の負荷端子であって、活性領域は、第１の負荷端子と第２の負荷端子との間において負荷電流を導通するように構成されている、第１の負荷端子および第２の負荷端子と、負荷電流を制御するための制御信号を受信するように構成された制御端子と、半導体本体内へ延び、第１の横方向に沿って互いに隣接して配置された複数のトレンチを有する少なくとも１つのパワーセルと、を備える、提供することを含む。複数のトレンチの各々はトレンチ電極を含む。トレンチの各々は、第２の横方向に沿って活性領域内へ延びるストライプ状構成を有する。少なくとも１つのパワーセルの各々の複数のトレンチは、少なくとも１つの第１の種類のトレンチであって、このトレンチのトレンチ電極は制御端子に電気接続されている、少なくとも１つの第１の種類のトレンチ、および少なくとも１つの第２の種類のトレンチであって、このトレンチのトレンチ電極は、制御端子の電位と異なる電位に電気接続されているか、もしくは電気的に浮遊している、少なくとも１つの第２の種類のトレンチを含む。トレンチは複数のメサを空間的に閉じ込める。複数のメサは、活性領域内の第１の負荷端子に電気接続されており、負荷電流の少なくとも一部を導通するように構成された少なくとも１つの第１の種類のメサ、および負荷電流を導通しないように構成された少なくとも１つの第２の種類のメサを含む。本方法は、前記少なくとも１つの第２の種類のメサのうちの少なくとも１つの内部に配置されており、少なくとも１つの第２の種類のメサを、少なくとも、活性領域内の半導体本体によって形成された第１の区分に、および少なくとも、終端領域内の半導体本体によって形成された第２の区分に分離する切り離し構造を提供することをさらに含む。
当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。
図中の部分は必ずしも原寸に比例しておらず、その代わりに、本発明の原理を示すことに重点が置かれている。さらに、図において、同様の参照符号は、対応する部分を指定する。
図１は、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を概略的に例示的に示す。 図２は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図３は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図４は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図５Ａは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図５Ｂは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図６は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を概略的に例示的に示す。 図７は、１つ以上の実施形態に係るパワー半導体デバイスの水平断面の区分を概略的に例示的に示す。 図８は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図９は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図１０は、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図１１は、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図１２は、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図１３は、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図１４Ａは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図１４Ｂは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図１５は、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図１６は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図１７は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図１８は、１つ以上の実施形態に係る方法を概略的に例示的に示す。 図１９Ａは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分および鉛直断面の区分を概略的に例示的に示す。 図１９Ｂは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分および鉛直断面の区分を概略的に例示的に示す。 図２０は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図２１は、１つ以上の実施形態に係るパワー半導体デバイスの鉛直断面の区分を各々概略的に例示的に示す。 図２２Ａは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図２２Ｂは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図２３Ａは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図２３Ｂは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図２３Ｃは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に例示的に示す。 図２４は、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を概略的に例示的に示す。
以下の詳細な説明では、本明細書の一部をなし、本発明が実施され得る特定の実施形態が例として示される添付の図面を参照する。
その際、「上部（ｔｏｐ）」、「下部（ｂｏｔｔｏｍ）」、「下方（ｂｅｌｏｗ）」、「前方（ｆｒｏｎｔ）」、「後方（ｂｅｈｉｎｄ）」、「裏（ｂａｃｋ）」、「先頭の（ｌｅａｄｉｎｇ）」、「末尾の（ｔｒａｉｌｉｎｇ）」、「上方（ａｂｏｖｅ）」など等の、方向用語は、説明されている図の向きを基準として用いられ得る。実施形態の部分は多数の異なる向きに位置付けることができるため、方向用語は説明の目的のために用いられ、決して限定的なものではない。本発明の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更または論理的変更が行われてもよいことを理解されたい。したがって、以下の詳細な説明は限定的な意味で解釈されるべきでなく、本発明の範囲は添付の請求項によって定義される。
次に、様々な実施形態を詳細に参照する。図に、それらの１つ以上の例が示されている。各例は説明として提供され、本発明の限定として意図されてはいない。例えば、一実施形態の一部として図示または説明されている特徴は、なおさらなる実施形態を生み出すために、他の実施形態上で用いるか、またはそれらと併せて用いることができる。本発明はこのような変更および変形を含むことが意図されている。例は特定の言葉を用いて説明されるが、その言葉は添付の請求項の範囲を限定するものと解釈すべきでない。図面は原寸に比例しておらず、単に図解を目的とするものにすぎない。明確にするために、同じ要素または製作ステップは、別途説明のない限り、異なる図面において同じ参照記号によって指定されている。
用語「水平（ｈｏｒｉｚｏｎｔａｌ）」は、本明細書において使用される時、半導体基板または半導体構造の水平面と実質的に平行な向きを記述することを意図する。これは、例えば、半導体ウェハまたはダイまたはチップの表面であることができる。例えば、後述される第１の横方向Ｘおよび第２の横方向Ｙは両方とも水平方向であることができ、第１の横方向Ｘおよび第２の横方向Ｙは互いに垂直であり得る。
用語「鉛直（ｖｅｒｔｉｃａｌ）」は、本明細書において使用される時、水平面と垂直に、すなわち、半導体ウェハ／チップ／ダイの表面の法線方向と平行に実質的に配置される向きを記述することを意図する。例えば、後述される延長方向Ｚは、第１の横方向Ｘおよび第２の横方向Ｙの両方と垂直である延長方向であり得る。延長方向Ｚはまた、本明細書において「鉛直方向Ｚ」とも呼ばれる。
本明細書では、ｎ型にドープされたものは「第１の導電型」と呼ばれ、その一方で、ｐ型にドープされたものは「第２の導電型」と呼ばれる。代替的に、反対のドーピング関係を用いることができ、それにより、第１の導電型をｐ型にドープされたものとすることができ、第２の導電型をｎ型にドープされたものとすることができる。
本明細書の文脈では、用語「オーミック接触している」、「電気接触している」、「オーミック接続している」、および「電気接続している」は、半導体デバイスの２つの領域、区分、区域、部分もしくは部位間、または１つ以上のデバイスの異なる端子間、または端子もしくは金属配線もしくは電極と半導体デバイスの部分もしくは部位との間に、低オーミック電気接続部もしくは低オーミック電流経路が存在することを記述することを意図する。さらに、本明細書の文脈では、用語「接触している」は、それぞれの半導体デバイスの２つの要素間に直接の物理接続部が存在することを記述することを意図する。例えば、互いに接触している２つの要素間の移行部はさらなる中間要素または同様のものを含まなくてもよい。
加えて、本明細書の文脈において、用語「電気絶縁」は、別途断りのない限り、その一般的な妥当な理解の文脈で用いられており、それゆえ、２つ以上の構成要素が互いに分離して位置付けられており、それらの構成要素を接続するオーミック接続が存在しないことを記述することを意図している。しかし、互いに電気絶縁された構成要素は、それにもかかわらず、互いに結合されていてもよく、例えば、機械的に結合されており、且つ／または容量的に結合されており、且つ／または誘導的に結合されていてもよい。一例を挙げると、キャパシタの２つの電極は、例えば、絶縁体、例えば、誘電体を用いて、互いに電気絶縁されており、同時に、互いに機械的且つ容量的に結合されていてもよい。
本明細書に記載されている特定の実施形態は、限定するわけではないが、ストライプ状セルまたはセル状のセル構成を呈するパワー半導体デバイス、例えば、電力変換器または電源内で用いられ得るパワー半導体デバイスに関する。それゆえ、一実施形態では、このようなデバイスは、負荷へ供給されるべきであり、および／または、それぞれ、電力源によって提供される負荷電流を通電するように構成され得る。例えば、パワー半導体デバイスは、モノリシックに統合されたダイオードセル、および／またはモノリシックに統合されたトランジスタセル、および／またはモノリシックに統合されたＩＧＢＴセル、および／またはモノリシックに統合されたＲＣ−ＩＧＢＴセル、および／またはモノリシックに統合されたＭＯＳゲート型ダイオード（ＭＯＳ Ｇａｔｅｄ Ｄｉｏｄｅ、ＭＧＤ）セル、および／またはモノリシックに統合されたＭＯＳＦＥＴセルおよび／またはこれらの派生物などの、１つ以上の能動パワー半導体セルを備え得る。このようなダイオードセルおよび／またはこのようなトランジスタセルはパワー半導体モジュール内に統合され得る。複数のこのようなセルは、パワー半導体デバイスの活性領域とともに配置されたセルフィールドを構成し得る。
用語「パワー半導体デバイス」は、本明細書において使用される時、高電圧ブロッキング能力および／または大電流通電能力を有する単一チップ上の半導体デバイスを記述することを意図する。換言すれば、このようなパワー半導体デバイスは、典型的には、例えば、最大数十もしくは数百アンペアのアンペア範囲内の大電流、および／または典型的には１５Ｖを上回る、より典型的には１００Ｖ以上、例えば、最大少なくとも４００Ｖの高電圧用を意図されている。
例えば、後述されるパワー半導体デバイスは、ストライプ状セル構成またはセル状セル構成を呈する半導体デバイスであり得、低電圧、中電圧および／または高電圧用途における電力構成要素として用いられるように構成することができる。
例えば、用語「パワー半導体デバイス」は、本明細書において使用される時、例えば、データの記憶、データの計算、および／または他の種類の半導体ベースのデータ処理のために用いられる論理半導体デバイスを対象にするものではない。
図１は、１つ以上の実施形態に係るパワー半導体デバイス１の水平投影図の区分を概略的に例示的に示す。図２〜図４の各々は、１つ以上の実施形態に係るパワー半導体デバイス１の一実施形態の鉛直断面の区分を概略的に例示的に示す。以下において、それは図１〜図４の各々を参照されたい。
例えば、パワー半導体デバイス１は、第１の負荷端子１１および第２の負荷端子１２に結合された半導体本体１０を備える。
本明細書において開示されている全ての実施形態に関して、パワー半導体デバイス１はＩＧＢＴであり得る。例えば、図１〜図１７の各々は、ＩＧＢＴを実現するために実施され得るパワー半導体デバイスの態様を示す。
例えば、第１の負荷端子１１はエミッタ端子であり、第２の負荷端子１２はコレクタ端子であることができる。
半導体本体１０は、第１の導電型のドーパントを有するドリフト領域１００を含み得る。例えば、延長方向Ｚに沿ったドリフト領域１００の延長、およびそのドーパント濃度は、例えば、当業者に知られているとおりの仕方で、パワー半導体デバイス１が設計されるであろう阻止電圧定格に応じて選定される。
さらに、第１の負荷端子１１はパワー半導体デバイス１の前側に配置されていてもよく、前側金属配線を含んでもよい。第２の負荷端子１２は、前側と反対に、例えば、パワー半導体デバイス１の裏側に配置されていてもよく、例えば、裏側金属配線を含んでもよい。したがって、パワー半導体デバイス１は鉛直構成を呈し得る。別の実施形態では、第１の負荷端子１１および第２の負荷端子１２の各々は、共通の側に配置されていてもよく、例えば、両方ともパワー半導体デバイス１の前側に配置されていてもよい。
パワー半導体デバイス１は、活性領域１−２、不活性終端構造１−３（本明細書において「終端領域」とも呼ばれる、図１における点模様区域）、およびチップ縁部１−４をさらに含み得る。半導体本体１０は、活性領域１−２および不活性終端領域の各々の一部を形成し得、チップ縁部１−４は半導体本体１０を横方向に終端させ得る。例えば、チップ縁部１−４は、ウェハダイシングによって生じたものであり得、例えば、鉛直方向Ｚに沿って延び得る。不活性終端構造１−３は、図１に示されるように、活性領域１−２とチップ縁部１−４との間に配置され得る。
本明細書において、用語「活性領域」および「終端構造」は一般的な仕方で用いられる。すなわち、活性領域１−２および終端構造１−３は、これらに通例関連付けられた本質的な技術的機能性をもたらすように構成され得る。例えば、パワー半導体デバイス１の活性領域１−２は、端子１１、１２の間に負荷電流を導通するように構成されており、それに対して、終端構造１−３は、一実施形態によれば、負荷電流を導通せず、むしろ、電界の推移に関する機能を果たし、ブロッキング能力、活性領域１−２を安全に終端させることなどを確実にする。例えば、終端構造１−３は、図１に示されるように、活性領域１−２を完全に包囲し得る。
活性領域１−２は少なくとも１つのパワーセル１−１を含み得る。一実施形態では、複数のこのようなパワーセル１−１が活性領域１−２内に含まれて存在し得る。パワーセル１−１の数は、１００個超、１０００個超、またはさらに、１０，０００個超であり得る。パワーセル１−１は同一の構成を各々呈し得る。それゆえ、一実施形態では、各パワーセル１−１は、例えば、図２〜図１７に示されるとおりの、電力ユニットセルの構成を呈し得る。以下において、特定のパワーセル１−１の例示的な構成のための説明が提示される際には（例えば、「パワーセル１−１は〜を備える」または「パワーセル１−１の構成要素は〜である／を有する」など）、この説明は、別途明示的に断りのない限り、パワー半導体デバイス１内に含まれ得る全てのパワーセル１−１に等しく適用され得る。
各パワーセル１−１は、図１に概略的に示されているとおりのストライプ状構成を呈し得、各パワーセル１−１およびその構成要素の、例えば、第２の横方向Ｙに伴う、１つの横方向における総横方向延長は、例えば、第１の横方向Ｘに沿った、他の横方向における総横方向延長よりも実質的に大きいものであり得る。例えば、それぞれのストライプ状パワーセル１−１の第２の横方向Ｙにおけるより長い総横方向延長は、図１に示されるように、この横方向に沿った活性領域１−２の総延長より大きいものでさえあり得る。
別の実施形態では、各パワーセル１−１はセル状構成を呈し得、各パワーセル１−１の横方向延長は活性領域１−２の総横方向延長よりも実質的に小さいものであり得る。しかし、本開示は、むしろ、パワーセル１−１がストライプ状構成を有するパワー半導体デバイス１の実施形態に関する。
本明細書において開示されている全ての実施形態に関して、パワーセル１−１の各々はストライプ状構成を呈し得、ＩＧＢＴ機能性を提供するように構成することができる。
各パワーセル１−１は半導体本体１０内へ少なくとも部分的に延び、ドリフト領域１００の少なくとも１つの区分を含み得る。さらに、各パワーセル１−１は第１の負荷端子１１と電気接続され得る。各パワーセル１−１は、前記端子１１および１２の間の負荷電流の一部を導通し、前記端子１１および１２の間に印加された阻止電圧を阻止するように構成され得る。
パワー半導体デバイス１を制御するために、各パワーセル１−１は、それぞれのパワーセル１−１を導通状態および阻止状態のうちの一方に選択的に設定するように構成された制御電極に動作可能に結合されるか、または、それぞれ、制御電極を含み得る。
例えば、図２〜図４に示される例を参照すると、ソース領域１０１は第１の負荷端子１１と電気接続され得、例えば、ドリフト領域１００として大幅により大きなドーパント濃度の第１の導電型のドーパントを含み得る。さらに、第２の導電型のドーパントを含み、ソース領域１０１とドリフト領域１００とを分離し、例えば、ソース領域１０１をドリフト領域１００から隔離するチャネル領域１０２が設けられ得る。チャネル領域１０２とドリフト領域１００との間の移行部はｐｎ接合１０２１を形成し得る。ドリフト領域１００は鉛直方向Ｚに沿って、第２の負荷端子１２と電気接触して配置されたドープ接触領域１０９と接するまで延び得る。ドープ接触領域１０９はパワー半導体デバイス１の構成に従って形成され得る。例えば、ドープ接触領域１０９は、第２の導電型のドーパントを有するエミッタ領域、例えば、ｐ型エミッタ領域１０９であることができる。ＲＣ−ＩＧＢＴを形成するために、ドープ接触領域１０９は、第２の導電型のドーパントを有するエミッタ領域によって、および第２の負荷端子１２にも電気接続され、「ｎ短絡」と一般的に呼ばれる、第１の導電型のドーパントを有する小区分によって構成され得る。ドープ接触領域１０９の間には、また、ドリフト領域１００をドープ接触領域１０９に結合するフィールドストップ領域（図示されていない）も設けられ得る。例えば、このようなフィールドストップ領域は、ドリフト領域のドーパント濃度よりも大幅に大きいドーパント濃度の第１の導電型のドーパントを含み得る。
例えば、各パワーセル１−１は、半導体本体１０内へ延び、第１の横方向Ｘに沿って互いに隣接して配置された複数のトレンチ１４、１５、１６を含み、トレンチ１４、１５、１６の各々は、第２の横方向Ｙに沿って活性領域１−２内へ、および任意選択的に、また、さらに終端領域１−３内へ延びるストライプ状構成を有し、トレンチ１４、１５、１６は複数のメサ１７、１８を空間的に閉じ込める。
複数のトレンチ１４、１５、１６の各々はトレンチ電極１４１、１５１、１６１を含み得る。例えば、トレンチ電極１４１、１５１、１６１の各々もまた、第２の横方向Ｙに沿って活性領域１−２内へ、および任意選択的に、また、さらに終端領域１−３内へ延び得る。したがって、また、トレンチ１４、１５、１６によって空間的に閉じ込められたメサ１７、１８の各々も、第２の横方向Ｙに沿って活性領域１−２内へ、および任意選択的に、また、さらに終端領域１−３内へ延び得る。図１に関して、たとえ、トレンチ１４、１５、１６が活性領域１−２および終端領域１−３の各々の内部へ延び得ても、パワーセル１−１は、パワー半導体デバイス１の一実施形態によれば、活性領域１−２内でのみ負荷電流の大部分（例えば、９０％超）を導通するというそれらの機能性を果たすことを理解されたい。
トレンチ電極１４１、１５１、１６１はそれぞれのトレンチ絶縁体１４２、１５２、１６２によって半導体本体１０から電気絶縁され得る。横方向においては、例えば、第１の横方向Ｘにおいては、トレンチ１４、１５、１６はそれぞれのトレンチ側壁１４４、１５４、１６４によって終端させられ得、鉛直方向Ｚにおいては、トレンチ１４、１５、１６はそれぞれのトレンチ底部１４５、１５５、１６５によって終端させられ得る。
本明細書で使用する時、用語「メサ」は、互いに向かい合う２つの隣接するトレンチの２つのトレンチ側壁の間において延び、前記２つの隣接するトレンチと実質的に同じ、鉛直方向Ｚにおける総延長を有する半導体本体１０の区分を指定し得る。
一実施形態では、パワー半導体デバイス１は、制御端子１３を備えることができ、半導体本体１０は、例えば、パワーセル１−１によって、第１の負荷端子１１と第２の負荷端子１２との間において負荷電流を導通するように構成することができ、制御端子１３は、負荷電流を制御するための制御信号を受信するように構成することができる。このような制御信号は、例えば、ドライバ（図示されていない）によって提供され得る。制御端子１３は、例えば、絶縁構造１３２によって、第１の負荷端子１１および第２の負荷端子１２から電気絶縁され得る。一実施形態では、制御端子１３はゲート端子である。例えば、パワー半導体デバイス１は、ゲート−エミッタ電圧ＶＧＥに基づいて、例えば、当業者に周知のＩＧＢＴを制御する原理的な仕方で制御されるように構成されたＩＧＢＴであり、ゲート−エミッタ電圧、すなわち、第１の負荷端子１１と制御端子１３との間の電圧はドライバによって提供され得る。
例えば、複数のトレンチは、トレンチ電極１４１が制御端子１３に電気接続された少なくとも１つの第１の種類のトレンチ１４を含む。さらに、複数のメサは、活性領域１−２内の第１の負荷端子１１に電気接続されており、負荷電流の少なくとも一部を導通するように構成された少なくとも１つの第１の種類のメサ１７を含み得る。
例えば、第１の種類のトレンチ１４は、少なくとも、一方の側部において、第１の種類のメサ１７を空間的に閉じ込める。このとき、第１の種類のトレンチ１４は制御トレンチとなることができ、そのトレンチ電極は、例えば、チャネル領域１０２内に反転チャネルを誘導することによって、負荷電流を制御するように構成されたゲート電極となることができる。
例えば、第１の種類のメサ１７はソース領域１０１およびチャネル領域１０２を含み、これらの領域１０１および１０２は第１の接触プラグ１１１によって第１の負荷端子１１に電気接続され得る。第１の負荷端子１１と第１の種類のメサ１７との間の移行部１７５が、負荷電流が第１の負荷端子１１から半導体本体１０内へ、および／またはその逆に通過するための境界面をもたらし得る。
第１の種類のメサ１７と第１の負荷端子１１との間の移行部１７５は、第１の接触プラグ１１１のゆえに、導電性を有し得る。例えば、第１の接触プラグ１１１は絶縁層１１２を貫通する。絶縁層１１２は、絶縁層１１２がプラグ１１１によって貫通されていない区分内において、半導体本体１０を第１の負荷端子１１から隔離する。第１の接触プラグ１１１は、ソース領域１０１およびチャネル領域１０２の各々と接触するように第１の種類のメサ１７内で延び得る。ただし、第１の接触プラグ１１１は、第１の種類のメサ１７の半導体部分内へ、そこへの電気接続を確立するために延び得るが、必ずそうでなければならないというわけではないことを理解されたい。例えば、第１の接触プラグ１１１は実質的に半導体本体１０の表面において終端し得、ソース領域１０１およびチャネル領域１０２の両方への接触を依然として確立し得る。別の実施形態では、図示のように、第１の接触プラグ１１１は鉛直方向Ｚに沿って第１の種類のメサ１７の半導体部分内へ延びる。
例えば、第１の接触プラグ１１１は、第１の横方向Ｘのメサ延長に対して横方向の中心位置に配置されている。さらに、ソース領域１０１は、図３および図４に示されるように、接触プラグの両側に、例えば、対称的な仕方で配置されるか、あるいは第１の接触プラグ１１１の側部のうちの一方に隣接して、例えば、図２に、ならびにまた、図５Ｂ、図１０、図１１、図１２、図１３、図１４Ａ、図１５および図２４の各々（フィールド１１６参照）に示されるように、第１の種類のメサ１７内の負荷電流を制御する第１の種類のトレンチ１４により近い側部に配置されるのみであり得ることを理解されたい）。
それゆえ、一実施形態によれば、第１の種類のメサ１７は、第１の接触プラグ１１１の一方の側部に隣接してソース領域１０１を含むのみであり、例えば、第１の種類のメサ１７は、活性メサ部分（図２における右側）および不活性メサ部分（第１の接触プラグ１１１の左）を含むことができる。プロセスに依存して、このような「分割された」第１の種類のメサ１７は、デバイス１の信頼性の改善をもたらし得る。
例えば、反転チャネルは第１の種類のメサ１７の活性部分内にのみ誘導され得るが、第１の種類のメサ１７の不活性部分内には誘導され得ない。
例えば、以下においてより詳細に与えられる第２の種類のメサ１８の説明は第１の種類のメサ１７の不活性部分に類似的に適用され得る。
それゆえ、一実施形態では、第１の種類のメサ１７は、第１の横方向Ｘに沿って、活性メサ部分と不活性メサ部分とに分離されている。このような分離は、例えば、ソース領域１０１（図面におけるフィールド１１６参照）を対応して構築することによって達成され得る。例えば、活性メサ部分は第１の種類のトレンチ１４（制御トレンチとして実装されたもの）に隣接して配置されており、不活性メサ部分は第２の種類のトレンチ１６に隣接して配置されている。
例えば、以下の説明からより明らかになるように、図５Ｂ、図１０、図１１、図１２、図１３、図１４Ａ、図１５および図２４に示される実施形態の各々は、前記不活性部分および活性部分を有する第１の種類のメサ１７を備え、活性部分は第１の種類のトレンチ１４（制御トレンチとして実装されたもの）に隣接して配置されており、不活性部分は、例えば、第２の種類のトレンチ１６（例えば、ソーストレンチ）、または第１の種類のトレンチ１４（ダミートレンチとして実装されたもの、以下の説明参照）に隣接して配置されている。
パワー半導体デバイス１の一実施形態では、ドープ接触領域１０９はｐ型エミッタであり、第１の種類のメサ１７はｐ型エミッタ１０９と完全に横方向に重なり得る。
さらに、複数のメサは、負荷電流を導通しないように構成された少なくとも１つの第２の種類のメサ１８を含み得る。例えば、活性領域１−２内では、第１の負荷端子１１と第２の種類のメサ１８との間の第１の移行部１８５が、少なくとも、第１の導電型の電荷キャリアのための電気絶縁を提供する。一実施形態では、パワーセル１−１は、負荷電流が第２の種類のメサ１８と第１の負荷端子１１との間の前記第１の移行部１８５を横断するのを防止するように構成され得る。例えば、第２の種類のメサ１８は、反転チャネルを誘導することを可能にし得るが、一実施形態では、第２の種類のメサ１８内に誘導された反転チャネルは負荷電流またはその一部を通電しない。第１の種類のメサ１７と対照的に、一実施形態によれば、第２の種類のメサ１８はパワー半導体デバイス１の導通状態の間に負荷電流を導通しない。例えば、第２の種類のメサ１８は、負荷電流を通電する目的のために用いられない不使用メサと見なすことができる。
第２の種類のメサ１８の第１の実施形態では、第２の種類のメサ１８は第１の負荷端子１１に電気接続されておらず、例えば、絶縁層１１２によって、から電気的に絶縁されている。本実施形態では、第１の負荷端子１１と第２の種類のメサ１８との間の第１の移行部１８５は、第１の導電型の電荷キャリアだけでなく、また、第２の導電型の電荷キャリアに対する電気絶縁部を提供する。この目的を達成するために、一変形例では、図２に示されるように、第２の種類のメサ１８はソース領域１０１の区分もチャネル領域１０２の区分も含まず、第２の種類のメサ１８は接触プラグ（参照符号１１１参照）によって接触されてもいない。別の変形例では、第２の種類メサ１８は、例えば、ソース領域１０１の区分および／またはチャネル領域１０２の区分を同様に含むことによって、第１の種類のメサ１７と同様の仕方で構成され得る。第１の種類のメサ１７に対する相違は、第２の種類メサ１８の（存在する場合には）ソース領域１０１の区分もチャネル領域１０２の区分も第１の負荷端子１１に電気接続されていないことを含む。第２の種類のメサ１８の第１の実施形態によれば、電流は前記第１の移行部１８５を全く横断しない。
第２の種類のメサ１８の第２の実施形態によれば、第２の種類のメサ１８は第１の負荷端子１１に電気接続され得、第１の負荷端子１１と第２の種類のメサ１８との間の第１の移行部１８５は、第１の導電型の電荷キャリアのみ対象にするが、第２の導電型の電荷キャリアは対象にしない電気絶縁部を提供する。換言すれば、この第２の実施形態では、第２の種類のメサ１８は、第２の導電型の電荷キャリアの電流、例えば、正孔電流が前記第１の移行部１８５を通過することを可能にすることに構成され得る。例えば、第２の種類のメサ１８に隣接する電極、例えば、トレンチ電極１４１の電位に依存して、このような正孔電流は、例えば、半導体本体１０内に存在する総電荷キャリア濃度を低減するよう、例えば、ターンオフ動作を実行する直前に、一時的にのみ生じ得る。上述されたように、この第２の実施形態では、第２の種類のメサ１８は第１の負荷端子１１に電気接続され得る。例えば、第２の種類のメサ１８の第２の導電型のドーパントを有するドープ接触領域（図示されていない）が、例えば、第１の種類のメサ１７と接触するために用いられ得る第１の接触プラグ１１１の種類と同様または同一である接触プラグによって、第１の負荷端子１１に電気接続され得る。第２の導電型のドーパントを有するドープ接触領域（図示されていない）は、および、第２の種類のメサ１８内に存在するドリフト領域１００の区分を第１の負荷端子１１から隔離し得る。例えば、第２の種類のメサ１８の第２の実施形態によれば、第２の種類のメサ１８内において、第１の負荷端子１１に電気接続された第１の導電型のドーパントをドープされた領域は存在しない。例えば、第２の種類のメサ１８の第２の実施形態によれば、第２の種類のメサは、活性領域１−２内の第１の負荷端子１１に局所的に電気接続され得るチャネル領域１０２の区分を含み得る。
以上に示された、第２の種類のメサ１８の第１の実施形態および第２の実施形態は、負荷電流が第２の種類のメサ１８と第１の負荷端子１１との間の前記第１の移行部１８５を横断するのを防止するためのパワーセル１−１の構成を提供することを可能にし得る。
第２の種類のメサ１８は、少なくとも、第１の種類のトレンチ１４と１つのさらなるトレンチとによって横方向に閉じ込められ得る。これについては、以下においてさらに説明される。例えば、たとえ、隣接する第１の種類のトレンチ１４のトレンチ電極１４１が制御端子１３に電気接続され得ても、前記トレンチ電極１４１は、第２の種類のメサ１８内の負荷電流を制御するように構成されていない。なぜなら、たとえ、第２の種類のメサ１８が、第２の種類のメサ１８内に反転チャネルを誘導することを可能する場合であっても、一実施形態によれば、前記反転チャネルは負荷電流のポートを通電することはないからである。
トレンチ電極１４１が制御端子１３に電気接続された第１の種類のトレンチ１４はまた、第２の種類のメサ１８に隣接して配置され得る。しかし、上述したことによれば、たとえ、対応する制御信号を受信しても、第１の種類のトレンチ１４のトレンチ電極１４１の電位は、第２の種類のメサ１８内に負荷電流の一部の流れを生じさせないであろう。したがって、第１の種類のトレンチ１４が、第２の種類のメサ１８に各々の側部で隣接して（あるいは、それぞれ、第２の種類のメサ（単数または複数）１８、および／または第１の種類のメサ１７の不活性メサ部分（単数または複数）に隣接して）配置されている実施形態では、トレンチ１４のトレンチ電極１４１がどの制御信号を受信するにせよ、第２の種類のメサ１８の構成（または、それぞれ、第１の種類のメサ１７の不活性メサ部分の構成）、ならびに／あるいは第２の種類のメサ１８と第１の負荷端子１１との間の前記第１の移行部１８５の構成のゆえに、その隣接する第２の種類のメサ１８／第１の種類のメサ１７の不活性メサ部分（左側および右側）内の負荷電流の流れが防止されるため、第１の種類のトレンチ１４はダミートレンチと見なすことができる。
それゆえ、１つ以上の実施形態によれば、各パワーセル１−１は、一方は、負荷電流を制御するための制御トレンチとして実装され、他方はダミートレンチとして実装された、少なくとも２つの第１の種類のトレンチ１４を備え得る。本明細書において、制御トレンチとして実装された第１の種類のトレンチ１４は、少なくとも１つの第１の種類のメサ１７（の活性部分）に隣接して配置されており、ダミートレンチとして実装された第１の種類のトレンチ１４は、第２の種類のメサ１８、および第１の種類のメサ１７の不活性部分のうちの１つ以上のみに隣接して配置されている。以下において説明されるように、パワーセル１−１の様々な接触方式を提示する際に、制御トレンチとして実装された第１の種類のトレンチ１４は「Ｇ」と呼ばれ、それに対して、ダミートレンチとして実装された第１の種類のトレンチ１４は「Ｄ」と呼ばれる。
複数のトレンチは、トレンチ電極１５１／１６１が、制御端子１３の電位と異なる電位に電気接続されているか、または電気的に浮遊している、少なくとも１つの第２の種類のトレンチ１５および／または１６をさらに含み得る。例えば、第２の種類のトレンチは、トレンチ電極１５１が電気的に浮遊している少なくとも１つの浮遊トレンチ１５、および／またはトレンチ電極１６１が第１の負荷端子１１に電気接続されている少なくとも１つのソーストレンチ１６を含む。
一実施形態では、浮遊トレンチ１５のトレンチ電極１５１は第１の負荷端子１１にも電気接続されておらず、第２の負荷端子１２にも電気接続されておらず、制御端子１３にも、半導体本体１０の区分にも電気接続されていない。電気的に浮遊したトレンチ電極１５１の電位に関して、浮遊トレンチ１５のトレンチ電極１５１は、別の例では、高いオーム抵抗を有する接続部によって、規定の電位に（例えば、コンタクトの電位、または別の半導体領域の電位に）接続され得る。例えば、前記高オーミック接続部によって、デバイス１のスイッチング動作の間に、電気的に浮遊したトレンチ電極１５１の電位は規定の電位から一時的に切り離される。前記切り離しは、前記スイッチング動作の時間スケールで、例えば、少なくとも１０ｎｓ、または少なくとも１００ｎｓ、または少なくとも１０μｓの間生じ得る。例えば、前記高オーミック接続部の抵抗は、１ｅ２Ω超、または１ｅ６Ω超に及ぶ。一実施形態では、例えば、静止状況の間に、第１の負荷端子１１と電気的に浮遊したトレンチ電極１５１との間で測定されたオーム抵抗は、１ｅ２Ω超、または１ｅ６Ω超に及ぶ。
第１の種類のメサ１６、第２の種類のメサ１７、第１の種類のトレンチ１４、および第２の種類のトレンチ１５／１６の近傍関係（メサおよびトレンチ電極に関する接触方式）およびそれぞれの数に関して、パワーセル１−１を設計するための様々な可能性が存在する。一実施形態では、第１の種類のメサ１７が、一方の側部では第１の種類のトレンチ１４によって、および他方の側部ではソーストレンチ１６によって空間的に閉じ込められることが確実にされる。さらに、第２の種類のメサ１８が、少なくとも、第１の種類のトレンチ１４のうちの１つによって空間的に閉じ込められること、または第２の種類のメサ１８が各々の側部において１つの第１の種類のトレンチ１４によって空間的に閉じ込められることが確実にされ得る。
以上において指示されたように、パワー半導体デバイス１は、ＩＧＢＴ、例えば、マイクロパターントレンチ（ｍｉｃｒｏ−ｐａｔｔｅｒｎ−ｔｒｅｎｃｈ、ＭＰＴ）構造を有するＩＧＢＴであることができる。
例えば、ＭＰＴ構造によれば、メサ面積に対するトレンチ開放面積の比は、少なくとも３０％であるか、またはさらに５０％よりも大きいか、またはさらに１５０％よりも大きく、トレンチ幅に対するトレンチ深さのアスペクト比は、１：３よりも大きいか、または１：５よりも大きく、これがトレンチエッチングの間におけるローディング条件を規定する。これらの条件下において、トレンチエッチングプロセスはトレンチ開口およびサイズの局所変動に敏感であり得、単一のダイおよび／またはウェハ上において、変動条件に対してトレンチ深さの変化を生じさせ得る。これは、デバイスの阻止条件におけるトレンチ絶縁体内への電界の貫通を局所的に変化させ得るため、望ましくない影響になり得る。このような不均一な電界は、増大したトレンチ深さによってトレンチ区分のトレンチ絶縁体に損傷を与える可能性があり、ことによると、デバイスの性能および／または品質および／または信頼性に影響を与える。それゆえ、トレンチサイズおよび開口寸法の変動を最小限に抑えることが望まれる。
さらに、ＭＰＴ構造によれば、パワーセル１−１内に含まれ得るトレンチ１４、１５、１６の各々は、実質的に等しい空間寸法を呈し得、規則的なパターンに従って配置され得る。例えば、トレンチ１４、１５、１６の各々は、３μｍ〜８μｍの範囲内の鉛直方向Ｚに沿った深さ、および０．４μｍ〜１．６μｍの範囲内の第１の横方向Ｘに沿った幅を呈し得る。さらに、少なくとも１つのパワーセル１−１内に含まれ得る全てのトレンチ１４、１５、１６のトレンチ電極１４１、１５１、１６１の各々は等しい空間寸法を実質的に呈し得る。加えて、少なくとも１つのパワーセル１−１内に含まれ得るトレンチ１４、１５、１６の各々は第１の横方向Ｘに沿って等距離に配置され得る。例えば、各パワーセル１−１の第１の種類のメサ１７および第２の種類のメサ１８の各々は、０．１μｍ〜０．３μｍの範囲内、０．３μｍ〜０．８μｍの範囲内、または０．８μｍ〜１．４μｍの範囲内にあり得る、第１の横方向Ｘの同じ幅を呈し得る。さらに、ＭＰＴ−ＩＧＢＴは、複数、例えば、１００個より多くのこのような等しく構成されたパワーセル１−１を含み得る。
一実施形態では、（例えば、上述されたように、切り離し構造１９によって分断された）第２の種類のメサ１８の幅は第１の種類のメサ１７の幅よりも大きく、例えば、第１の横方向Ｘの第１の種類のメサ１７の幅の少なくとも１１０％に及ぶことができる。例えば、幅が増大した第２の種類のメサ１８は、各々の側部においてそれぞれの第１の種類のトレンチ１４に隣接して配置されていてもよい。
セル密度に関して、一実施形態では、デバイス１の水平断面内において、複数のトレンチ１４、１５、１６は活性領域１−２の少なくとも３０％と横方向に重なる。活性領域１−２の残りの部分はメサ１７、１８と横方向に重なる。この比はさらに増大させることができる。例えば、水平断面内において、複数のトレンチ１４、１５、１６は活性領域１−２の少なくとも４０％またはさらに５０％と横方向に重なり、活性領域１−２の残りの部分はメサ１７、１８と横方向に重なる。
以下の説明のために、以下の略語が適用されてもよい：
Ｇ＝チャネル領域１０２内の負荷電流を制御する制御トレンチの形態の、第１の種類のトレンチ１４
Ｄ＝負荷電流を制御しないダミートレンチの形態の、第１の種類のトレンチ１４
Ｓ＝ソーストレンチ１６の形態の、第２の種類のトレンチ
Ｆ＝浮遊トレンチ１５の形態の、第２の種類のトレンチ
ｋ＝第１の種類のメサ１７
ｏ＝第２の種類のメサ１８
上述されたように、パワー半導体デバイス１は、複数の等しく構成されたパワーセル１−１を備え得る。一実施形態では、以上において紹介された略記を用いると、各パワーセル１−１内における例示的な近傍関係は以下のように表すことができる：
例示的な近傍関係 ＃１： ｋＧｋＳｏＳｏＤｏＤｏＳｏＳ
例示的な近傍関係 ＃２： ｋＧｋＳｏＦｏＤｏＤｏＤｏＤｏＦｏＳ
例示的な近傍関係 ＃３： ｋＧｋＳｏＳｏＤｏＤｏＳｏＳ
他の近傍関係が以下においてさらに説明される。
図５Ａは、１つ以上の実施形態に係るパワー半導体デバイスの水平投影図の区分を概略的に例示的に示す。パワー半導体デバイス１は、その第２の種類のメサ１８のうちの少なくとも１つの内部に配置された切り離し構造１９を備え得る。切り離し構造１９は、前記少なくとも１つの第２の種類のメサ１８を、少なくとも、活性領域１−２内の半導体本体１０によって形成された第１の区分１８１に、および少なくとも、終端領域１−３内の半導体本体１０によって形成された第２の区分１８２に分離することができる。例えば、第１の区分１８１は第１の負荷端子１１に電気接続されておらず、それに対して、第２の区分１８２は第１の負荷端子１１に電気接続され得る。一実施形態では、第２の区分１８２内において、少なくとも、一方の導電型の電荷キャリアのための電気絶縁部を提供し得る前記第１の移行部１８５は第１の負荷端子１１と第１の区分１８１との間に形成されており、終端領域１−３内において、前記少なくとも１つのメサ１８の第２の区分１８２は第１の負荷端子１１に電気接続されている。
次に、追加的に、線ＡおよびＡ’に沿った切り口と平行な鉛直断面を概略的に例示的に示す図６に関して、終端領域１−３内において、パワー半導体デバイス１は、一実施形態によれば、ドープ半導体領域１０８（図５Ａにおけるクロスハッチング区域参照）、例えば、ｐドープ半導体領域１０８を備え得る（「ｐウェル」とも呼ばれる）。例えば、ドープ半導体領域１０８はパワー半導体デバイス１のガードリングまたはチャネルストッパゾーンを含み得る。さらに、ドープ半導体領域１０８は、例えば、複数の第３の接触プラグ１１４のうちの少なくとも１つによって、第１の負荷端子１１に電気接続され得る。さらに、終端領域１−３内において、ドープ半導体領域１０８は一部または全てのパワーセル１−１の一部または全てのメサ１７、１８内へ、例えば、また、前記区分１８２内へ延び得る。これにより、終端領域１−３内において、第１の負荷端子１１の電位は第１および第２の種類のメサ１７、１８内へ案内され得る。例えば、ドープ半導体領域１０８は半導体本体１０内で鉛直方向Ｚに沿って少なくとも２μｍ延びる。
一実施形態では、ドープ半導体領域１０８はもっぱら不活性終端領域１−３内にのみ配置されており、活性領域１−２を包囲する。
例えば、切り離し構造１９は、ドープ半導体領域１０８から、少なくとも２００ｎｍ、少なくとも５００ｎｍ、または少なくとも１０００ｎｍだけ活性領域１−２の方へ横方向に変位している。例えば、外囲経路（ｅｎｖｅｌｏｐｅ ｃｏｕｒｓｅ）が活性領域１−２の全てのソース領域１０１を包囲している。移行領域１−２３が、ドープ半導体領域１０８と外囲経路との間に形成された部分内へ延び得る。例えば、切り離し構造は、前記部分の横方向の中心の３分の１内に配置されている。
一実施形態によれば、切り離し構造１９は、第１の区分１８１を第２の区分１８２から電気的に切り離すように構成されている。例えば、切り離し構造１９は、第２の区分１８２内に存在し得る第１の負荷端子の電位の、第１の区分１８１に対する結果的な影響を減衰させ得る。これにより、第１の区分１８１の電位は、一実施形態によれば、第２の区分１８２の電位と異なることができる。例えば、第１の区分１８１の電位は浮遊しており、それに対して、第２の区分１８２の電位は第１の負荷端子１１に固定することができる。活性領域１−２内における切り離された第２の区分１８２の存在は、一実施形態によれば、パワー半導体デバイス１のスイッチング動作の間における電圧の勾配（ｄＶ／ｄｔ）および／または負荷電流の最大勾配（ｄＩ／ｄｔ）のうちの少なくとも一方の改善された可制御性を可能にし得る。
例えば、第１の区分１８１は、例えば、さらなる分離または分断を全く受けることなく、活性領域１−２内で第２の横方向Ｙに沿って少なくとも１ｍｍ延びる。
一実施形態では、切り離し構造１９は、前記区分１８１、１８２に分離されている前記少なくとも１つのメサ（例えば、第２の種類のメサ１８）の鉛直断面内の電気絶縁部を提供し得る。前記鉛直断面は、図５Ａおよび図６に例示的に示されるように、第２の横方向Ｙと垂直であり得る。この目的を達成するために、切り離し構造１９は、第１の区分１８１の鉛直断面関連オーム抵抗の少なくとも１０倍の大きさの鉛直断面関連オーム抵抗を呈し得る。係数は、さらに、１０超、例えば、５０超、１００超、またはさらに、１０００超であることができる。例えば、切り離し構造１９は半導体本体１０と異なる。切り離し構造１９は、前記区分１８１、１８２に分離されている前記少なくとも１つのメサ１８の前記鉛直断面を満たす絶縁体、例えば、酸化物を含むことができる。それゆえ、一実施形態では、パワーセル１−１の少なくとも１つの第２の種類のメサ１８のうちの少なくとも１つは、前記第２の種類のメサ１８の鉛直断面を完全に満たす切り離し構造１９の絶縁体によって分断され得る。前記鉛直断面は第２の横方向と垂直に、すなわち、ストライプ状構成のより長い横方向延長と垂直に配置されている。
一実施形態では、切り離し構造１９は、鉛直方向Ｚに沿って、少なくとも、前記少なくとも１つの第２の種類のメサ１８を横方向に閉じ込めるパワーセル１−１の２つのトレンチの各々まで延び得る。図８および図９に、この任意選択的な態様が概略的に例示的に示されている。図において、切り離し構造１９によって第１の区分１８１および第２の区分１８２に分離された第２の種類のメサ１８は、２つの第１の種類のトレンチ１４、例えば、１つの制御トレンチおよび１つのダミートレンチによって空間的に閉じ込められている。例えば、切り離し構造１９は、３μｍ〜８μｍの範囲内の鉛直方向Ｚに沿った深さを呈し得る。さらに、切り離し構造１９は、第２の横方向Ｙにおける第１の区分１８１と第２の区分１８２とに分離された前記少なくとも１つの第２の種類のメサ１８の総延長の５％未満の第２の横方向Ｙにおける総延長を有し得る。例えば、これにより、第２の種類のメサ１８の小さな領域のみが切り離し構造１９を実現するために利用される。
図７に関して、別の実施形態によれば、切り離し構造１９は、第１の区分１８１と第２の区分１８２とに分離されたメサを横方向に閉じ込める２つのトレンチのそれぞれのスペーサトレンチ区分１４８を含むことができる。例示の目的のために、図７は、切り離し構造１９によって第１の区分１８１と第２の区分１８２とに分離された第２の種類のメサ１８が２つの第１の種類のトレンチ１４によって空間的に閉じ込められている実施形態を示す。しかし、トレンチは、第１の種類以外の種類のものであることができるであろうことを理解されたい。
次に、図５Ａ〜Ｂ、図６、および図８〜図１５に示される実施形態を参照すると、切り離し構造１９は、パワーセル１−１の複数のトレンチ１４、１５、１６のうちの少なくとも２つの間で第１の横方向Ｘに沿って（第１の区分１８１と第２の区分１８２とに分離された）前記少なくとも１つのメサを貫いて延びるクロストレンチ機構１９１を含むことができる。一実施形態では、切り離し構造１９はクロストレンチ機構１９１からなる。さらに、クロストレンチ機構１９１の設計はパワー半導体デバイス１のレイアウト仕様内で画定することができ、それゆえ、クロストレンチ機構１９１は、一実施形態によれば、パワー半導体デバイス１の製造に関連付けられる典型的な処理ステップを用いて作製することができる。
例えば、図８に示される実施形態に関して、クロストレンチ機構１９１は、側壁１４２の間で、前記区分１８１および１８２に分離されたメサ（この場合も先と同様に、一例として、第２の種類のメサ１８）を横方向に閉じ込める２つのトレンチ（この場合も先と同様に、一例として、２つの第１の種類のトレンチ１４）の底部１４５まで下方へ延びる絶縁材料１９１２からなることができる。
次に、図９に示される実施形態に関して、クロストレンチ機構１９１は、例えば、パワーセル１−１のトレンチ電極のうちの少なくとも１つと電気接続された、クロストレンチ電極１９１１を含むことができる。例えば、このような電気接続を実現するために、第１の区分１８１と第２の区分１８２とに分離されたメサを空間的に閉じ込める２つの隣接するトレンチのうちの少なくとも１つのトレンチ絶縁体１４２を、図９に例示的に示されるように、例えば、一方のトレンチ側部において、局所的に除去することができる。別の実施形態では、電気接続は、トレンチ１４の上方において延びる接続部によって実現することができる。
例えば、クロストレンチ電極１９１１は第１の種類のトレンチ１４のトレンチ電極１４１と電気接続され得る、すなわち、制御端子１３と電気接続され得る。
切り離し構造１９の以上に示された可能な実装形態は例示的なものにすぎず、切り離し構造１９の他の実装形態も可能である。さらに、パワー半導体デバイス１の実施形態は、切り離し構造１９の１つのみよりも多くの実装形態の種類を含むことができる。
以下において、図５Ａ〜Ｂおよび図１０〜図１７に関して、切り離し構造１９の異なる位置および空間延長が提供されるパワー半導体デバイス１のさらなる実施形態が説明される。
図５Ａに示されるパワー半導体デバイス１の実施形態によれば、各パワーセル１−１は、第１の種類のメサ１７、第２の種類のメサ１８、制御トレンチおよびダミートレンチの形態の第１の種類のトレンチ１４、ならびにソーストレンチ１６の形態の第２の種類のトレンチを備える。これらの構成要素の近傍関係は、以上において紹介された略記を用いて、パワーセル１−１のうちの１つにおいて「ＧｋＳｏＳｏＳｋＧｏＤ」と表すことができ、隣接するパワーセル１−１は、パターン「ＤｏＧｋＳｏＳｏＳｋＧ」に従う対称配置を有し得る。ソーストレンチ１６のトレンチ電極１６１は、例えば、第２の接触プラグ１１３によって、終端領域１−２内の第１の端子１１に電気接続され得る。終端領域１−２内において、第３の接触プラグ１１４は第２の種類のメサ１８を第１の負荷端子１１に電気接続し得る。例示的な実装形態が上述された切り離し構造１９は、活性領域１−２と終端領域１−３との間の移行領域１−２３内に配置され得る。図５Ａに示されるように、各パワーセル１−１は、少なくとも、第１の種類のトレンチ１４のうちの１つによって空間的に閉じ込められた第２の種類のメサ１８のうちの１つを前記第１の区分１８１と前記第２の区分１８２とに分離する切り離し構造１９の実装形態を備え得る。
図５Ｂに示されるとおりの実施形態は図５Ａの実施形態と同様であるが、異なる接触方式を有する。例えば、図５Ｂに示されるように、各セル１−１を、以下の接触方式を用いて設計することが適当であり得る：
ｏＧｋＳｋＧｏＤ
例えば、この接触方式「ｏＧｋＳｋＧｏＤ」は、本明細書において説明されているパワー半導体デバイス１の全ての任意選択的な特徴のうちの１つ以上と組み合わせることができる。例えば、切り離し構造１９、メサ１７、１８の構成、半導体本体１０内のドーパント濃度などに関して本明細書において説明されているものは全て、接触方式「ｏＧｋＳｋＧｏＤ」を有するパワー半導体デバイス１の実施形態において実装され得る。例えば、図５Ｂに示されるとおりのクロストレンチ機構１９１を用いた切り離し構造１９の実装形態の代わりに、図７もしくは図１４Ｂ（スペーサトレンチ区分１４８、１６８）に係る、および／または図１９Ａ〜Ｂ（柱状トレンチ１９８）に係る実装形態が追加的に、または代替的に提供され得ることを理解されたい。
図１０に示されるパワー半導体デバイス１の実施形態によれば、各パワーセル１−１は、第１の種類のメサ１７、第２の種類のメサ１８、制御トレンチおよびダミートレンチの形態の第１の種類のトレンチ１４、ならびにソーストレンチ１６の形態の第２の種類のトレンチを備える。これらの構成要素の近傍関係は、以上において紹介された略記を用いて、パワーセル１−１の各々について「ｋＧｋＧｏＳｏＧ」と表すことができる。例えば、パワー半導体デバイス１は、制御電極プラグ１３３によって第１の種類のトレンチ１４のトレンチ電極１４１に電気接続された終端領域１−３内の制御ランナ１３５を備える。制御ランナ１３５は制御端子１３（図２参照）に電気接続され得る。さらに、パワー半導体デバイス１は、終端領域１−３内へ前記延び、一方の側部では第１の負荷端子１１に、他方の側部では、（ａ）第３の接触プラグ１１４によって第１の種類のメサ１７および第２の種類のメサ１８に、（ｂ）第２の接触プラグ１１３によってソーストレンチ１６のトレンチ電極１６１に電気接続されたソースランナ１１５を備え得る。活性領域１−２内において、第１の負荷端子１１を第１の種類のメサ１７と電気接続するために用いられ得る第１の接触プラグ１１１。
図面において、フィールド１１６は、一実施形態によれば、ソース領域１０１が実装される半導体本体１０のそれらの区分を指示する。例えば、図２を追加的に参照すると、ソース領域１０１は第１の接触プラグ１１１の一方の横方向側部にのみ実装されてもよく、第１の種類のメサ１７全体にわたって第１の横方向Ｘ）に沿って延びない。すなわち、第１の種類のメサ１７は前記活性部分および前記不活性部分１８を含み得る。例えば、図５Ｂ、図１０、図１１、図１２、図１３、図１４Ａ、図１５および図２４に示される実施形態によれば、第１の種類のメサ１７は、第１の横方向Ｘに沿って、前記活性部分と不活性部分とに分離されており、例えば、前記分離はソース領域１０１の対応するレイアウト構造によって達成され得る。
一実施形態によれば、例えば、図１０〜図１５に概略的に例示的に示されるように、切り離し構造１９は、第１の横方向Ｘに沿って延びるクロストレンチ機構１９１としてとして実装されている。クロストレンチ機構１９１はパワー半導体デバイス１のパワーセル１−１のうちの１つ、一部または全ての複数のメサ１７、１８の各々を貫いて延び得る。例えば、第２の種類のメサ１８がそれぞれの区分１８１および１８２に分離されているだけでなく、第１の種類のメサ１７もそれぞれの第１の区分１７１および第２の区分１７２に分離されており、第１の種類のトレンチ１７の前記第１の区分１７１は、少なくとも、活性領域１−２内の半導体本体１０によって形成されており、第１の種類のトレンチ１７の前記第２の区分１７２は、少なくとも、終端領域１−３内の半導体本体１０によって形成されている。クロストレンチ機構１９１は活性領域１−２と終端領域１−３との間の移行領域１−２３内に配置され得る。
クロストレンチ機構１９１は、メサ１７、１８だけでなく、パワーセル１−１の第１の種類のトレンチ１４および第２の種類のトレンチ１６のうちの少なくとも１つ、例えばパワーセル１−１の第２の種類のトレンチ１６の各々をもさらに横断し得る。このような分断は、以下の説明からも明らかになるように、電位をトレンチ電極およびメサ区分に付与する際の柔軟性の増大を可能にし得る。
例えば、一実施形態では、第１の種類のメサ１７の第１の区分１７１と第２の種類のメサ１８の第１の区分１８１とは、クロストレンチ機構１９１に隣接するクロスメサ区分１８７によって互いに接続されている。この接続部は、図１１〜図１５に指示されるように、半導体本体１０のそれぞれの部分によって形成され得る。一実施形態では、前記接続部は、以下においてより詳細に説明されるように、例えば、切り離し構造１９の一部分、例えば、１つ以上のスペーサトレンチ区分１４８、１６８、および／または１つ以上の柱状トレンチ１９８によって分断され得る。
それゆえ、一実施形態では、切り離し構造１９は、第１の種類のメサ１７（例えば、その第１の区分１７１）を第２の種類のメサ１８（例えば、その第１の区分１８１）から切り離すようにさらに構成され得る。このようなさらなる切り離しを実現する任意選択的な仕方が以下においてさらに説明される。
クロストレンチ機構１９１は、例えば、制御電極プラグ１３３によって、制御端子１３に電気接続された前記クロストレンチ電極１９１１を含み得る。クロストレンチ電極１９１１は、例えば、第２の種類のトレンチ１５、１６のトレンチ電極１５１、１６１から電気絶縁されている。それゆえ、クロストレンチ機構１９１が第１の種類のトレンチ１４および第２の種類のトレンチ１５、１６のうちの少なくとも１つを横断するがゆえに、一実施形態によれば、少なくとも第２の種類のトレンチ１５、１６のための、活性領域１−２内のトレンチ電極コンタクトを設けることが必要になり得る。例えば、この目的を達成するために、図１０に示される実施形態については、第２の接触プラグ１１３が活性領域１−２内にも設けられており、それに対して、図５Ａに示される実施形態の活性領域１−２内においては、そこでは、切り離し構造１９がソーストレンチ１６を横断しないため、第２の接触プラグ１１３は必要ない。
図１０の実施形態に戻ると、クロストレンチ機構１９１は、（図１０においてソーストレンチ１６として実装された）第２の種類のトレンチを分断し得、例えば、それにより、ソーストレンチ１６の一方の部分は終端領域１−３とともに配置されており、他方の部分は活性領域１−２内に配置されている。このような分断は、電位をトレンチ電極に付与する際の柔軟性を増大させることを可能にし得、例えば、終端領域１−３内で付与された電位は、活性領域１−２内で付与された電位と異なり得る。例えば、それぞれの分離された第２の種類のトレンチ（図１０におけるソーストレンチ１６）の両方の部分は、図１０に示されるように、クロストレンチ機構１９１から空間的に変位し得る。第２の横方向Ｙに沿った分断距離Ｄ１は１μｍ〜１０μｍの範囲内であり得る。例えば、分断距離Ｄ１は第２の横方向Ｙにおけるクロストレンチ機構１９１の幅よりも大きい。分断距離Ｄ１のゆえに、２つの隣接する第２の種類のメサ１８の第１の区分１８１はソーストレンチ１６のうちの１つによってもはや完全に分離されておらず、図１０に示されるように、クロストレンチ機構１９１の近傍では、互いに合併している。第２の横方向Ｙに沿った距離Ｄ２が、終端構造１−３内に存在する分断されたソーストレンチ１６のトレンチ区分の端部と、ドープ半導体領域１０８（クロスハッチング区域参照）の端部との間に存在し得る。Ｄ２は０μｍ〜１０μｍの範囲内であり得る。例えば、ソーストレンチ１６はドープ半導体領域１０８よりもクロストレンチ機構１９１の近くまで延び得る。第２の横方向Ｙに沿ったさらなる距離Ｄ３が、活性領域１−２内に存在する第１の接触プラグ１１１の始端と、クロストレンチ機構１９１との間に存在し得る。Ｄ３は１μｍ〜１０μｍの範囲内であり得る。
図１１に示されるパワー半導体デバイス１の実施形態によれば、各パワーセル１−１は、第１の種類のメサ１７、第２の種類のメサ１８、制御トレンチおよびダミートレンチの形態の第１の種類のトレンチ１４、ならびにソーストレンチ１６の形態の第２の種類のトレンチを備える。これらの構成要素の近傍関係は、パワーセル１−１の各々について「ｋＧｋＳｏＧｏＧｏＳ」と表すことができる。切り離し構造１９の実装形態に関して、以上において図１０に関して提供された説明が図１１の実施形態に等しく適用され得る。しかし、近傍関係の相違は、切り離し構造１９の近傍では、第２の種類のメサ１８の第１の区分１８１のうちの１つが第１の種類のメサ１７の第１の区分１７１のうちの１つと合併するという事実をもたらし得る。それにもかかわらず、各パワーセル１−１内においては、第１の負荷端子１１に電気接続されたメサ区分と合併しない、例えば、活性領域１−２内の第１の種類のメサ１７のうちの１つの区分と合併しない、第２の種類のメサ１８のうちの１つの少なくとも１つの第１の区分１８１が残り得る。
図１２に示されるパワー半導体デバイス１の実施形態によれば、各パワーセル１−１は、第１の種類のメサ１７、第２の種類のメサ１８、制御トレンチおよびダミートレンチの形態の第１の種類のトレンチ１４、ならびに浮遊トレンチ１５およびソーストレンチ１６の形態の第２の種類のトレンチを備える。これらの構成要素の近傍関係は、パワーセル１−１の各々について「ｋＧｋＳｏＦｏＧｏＧｏＦｏＳ」と表すことができる。切り離し構造１９の実装形態に関して、以上において図１０に関して提供された説明が図１２の実施形態に等しく適用され得る。例えば、クロストレンチ機構１９１はソーストレンチ１６をも分断する。電気的に浮遊しているトレンチ電極１５１を含み得る浮遊トレンチ１５のために、別個の接触プラグが活性領域１−２内に設けられる必要がある。浮遊トレンチ１５はクロストレンチ機構１９１から空間的に変位し得る。ソーストレンチ１６は、ソーストレンチ１６の一方の部分が終端領域１−３とともに配置されており、他方の部分が活性領域１−２内に配置されているように、分断され得る。例えば、それぞれの分離された第２の種類のトレンチ１５／１６の両方の部分は、図１２に示されるように、クロストレンチ機構１９１から空間的に変位し得る。分断されたソーストレンチ１６についてのものと同じ、第２の横方向Ｙに沿った分断距離Ｄ１が、分断された浮遊トレンチ１５に適用され得、１μｍ〜１０μｍの範囲内であり得る。分断距離Ｄ１のゆえに、２つの隣接する第２の種類のメサ１８の第１の区分１８１は浮遊トレンチ１５のうちの１つまたはソーストレンチ１６のうちの１つによってもはや完全に分離されておらず、図１２に示されるように、クロストレンチ機構１９１の近傍では、互いに合併している。
一実施形態によれば、パワー半導体デバイス１は、切り離し構造１９に加えて、活性領域１−２内に配置されており、（切り離し構造１９によってすでに分離されている）少なくとも１つのメサの第１の区分１８１を、第２の横方向Ｙに沿って、少なくとも第１の小区分１８１１に、および少なくとも第２の小区分１８１２に分離する分断構造２０を備える。その構造構成に関して、分断構造２０は切り離し構造１９と同様に構成され得る。例えば、分断構造２０は、鉛直方向Ｚに沿って、少なくとも、切り離し構造１９によって分離されている前記少なくとも１つのメサを横方向に閉じ込めるパワーセル１−１の２つのトレンチ、例えば、２つの第１の種類のトレンチ１４の各々まで延び得る。例えば、分断構造２０は、３μｍ〜８μｍの範囲内の鉛直方向Ｚに沿った深さを呈し得る。さらに、分断構造２０は、第２の横方向Ｙにおける（第１の区分１８１と第２の区分１８２とに分離された）前記少なくとも１つのメサの総延長の５％未満の第２の横方向Ｙにおける総延長を有し得る。例えば、前記メサの小さな領域のみがこれにより分断構造２０を実現するために利用される。次に、図１６〜図１７に示される実施形態を参照すると、分断構造２０は、パワーセル１−１の複数のトレンチのうちの少なくとも２つの間で、例えば、２つの第１の種類のトレンチ１４の間で、第１の横方向Ｘに沿って（第１の区分１８１と第２の区分１８２とに分離された）前記少なくとも１つのメサを貫いて延びるクロストレンチ機構２０１を含むことができる。例えば、図１６に示される実施形態に関して、クロストレンチ機構２０１は、側壁１４２の間で、前記区分１８１および１８２に分離されたメサを横方向に閉じ込める２つのトレンチ（一例として、２つの第１の種類のトレンチ１４）の底部１４５まで下方へ延びる絶縁材料２０１２からなることができる。次に、図１７に示される実施形態に関して、分断構造２０のクロストレンチ機構２０１は、例えば、パワーセル１−１のトレンチ電極のうちの少なくとも１つと、例えば、第１の種類のトレンチ１４のトレンチ電極１４１のうちの少なくとも１つと電気接続された、クロストレンチ電極２０１１を含むことができる。例えば、このような電気接続を実現するために、第１の区分１８１と第２の区分１８２とに分離されたメサを空間的に閉じ込める２つの隣接するトレンチのうちの少なくとも１つのトレンチ絶縁体１４２を、図１７に例示的に示されるように、例えば、一方のトレンチ側部において、局所的に除去することができる。別の実施形態では、電気接続は、トレンチ１４の上方において延びる接続部によって実現することができる。さらに、第１の接触プラグ１１１は同じく、第２の横方向Ｙに沿ってクロストレンチ機構２０１から前記距離Ｄ３だけ変位し得、Ｄ３は１〜１０μｍの範囲内であり得る。
図１３に、このような分断構造２０の例示的な使用事例が概略的に示されている。図１３に示されるパワー半導体デバイス１の実施形態によれば、各パワーセル１−１は、第１の種類のメサ１７、第２の種類のメサ１８、制御トレンチおよびダミートレンチの形態の第１の種類のトレンチ１４、ならびにソーストレンチ１６の形態の第２の種類のトレンチを備える。これらの構成要素の近傍関係は、図１１の実施形態の場合と同様に、パワーセル１−１の各々について「ｋＧｋＳｏＧｏＧｏＳ」と表すことができる。図１３で実証されているように、第３の接触プラグ１１４は必ずしも終端構造１−３内に存在しなければならないわけではない。それにもかかわらず、ドープ半導体領域１０８は第１の負荷端子１１に電気接続され得る。切り離し構造１９の実装形態に関して、以上において図１０に関して提供された説明が図１３の実施形態に等しく適用され得る。図示された破線は第２の横方向Ｙに沿った連続を指示する。例えば、分断構造２０は、切り離し構造１９と同様の仕方で、例えば、第１の横方向Ｘに沿って延び、各メサ１７、１８、および第２の種類のトレンチ１６の各々を分断するクロストレンチ機構２０１として実装されている。例えば、切り離し構造１９および分断構造２０の各々は、第１の種類のトレンチ１４のトレンチ電極のように、両方とも制御端子１３に電気接続された、それぞれのクロストレンチ電極１９１１および２０１１を含む。例えば、それゆえ、第１の種類のトレンチ１４は切り離し構造１９によって分断されておらず、分断構造２０によって分断されていない。これにより、活性領域１−２内において、制御端子１３の電位を呈する閉じたトレンチ電極によって連続的に囲まれたサブセル１−５が作り出され得る。前記閉じたトレンチ電極は、切り離し構造１９のクロストレンチ電極１９１１、分断構造２０のクロストレンチ電極２０１１によって、および２つの第１の種類のトレンチ１４の２つのトレンチ電極によって形成されている。例えば、２つの隣接するサブセル１−５は、図１３に示されるように、活性領域１−２内の第２の種類のメサ１８のうちの少なくとも１つによって互いに分離されている。前記少なくとも１つの第２の種類のメサ１８は、第２の区分１８２から分離されており、それゆえ、第１の負荷端子１１の電位から隔離され得る前記第１の区分１８１を含み得る。分断構造２０はまた、第１の種類のメサ１７をも分断し得るため、対応する小区分１７１１および１７１２が生じ得る。さらに、ソーストレンチ１６は分断構造２０によって分断され得、ソーストレンチ１６の対応する分離された部分は、図１３に示されるように、および切り離し構造１９について図１０〜図１２に関して説明されたように、分断構造２０から空間的に変位し得る。
図１１〜図１５に示される全ての実施形態に関して、第２の種類のメサ１８の第１の区分１８１（またはそれらの小区分１８１１、１８１２）のうちの一部は、切り離し構造１９の近傍において、および／または分断構造２０の近傍において、第１の種類のメサ１７の第１の区分１７１（またはそれらの小区分１７１１、１７１２）と合併し得、第１の種類のメサ１７の第１の区分１７１（またはそれらの小区分１７１１、１７１２）は第１の負荷端子１１に電気接続され得ることに留意されたい。しかし、本明細書において開示されている全ての実施形態によれば、パワー半導体デバイス１の各パワーセル１−１は、切り離し構造１９によって第１の区分１８１と第２の区分１８２とに分離された少なくとも１つの第２の種類のメサ１８を含み得、この少なくとも１つの第２の種類のメサ１８の第１の区分１８１は、第１の負荷端子１１に電気接続された別のメサ区分、例えば、第１の種類のメサ１７のうちの１つの区分と合併しない。例えば、図１１、図１３、図１４Ａおよび図１５に示される実施形態に関して、この少なくとも１つの第２の種類のメサ１８は、各パワーセル１−１内に含まれる３つの第２の種類のメサ１８のうちの中央のものである。図１２に示される実施形態に関して、この少なくとも１つの第２の種類のメサ１８は、各パワーセル１−１内に含まれる５つの第２の種類のメサ１８のうちの中央のものである。さらに、この少なくとも１つの第２の種類のメサ１８は、２つの第１の種類のトレンチ１４、例えば、「ダミートレンチ」として実装された２つの第１の種類のトレンチ１４、例えば、各々、２つの第２の種類のメサ１８が側面に隣接した２つの第１の種類のトレンチ１４によって空間的に閉じ込められ得る。さらに、この少なくとも１つの第２の種類のメサ１８の第１の区分１８１は活性領域１−２内で第２の横方向Ｙに沿って少なくとも１ｍｍ延び得る。一実施形態では、パワー半導体デバイス１は、本明細書において説明されているパワーセル１−１の複数の実装形態によって形成されたＭＰＴ構造を有するＩＧＢＴであり、各パワーセル実装形態は、活性領域１−２内で第２の横方向Ｙに沿って少なくとも１ｍｍ延びる前記第１の区分１８１を少なくとも１つ含む。
次に、図１４Ａに示される実施形態に関して、パワーセル１−１の構成は図１１に示される実施形態のものに対応し得、切り離し構造１９の仕組みが異なり得る。例えば、切り離し構造１９のクロストレンチ機構１９１は少なくとも１つの第１のクロストレンチセグメント１９１−１および少なくとも１つの第２のクロストレンチセグメント１９１−２を含み、少なくとも１つの第２のクロストレンチセグメント１９１−２は第１の横方向Ｘおよび第２の横方向Ｙの各々に沿って第１のクロストレンチセグメント１９１−１から横方向に変位している。例えば、第２の横方向Ｙに沿った変位は、．５μｍ超または１μｍ超、例えば、最大１０μｍに及び得る、距離Ｄ４に対応する。さらに、第１の横方向Ｘに沿った変位は、図１４Ａに示されるように、実質的に１つのトレンチ幅に及び得る。例えば、切り離し構造１９のこのような互い違いになったアーキテクチャによって、切り離し構造１９を加工する１つ以上のステップ、例えば、トレンチエッチングステップおよび／またはポリシリコン充填ステップを促進することができる。さらに、クロストレンチ機構１９１は前記クロストレンチ電極１９１１を含み得、クロストレンチ電極１９１１は少なくとも１つの第１のクロストレンチセグメント１９１−１および少なくとも１つの第２のクロストレンチセグメント１９１−２の各々の内部へ延び得る。第１の種類のトレンチ１４のトレンチ電極１４１の区分が、クロストレンチセグメント１９１−１および１９１−２内に存在するクロストレンチ電極１９１１の区分同士を相互接続し得、トレンチ電極１４１の前記区分は移行領域１−２３内に配置され得る。
図１４Ｂにより明瞭に示されるように、切り離し構造１９は、さらに以上において図７に関して取り上げられたように、スペーサトレンチ区分１４８、１６８を含み得る。スペーサトレンチ区分１４８、１６８は、例えば、局所的なトレンチ拡大部によって形成され得る。例えば、トレンチ拡大部は、第１の種類のメサ１７の第１の区分１７１と第２の種類のメサ１８１の第１の区分１８１とを互いに電気的に切り離すように構成され、位置付けられ得る。それゆえ、第１のメサ区分１７１、１８１が異なる電位を呈し得ることが確実にされ得る。例えば、第２の種類のメサ１８の第１の区分１８１は電気的に浮遊していることができ、それに対して、第１の種類のメサ１７の第１の区分１７１は第１の負荷端子１１と実質的に同じ電位を有することができる。接触方式に依存して、スペーサトレンチ区分１４８、１６８は、第１の種類のトレンチ１４（例えば、制御（ゲート）トレンチ）および第２の種類のトレンチ（例えば、ソーストレンチ）のうちの少なくとも１つを拡大することによって形成され得る。スペーサトレンチ区分１４８、１６８をどこに位置付けるべきか、およびいくつのスペーサトレンチ区分１４８、１６８が設けられるべきであるかの多くの可能性が当業者によって選定され得、例えば、スペーサトレンチ区分１４８、１６８の数および位置（単数または複数）は、前記第１のメサ区分１７１および１８１が互いに適切に切り離されるよう、選定され得る。
無論、例えば、スペーサトレンチ区分（単数または複数）によって前記第１のメサ区分１７１および１８１を切り離すコンセプトは、図１４Ａの実施形態以外の実施形態にも適用することができる。
図１５に示される実施形態は図１４Ａおよび図１３の実施形態の組み合わせと見なすことができ、そこでは、パワー半導体デバイス１は前記分断構造２０を追加的に備え、この分断構造２０は、例えば、少なくとも１つの第１のクロストレンチセグメント２０１−１および少なくとも１つの第２のクロストレンチセグメント２０１−２を含み、少なくとも１つの第２のクロストレンチセグメント２０１−２は第１の横方向Ｘおよび第２の横方向Ｙの各々に沿って第１のクロストレンチセグメント２０１−１から横方向に変位していることによって、切り離し構造１９と等しく構成され得る。図１３に関して説明されたように、分断構造２０は、活性領域１−２内の複数のサブセル１−５を画定するために利用され得、各サブセル１−５は、制御端子１３に電気接続された閉じたトレンチ電極によって囲まれており、前記閉じたトレンチ電極は、一実施形態によれば、例えば、切り離し構造１９の第１のクロストレンチセグメント１９１−１のうちの１つおよび第２のクロストレンチセグメント１９１−２のうちの１つの内部に存在し、３つの第１の種類のトレンチ１４の区分内に存在し、分断構造２０の第１のクロストレンチセグメント２０１−１のうちの１つおよび第２のクロストレンチセグメント２０１−２のうちの１つの内部に存在する、クロストレンチ電極区分によって形成されている。図１５に示されるように、第１の接触プラグ１１１は、第２の横方向Ｙに沿った長さＤ５を各々呈し得、Ｄ５は、一実施形態によれば、２μｍ〜１０００μｍの範囲内であり得る。
上述された実施形態は、切り離し構造１９に関する、ならびに第１および第２の種類のトレンチ１４、１５および１６、ならびに第１および第２の種類のメサ１７、１８についての近傍関係、すなわち、パワーセル１−１の可能なトレンチ−メサパターン構成に関するいくつかの例を示した。より一般的に言えば、実施形態は、活性領域１−２内に配置されており、各々の側部において第１の種類のトレンチ１４のうちの１つによって空間的に閉じ込められた第２の種類のメサ１８が、切り離し構造１９によって終端領域１−３から切り離されるように構成され得る。追加的に、または代替的に、実施形態は、活性領域１−２内に配置されており、一方の側部においては第１の種類のトレンチ１４のうちの１つによって、他方の側部においてはソーストレンチ１６のうちの１つによって空間的に閉じ込められた第２の種類のメサ１８が、切り離し構造１９によって終端領域１−３から切り離されるように構成され得る。
次に、図１９Ａ〜図２２Ｂをより詳細に参照すると、切り離し構造は、第１の種類のメサ１７および／または第２の種類のメサ１８内に配置された１つ以上の柱状トレンチ１９８をさらに含み得る。例えば、１つ以上の柱状トレンチ１９８のうちの少なくとも１つは、第１の種類のメサ１７の第１の区分１７１内、または第２の種類のメサ１８の第１の区分１８１内に配置されている。
例えば、一実施形態では、第１の種類のメサ１７の第１の区分１７１と第２の種類のメサ１８の第１の区分１８１とは、クロストレンチ機構１９１に隣接する前記クロスメサ区分１８７によって互いに接続されている。例えば、前記スペーサトレンチ区分１４８、１６８と同様に、例えば、第１の種類のメサ１７の第１の区分１７１を第２の種類のメサ１８の第１の区分１８１から切り離すために、１つ以上の柱状トレンチ１９８をクロスメサ区分１８７およびクロストレンチ機構１９１の近傍に位置付けることが適当であり得る。
例えば、図１９Ａに示されるように、２つの柱状トレンチ１９８が第１の種類のメサ１７の第１の区分１７１内に位置付けられていてもよく、２つの柱状トレンチ１９８が第２の種類のメサ１８の第１の区分１８１内に位置付けられていてもよく、前記第１の区分１７１、１８１はクロスメサ区分１８７によって互いに接続されている。それゆえ、第１のメサ区分１７１、１８１が異なる電位を呈し得ることが確実にされ得る。例えば、第２の種類のメサ１８の第１の区分１８１は電気的に浮遊していることができ、それに対して、第１の種類のメサ１７の第１の区分１７１は第１の負荷端子１１と実質的に同じ電位を有することができる。
図１９Ｂに示されるように、１つ以上の柱状トレンチ１９８の各々は、第１の種類のトレンチ１４の深さおよび第２の種類のトレンチ１６の深さよりも小さい深さを呈し得る。横方向の寸法に関して、第１の横方向Ｘおよび第２の横方向Ｙの両方の幅は互いに実質的に同一であるか（例えば、図１９Ａの場合のように円形の水平断面をもたらす）、あるいは互いに若干異なり得る（例えば、図２２Ａ〜Ｂの場合のように楕円形の断面をもたらす）。例えば、第１の横方向Ｘおよび第２の横方向Ｙの両方の幅は第１の種類のメサ１７の第１の横方向Ｘの幅と実質的に同一であってもよい。
一実施形態では、１つ以上の柱状トレンチ１９８のうちの少なくとも１つは、柱状トレンチ電極１９８１、および柱状トレンチ電極１９８１を半導体本体１０から電気的に絶縁する柱状トレンチ絶縁体１９８２を含み得る。
例えば、図２０を参照すると、柱状トレンチ電極１９８１は、例えば、接触プラグ１１９によって、第１の負荷端子１１に電気接続されていてもよい。別の実施形態では、図２１に示されるように、柱状トレンチ電極１９８１は電気的に浮遊していてもよい。
図２０に示されるように、チャネル領域は、チャネル領域１０２の残りの部分と比べて、例えば、少なくとも１０倍増大した、増大したドーパント濃度を有する第２の導電型の浅いチャネル接触領域１０２２を含み得る。
さらに、メサ１７、１８内において、ドリフト領域１００は、例えば、トレンチ底部１４５、１５５、１６５の下方のドリフト領域１００の部分と比べて少なくとも１０倍増大した、増大したドーパント濃度を呈し得る。例えば、メサ１７、１８内へ延び、前記増大したドーパント濃度を呈するドリフト領域１００の部分はチャネル領域１０２とともにｐｎ接合１０２１を形成し得、バリア領域１０３と呼ばれ得る。
例えば、図２０に概略的に例示的に示されるとおりの、バリア領域１０３は、本明細書において説明されている他の実施形態においても実装され得ることを理解されたい。
次に、図２２Ａ〜Ｂを参照すると、１つ以上の柱状トレンチ１９８に隣接して、それぞれのメサ内に、第１の導電型のドープ領域１０７が設けられ得る。例えば、ドープ領域１０７は、ドリフト領域ドーパント濃度よりも大幅に高い、例えば、少なくとも１０倍の高さの、ドーパント濃度を有する。ドープ領域１０７は、１つ以上の柱状トレンチに隣接して配置することができる。例えば、ドープ領域１０７は、局所的に、すなわち、１つ以上の柱状トレンチ１９８が位置付けられた場所にのみ設けられている。例えば、ドープ領域１０７は、図２２Ｂに示されるように、１つ以上の柱状トレンチ１９８を完全に水平方向に包囲するか、または図２２Ａに示されるように、１つ以上の柱状トレンチ１９８に隣接して、クロストレンチ区分（単数または複数）１８７に向いた側にのみ配置されている。例えば、ドープ領域１０７は、１μｍ以下の第２の横方向Ｙにおける総延長を有する。鉛直方向Ｚにおいては、ドープ領域１０７の総延長は、例えば、ソース領域１０１の深さに対応し得る。
次に、図２３Ａ〜Ｃを参照すると、クロストレンチ機構１９１は、別のトレンチと、例えば、第１の種類のトレンチ１４または第２の種類のトレンチ１６とＴ字接合部１９７を形成し得る。他の図面に示されるように、このようなＴ字接合部１９７の多くは、クロストレンチ機構１９１の横方向延長に沿って形成することができる。例えば、図１０〜図１５を参照されたい。
クロストレンチ機構１９１はトレンチ１４、１５、１６のうちの１つ以上を分断し得るか、またはトレンチ１４、１５、１６のうちの１つ以上に当接するのみであり得る、すなわち、トレンチを分断することがないことを理解されたい。どちらの場合でも、前記Ｔ字接合部１９７が形成され得る。
図２３Ａに示されるように、Ｔ字接合部１９７は、距離ｘ１によって指示される、クロストレンチ機構１９１および交差トレンチ（例えば、第１の種類のトレンチ１４であり得る）と比べて、距離ｘ２によって指示される、より大きな水平断面積（局所的により広い開放面積）を呈し得る。それゆえ、プロセスフローに依存して、鉛直方向ＺにおけるＴ字接合部１９７の深さはクロストレンチ機構１９１および交差トレンチ（例えば、第１の種類のトレンチ１４であり得る）の深さよりも大きくなり得る。例えば、エッチング処理ステップが、図２３Ａに示されるレイアウトに従って実行される場合には、このような深さの変化が生じ得る。
例えば、（鉛直方向に沿った）Ｔ字接合部１９７の深さは交差トレンチの深さの１０５％よりも小さく、前記深さは活性領域１−２内に存在する。換言すれば、例えば、１つ以上のトレンチテーパ区分１９７１によって、Ｔ字接合部１９７において、すなわち、クロストレンチ機構１９１と交差トレンチとの間において存在する局所的なトレンチ深さの変化が５％未満になることが確実にされる。
一実施形態では、Ｔ字接合部１９７は１つ以上のトレンチテーパ区分１９７１を含む。１つ以上のトレンチテーパ区分１９７１は、Ｔ字接合部１９７の水平断面積を低減するように構成することができる。
例えば、図２３Ｂを参照すると、トレンチテーパ区分１９７１は、交差トレンチ１４、１６の側壁１４４、１６４において、例えば、第２の横方向Ｙに沿ってクロストレンチ機構１９１と横方向に重なる部分において形成され得る。例えば、前記部分内において、トレンチ側壁１４４、１６４は、クロストレンチ機構１９１の方を向いた段状のプロファイルを呈する。別の実施形態（図示されていない）では、トレンチテーパ区分１９７１は、クロストレンチ機構１９１の方を向いたバルジ状の形態を呈することができる。
図２３Ｃに示されるとおりの、図２３Ｂの実施形態と組み合わせることができる、別の実施形態では、トレンチテーパ区分１９７１はＴ字接合部１９７の角部の一方または両方において形成され得る。例えば、角部は、Ｔ字接合部１９７の水平断面積を低減するために、丸くなっているか、または段状のプロファイルを有するように形成され得る。
例えば、トレンチテーパ区分１９７１（例えば、図２３Ｂ〜Ｃに示されるとおりの段）は交差トレンチ１４、１６（図２３Ｂ）および／またはクロストレンチ機構１９１（図２３Ｃ）のそれぞれの側壁から少なくとも２０ｎｍ、少なくとも１００ｎｍまたは少なくとも２００ｎｍ延びる。
以下においてさらに説明される図２４からより明らかになるように、用語「Ｔ字接合部」は、クロストレンチ機構１９１および交差トレンチがＹ字状交差を形成する変形体をも包含する。例えば、図２４に示される実施形態では、２つの第１の種類のメサ１７を含む中央部分の左側および右側において、それぞれの２つの第２の種類のメサ１８が、クロストレンチ機構１９１を含む切り離し構造１９によって前記第１の区分１８１と第２の区分１８２とに分離されている。例えば、第１、第２または第３の種類の３つのトレンチ（１４、１５、１６と呼ばれる）が活性領域１−２内の２つの第２の種類のメサ１８を横方向に閉じ込める。移行領域１−２３内において、第１、第２または第３の種類の３つのトレンチ（１４、１５、１６と呼ばれる）は合併するか、またはそれぞれ、クロストレンチ機構１９１に当接する。図示のように、第１、第２または第３の種類の３つのトレンチ（１４、１５、１６と呼ばれる）のうちの２つはクロストレンチ機構とＹ字状の形態で交差する。
さらに、メサ１７、１８およびトレンチ１４、１５、１６は必ずしも終端領域１−３内へ延びなければならないわけではなく、むしろ、終端領域１−３は、活性領域１−２内に存在するトレンチ−メサパターンと比べて異なる仕方で構造化されていてもよいことを理解されたい。例えば、図２４において見ることができるように、終端領域１−３内のトレンチパターンは活性領域１−２内のトレンチパターンと異なっていてもよい。例えば、トレンチパターンは、移行領域１−２３内で、すなわち、また、切り離し構造（例えば、クロストレンチ機構（単数または複数）１９１）も位置付けられ得る領域内で変更される。
パワー半導体デバイス１の一実施形態の水平投影図の区分を概略的に例示的に示す、図２４をなおも参照すると、少なくとも、活性領域１−２内の半導体本体１０によって形成された第２の種類のメサ１８の第１の区分１８１、および少なくとも、終端領域１−３内の半導体本体１０によって形成された第２の種類のメサ１８の第２の区分１８２は、第１の横方向Ｘに沿って互いに横方向に変位している。
例えば、（例えば、クロストレンチ機構１９１として実装された）切り離し構造１９は、図２４に示されるように、第２の種類のメサ１８内に配置され得、第２の横方向Ｙにおいて、第１の区分（単数または複数）１８１を終端させることによって第２の種類のメサ１８を区分１８１および１８２に分離し得る。例えば、第１の横方向Ｘに沿って、第１の区分１８１は第２の区分１８２と横方向に重ならない。例えば、第１の区分１８１と第２の区分１８２とは、第１の横方向Ｘに沿って、およそ（またはちょうど）１つのトレンチ幅だけ、例えば、１つのソーストレンチ１６の幅だけ、横方向に変位し得る。
最後に、図１８に概略的に例示的に示される方法２を参照すると、方法２は、様々な実施形態において、例えば、先行する図面に関して説明されたパワー半導体デバイス１の例示的な実施形態に対応する実施形態において実施され得ることを理解されたい。その限りにおいて、上述のことが参照される。概して、方法２は、負荷電流を導通するように構成された活性領域と、この活性領域を包囲する不活性終端領域と、活性領域および不活性終端領域の各々の一部を形成する半導体本体と、第１の負荷端子および第２の負荷端子であって、活性領域は、第１の負荷端子と第２の負荷端子との間において負荷電流を導通するように構成されている、第１の負荷端子および第２の負荷端子と、負荷電流を制御するための制御信号を受信するように構成された制御端子と、半導体本体内へ延び、第１の横方向に沿って互いに隣接して配置された複数のトレンチを有する少なくとも１つのパワーセルと、を備える、パワー半導体デバイスが提供される、第１のステップ２１を含み得る。複数のトレンチの各々はトレンチ電極を含む。トレンチの各々は、第２の横方向に沿って活性領域内へ延びるストライプ状構成を有する。少なくとも１つのパワーセルの各々の複数のトレンチは、少なくとも１つの第１の種類のトレンチであって、このトレンチのトレンチ電極は制御端子に電気接続されている、少なくとも１つの第１の種類のトレンチ、および少なくとも１つの第２の種類のトレンチであって、このトレンチのトレンチ電極は、制御端子の電位と異なる電位に電気接続されているか、もしくは電気的に浮遊している、少なくとも１つの第２の種類のトレンチを含む。トレンチは複数のメサを空間的に閉じ込める。複数のメサは、活性領域内の第１の負荷端子に電気接続されており、負荷電流の少なくとも一部を導通するように構成された少なくとも１つの第１の種類のメサ、および負荷電流を導通しないように構成された少なくとも１つの第２の種類のメサを含む。方法２は、前記少なくとも１つの第２の種類のメサのうちの少なくとも１つの内部に配置されており、少なくとも１つの第２の種類のメサを、少なくとも、活性領域内の半導体本体によって形成された第１の区分に、および少なくとも、終端領域内の半導体本体によって形成された第２の区分に分離する切り離し構造が提供される、第２のステップ２２をさらに含み得る。
以上において、パワー半導体デバイスおよび対応する加工方法に関する実施形態が説明された。例えば、これらの半導体デバイスはシリコン（Ｓｉ）をベースとする。したがって、単結晶半導体領域または層、例えば、半導体本体１０、および半導体本体１０の領域／区域、例えば、領域１００、１０１、１０２、１０９、１０８、１８１、１８２、１７１、１７２などは、単結晶Ｓｉ領域またはＳｉ層であることができる。他の実施形態では、多結晶またはアモルファスシリコンが用いられてもよい。
しかし、半導体本体１０およびその領域／区域は、半導体デバイスの製造に適した任意の半導体材料で作製することができることを理解されたい。このような材料の例としては、数例を挙げると、これらに限定されるわけではないが、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）などの元素半導体材料、炭化ケイ素（ＳｉＣ）もしくはシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ族化合物半導体材料、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰａ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）もしくはヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）などの二元、三元もしくは四元ＩＩＩ−Ｖ半導体材料、およびテルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）などの二元もしくは三元ＩＩ−ＶＩ半導体材料が挙げられる。上述の半導体材料は「ホモ接合半導体材料」とも呼ばれる。２つの異なる半導体材料を組み合わせると、ヘテロ接合半導体材料が形成される。ヘテロ接合半導体材料の例としては、これらに限定されるわけではないが、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウム（ＡｌＧａＮ）、ケイ素−炭化ケイ素（ＳｉｘＣ１−ｘ）およびケイ素−ＳｉＧｅヘテロ接合半導体材料が挙げられる。パワー半導体デバイスの用途のためには、現在、主として、Ｓｉ、ＳｉＣ、ＧａＡｓおよびＧａＮ材料が用いられている。
「〜の真下（ｕｎｄｅｒ）」、「〜の下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「〜の真上（ｏｖｅｒ）」、「上部（ｕｐｐｅｒ）」および同様のものなどの空間的相対語は、１つの要素の、第２の要素に対する位置付けを説明するための記述を容易にするために用いられる。これらの用語は、図に示されるものと異なる向きに加えて、それぞれのデバイスの異なる向きを包含することを意図されている。さらに、「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」、および同様のものなどの用語は、同様に、様々な要素、領域、区域などを記述するために用いられ、同じく、限定を意図されてはいない。本記載全体を通じて同様の用語は同様の要素を指す。
本明細書で使用するとき、用語「〜を有する（ｈａｖｉｎｇ）」、「〜を包含する（ｃｏｎｔａｉｎｉｎｇ）」、「〜を含む（ｉｎｃｌｕｄｉｎｇ）」、「〜を備える（ｃｏｍｐｒｉｓｉｎｇ）」、「〜を呈する（ｅｘｈｉｂｉｔｉｎｇ）」および同様のものは、述べられている要素または特徴の存在を指示するが、追加の要素または特徴を除外しないオープンエンドな用語である。
上述の変形および適用の範囲を念頭に置いて、本発明は上述の説明によって限定されず、また、添付の図面によっても限定されないことを理解されたい。その代わりに、本発明は添付の請求項およびそれらの法的同等物によってのみ限定される。
１ パワー半導体デバイス
１−１ パワーセル
１−２ 活性領域
１−３ 不活性終端構造
１−４ チップ縁部
１−５ サブセル
１−２３ 移行領域
１０ 半導体本体
１１ 第１の負荷端子
１２ 第２の負荷端子
１３ 制御端子
１４ 第１の種類のトレンチ
１５ 第２の種類のトレンチ
１６ 第２の種類のトレンチ
１７ 第１の種類のメサ
１８ 第２の種類のメサ
１９ 切り離し構造
２０ 分断構造
１００ ドリフト領域
１０１ ソース領域
１０２ チャネル領域
１０３ バリア領域
１０７ ドープ領域
１０８ ドープ半導体領域
１０９ ドープ接触領域
１１１ 第１の接触プラグ
１１２ 絶縁層
１１３ 第２の接触プラグ
１１４ 第３の接触プラグ
１１５ ソースランナ
１１６ フィールド
１１９ 接触プラグ
１３２ 絶縁構造
１３３ 制御電極プラグ
１３５ 制御ランナ
１４１ トレンチ電極
１４２ トレンチ絶縁体
１４４ トレンチ側壁
１４５ トレンチ底部
１４８ スペーサトレンチ区分
１５１ トレンチ電極
１５２ トレンチ絶縁体
１５４ トレンチ側壁
１５５ トレンチ底部
１６１ トレンチ電極
１６２ トレンチ絶縁体
１６４ トレンチ側壁
１６５ トレンチ底部
１６８ スペーサトレンチ区分
１７１ 第１の区分
１７２ 第２の区分
１７５ 移行部
１８１ 第１の区分
１８２ 第２の区分
１８５ 第１の移行部
１８７ クロスメサ区分
１９１ クロストレンチ機構
１９１−１ 第１のクロストレンチセグメント
１９１−２ 第２のクロストレンチセグメント
１９７ Ｔ字接合部
１９８ 柱状トレンチ
２０１ クロストレンチ機構
２０１−１ 第１のクロストレンチセグメント
２０１−２ 第２のクロストレンチセグメント
１０２１ ｐｎ接合
１０２２ チャネル接触領域
１７１１ 小区分
１７１２ 小区分
１８１１ 第１の小区分
１８１２ 第２の小区分
１９１１ クロストレンチ電極
１９１２ 絶縁材料
１９７１ トレンチテーパ区分
１９８１ 柱状トレンチ電極
１９８２ 柱状トレンチ絶縁体
２０１１ クロストレンチ電極
２０１２ 絶縁材料

Claims (29)

  1. パワー半導体デバイス（１）であって、
    − 負荷電流を導通するように構成された活性領域（１−２）と、
    − 前記活性領域（１−２）を包囲する不活性終端領域（１−３）と、
    − 前記活性領域（１−２）および前記不活性終端領域（１−３）の各々の一部を形成する半導体本体（１０）と、
    − 第１の負荷端子（１１）および第２の負荷端子（１２）であって、前記活性領域（１−２）は、前記第１の負荷端子（１１）と前記第２の負荷端子（１２）との間において前記負荷電流を導通するように構成されている、第１の負荷端子（１１）および第２の負荷端子（１２）と、
    − 前記負荷電流を制御するための制御信号を受信するように構成された制御端子（１３）と、
    − 前記半導体本体（１０）内へ延び、第１の横方向（Ｘ）に沿って互いに隣接して配置された複数のトレンチ（１４、１５、１６）を有する少なくとも１つのパワーセル（１−１）であって、
    − 前記複数のトレンチ（１４、１５、１６）の各々はトレンチ電極（１４１、１５１、１６１）を含み、前記トレンチ（１４、１５、１６）の各々は、第２の横方向（Ｙ）に沿って前記活性領域（１−２）内へ延びるストライプ状構成を有し、前記少なくとも１つのパワーセル（１−１）の各々の前記複数のトレンチ（１４、１５、１６）は、少なくとも１つの第１の種類のトレンチ（１４）であって、前記トレンチ（１４）のトレンチ電極（１４１）は前記制御端子（１３）に電気接続されている、少なくとも１つの第１の種類のトレンチ（１４）、および少なくとも１つの第２の種類のトレンチ（１５、１６）であって、前記トレンチ（１５、１６）のトレンチ電極（１５１、１６１）は、前記制御端子（１３）の電位と異なる電位に電気接続されているか、もしくは電気的に浮遊している、少なくとも１つの第２の種類のトレンチ（１５、１６）を含み、
    − 前記トレンチ（１４、１５、１６）は複数のメサ（１７、１８）を空間的に閉じ込め、前記複数のメサ（１７、１８）は、前記活性領域（１−２）内の前記第１の負荷端子（１１）に電気接続されており、前記負荷電流の少なくとも一部を導通するように構成された少なくとも１つの第１の種類のメサ（１７）、および前記負荷電流を導通しないように構成された少なくとも１つの第２の種類のメサ（１８）を含む、
    少なくとも１つのパワーセル（１−１）と、
    − 前記少なくとも１つの第２の種類のメサ（１８）のうちの少なくとも１つの内部に配置されており、前記少なくとも１つの第２の種類のメサ（１８）を、少なくとも、前記活性領域（１−２）内の前記半導体本体（１０）によって形成された第１の区分（１８１）と、少なくとも、前記終端領域（１−３）内の前記半導体本体（１０）によって形成された第２の区分（１８２）とに分離する切り離し構造（１９）と、
    を備える、パワー半導体デバイス（１）。
  2. 前記切り離し構造（１９）が前記少なくとも１つの第２の種類のメサ（１８）の鉛直断面内の電気絶縁を提供する、請求項１に記載のパワー半導体デバイス（１）。
  3. 前記切り離し構造（１９）が、前記少なくとも１つの第２の種類のメサ（１８）の鉛直断面を満たす絶縁体（１９１２）を含む、請求項１または２に記載のパワー半導体デバイス（１）。
  4. 前記切り離し構造（１９）が、鉛直方向（Ｚ）に沿って、少なくとも、前記少なくとも１つの第２の種類のメサ（１８）を横方向に閉じ込める前記２つのトレンチ（１４）の各々まで延びる、請求項１〜３のいずれか一項に記載のパワー半導体デバイス（１）。
  5. 前記切り離し構造（１９）が、前記第２の横方向（Ｙ）の前記少なくとも１つの第２の種類のメサ（１８）の総延長の５％未満の前記第２の横方向（Ｙ）の総延長を有する、請求項１〜４のいずれか一項に記載のパワー半導体デバイス（１）。
  6. 前記切り離し構造（１９）が、前記第１の区分（１８１）を前記第２の区分（１８２）から電気的に切り離すように構成されている、請求項１〜５のいずれか一項に記載のパワー半導体デバイス（１）。
  7. 前記切り離し構造（１９）が、前記第２の種類のメサ（１８）を前記第１の種類のメサ（１７）から電気的に切り離すようにさらに構成されている、請求項１〜６のいずれか一項に記載のパワー半導体デバイス（１）。
  8. 前記切り離し構造（１９）が、前記第１の区分（１８１）の鉛直断面関連オーム抵抗の少なくとも１０倍の大きさの鉛直断面関連オーム抵抗を呈する、請求項１〜７のいずれか一項に記載のパワー半導体デバイス（１）。
  9. 前記切り離し構造（１９）が、前記少なくとも１つの第２の種類のメサ（１８）を横方向に閉じ込める前記２つのトレンチ（１４、１６）のそれぞれのスペーサトレンチ区分（１４８、１６８）を含む、請求項１〜８のいずれか一項に記載のパワー半導体デバイス（１）。
  10. 前記切り離し構造（１９）が、前記複数のトレンチ（１４、１５、１６）のうちの少なくとも２つの間で前記第１の横方向（Ｘ）に沿って前記少なくとも１つのメサ（１８）を貫いて延びるクロストレンチ機構（１９１）を含む、請求項１〜９のいずれか一項に記載のパワー半導体デバイス（１）。
  11. 前記クロストレンチ機構（１９１）が前記少なくとも１つのパワーセル（１−１）の前記複数のメサ（１７、１８）の各々を貫いて延びる、請求項１０に記載のパワー半導体デバイス（１）。
  12. 前記クロストレンチ機構（１９１）が少なくとも１つの第１のクロストレンチセグメント（１９１−１）および少なくとも１つの第２のクロストレンチセグメント（１９１−２）を含み、前記少なくとも１つの第２のクロストレンチセグメント（１９１−２）は前記第１の横方向（Ｘ）および前記第２の横方向（Ｙ）の各々に沿って前記第１のクロストレンチセグメント（１９１−１）から横方向に変位している、請求項１０または１１に記載のパワー半導体デバイス（１）。
  13. 前記クロストレンチ機構（１９１）が交差トレンチとＴ字接合部（１９７）を形成し、前記交差トレンチは前記第１の種類のトレンチ（１４）および前記第２の種類のトレンチ（１６）のうちの１つであり、前記Ｔ字接合部（１９７）は１つ以上のトレンチテーパ区分（１９７１）を含む、請求項１０〜１２のいずれか一項に記載のパワー半導体デバイス（１）。
  14. 前記Ｔ字接合部（１９７）の深さが前記交差トレンチ（１４、１６）の深さの１０５％よりも小さく、前記深さは前記活性領域（１−２）内に存在する、請求項１３に記載のパワー半導体デバイス（１）。
  15. 前記クロストレンチ機構（１９１）が、前記トレンチ電極（１４１）のうちの少なくとも１つと電気接続されたクロストレンチ電極（１９１１）を含む、請求項１０〜１４のいずれか一項に記載のパワー半導体デバイス（１）。
  16. 前記少なくとも１つのパワーセル（１−１）の前記複数のトレンチ（１４、１５、１６）が前記第１の種類の少なくとも２つのトレンチ（１４）を含み、前記クロストレンチ電極（１９１１）が前記第１の種類のトレンチ電極（１４１）の各々と電気接続されている、請求項１５に記載のパワー半導体デバイス（１）。
  17. 前記活性領域（１−２）内において、前記少なくとも１つのメサ（１８）の前記第１の負荷端子（１１）と前記第１の区分（１８１）との間の第１の移行部（１８５）が、少なくとも、一方の導電型の電荷キャリアのための電気絶縁部を提供し、前記終端領域（１−３）内において、前記少なくとも１つのメサ（１８）の前記第２の区分（１８２）が前記第１の負荷端子（１１）に電気接続されている、請求項１〜１６のいずれか一項に記載のパワー半導体デバイス（１）。
  18. 前記切り離し構造（１９）が前記少なくとも１つの第２の種類のトレンチ（１５、１６）を分断する、請求項１〜１７のいずれか一項に記載のパワー半導体デバイス（１）。
  19. 前記第２の種類のトレンチが、ソーストレンチ（１６）であって、前記ソーストレンチ（１６）のトレンチ電極（１６１）は前記活性領域（１−２）内の前記第１の負荷端子（１１）に電気接続されている、ソーストレンチ（１６）である、請求項１〜１８のいずれか一項に記載のパワー半導体デバイス（１）。
  20. 前記パワー半導体デバイス（１）が、マイクロパターントレンチ構造を有するＩＧＢＴである、請求項１〜１９のいずれか一項に記載のパワー半導体デバイス（１）。
  21. 前記活性領域（１−２）内に配置されており、前記少なくとも１つのメサ（１８）の前記第１の区分（１８１）を、前記第２の横方向（Ｙ）に沿って、少なくとも第１の小区分（１８１１）に、および少なくとも第２の小区分（１８１２）に分離する分断構造（２０）をさらに備える、請求項１〜２０のいずれか一項に記載のパワー半導体デバイス（１）。
  22. 前記切り離し構造（１９）が前記半導体本体（１０）と異なる、請求項１〜２１のいずれか一項に記載のパワー半導体デバイス（１）。
  23. 少なくとも、前記活性領域（１−２）内の前記半導体本体（１０）によって形成された前記第２の種類のメサ（１８）の前記第１の区分（１８１）、および少なくとも、前記終端領域（１−３）内の前記半導体本体（１０）によって形成された前記第２の種類のメサ（１８）の前記第２の区分（１８２）が、前記第１の横方向（Ｘ）に沿って互いに横方向に変位している、請求項１〜２２のいずれか一項に記載のパワー半導体デバイス（１）。
  24. 前記第１の種類のメサ（１７）が、前記第１の横方向（Ｘ）に沿って、活性メサ部分と不活性メサ部分とに分離されている、請求項１〜２３のいずれか一項に記載のパワー半導体デバイス（１）。
  25. 前記活性メサ部分が前記第１の種類のトレンチ（１４）に隣接して配置されており、前記不活性メサ部分が前記第２の種類のトレンチ（１６）に隣接して配置されている、請求項２４に記載のパワー半導体デバイス（１）。
  26. 各パワーセル（１−１）が、一方は、前記負荷電流を制御するための制御トレンチとして実装され、他方はダミートレンチとして実装された、少なくとも２つの第１の種類のトレンチ（１４）を含む、請求項１〜２５のいずれか一項に記載のパワー半導体デバイス（１）。
  27. 水平断面内において、前記複数のトレンチ（１４、１５、１６）が前記活性領域（１−２）の少なくとも３０％と横方向に重なる、請求項１〜２６のいずれか一項に記載のパワー半導体デバイス（１）。
  28. 前記不活性終端領域（１−３）内に配置されており、前記活性領域（１−２）を包囲するドープ半導体領域（１０８）をさらに備え、前記切り離し構造（１９）が、前記ドープ半導体領域（１０８）から少なくとも２００ｎｍだけ前記活性領域（１−２）の方へ横方向に変位して配置されており、前記ドープ半導体領域（１０８）は前記第１の負荷端子（１１）に電気接続されている、請求項１〜２７のいずれか一項に記載のパワー半導体デバイス（１）。
  29. パワー半導体デバイス（１）を提供すること（２１）を含む方法（２）であって、前記パワー半導体デバイス（１）は、
    − 負荷電流を導通するように構成された活性領域（１−２）と、
    − 前記活性領域（１−２）を包囲する不活性終端領域（１−３）と、
    − 前記活性領域（１−２）および前記不活性終端領域（１−３）の各々の一部を形成する半導体本体（１０）と、
    − 第１の負荷端子（１１）および第２の負荷端子（１２）であって、前記活性領域（１−２）は、前記第１の負荷端子（１１）と前記第２の負荷端子（１２）との間において前記負荷電流を導通するように構成されている、第１の負荷端子（１１）および第２の負荷端子（１２）と、
    − 前記負荷電流を制御するための制御信号を受信するように構成された制御端子（１３）と、
    − 前記半導体本体（１０）内へ延び、第１の横方向（Ｘ）に沿って互いに隣接して配置された複数のトレンチ（１４、１５、１６）を有する少なくとも１つのパワーセル（１−１）であって、
    − 前記複数のトレンチ（１４、１５、１６）の各々はトレンチ電極（１４１、１５１、１６１）を含み、前記トレンチ（１４、１５、１６）の各々は、第２の横方向（Ｙ）に沿って前記活性領域（１−２）内へ延びるストライプ状構成を有し、前記少なくとも１つのパワーセル（１−１）の各々の前記複数のトレンチ（１４、１５、１６）は、少なくとも１つの第１の種類のトレンチ（１４）であって、前記トレンチ（１４）のトレンチ電極（１４１）は前記制御端子（１３）に電気接続されている、少なくとも１つの第１の種類のトレンチ（１４）、および少なくとも１つの第２の種類のトレンチ（１５、１６）であって、前記トレンチ（１５、１６）のトレンチ電極（１５１、１６１）は、前記制御端子（１３）の電位と異なる電位に電気接続されているか、もしくは電気的に浮遊している、少なくとも１つの第２の種類のトレンチ（１５、１６）を含み、
    − 前記トレンチ（１４、１５、１６）は複数のメサ（１７、１８）を空間的に閉じ込め、前記複数のメサ（１７、１８）は、前記活性領域（１−２）内の前記第１の負荷端子（１１）に電気接続されており、前記負荷電流の少なくとも一部を導通するように構成された少なくとも１つの第１の種類のメサ（１７）、および前記負荷電流を導通しないように構成された少なくとも１つの第２の種類のメサ（１８）を含む、
    少なくとも１つのパワーセル（１−１）と、
    を備え、
    前記方法（２）は、前記少なくとも１つの第２の種類のメサ（１８）のうちの少なくとも１つの内部に配置されており、前記少なくとも１つの第２の種類のメサ（１８）を、少なくとも、前記活性領域（１−２）内の前記半導体本体（１０）によって形成された第１の区分（１８１）と、少なくとも、前記終端領域（１−３）内の前記半導体本体（１０）によって形成された第２の区分（１８２）とに分離する切り離し構造（１９）を提供すること（２２）をさらに含む、
    方法（２）。
JP2018100178A 2017-05-29 2018-05-25 ｄＶ／ｄｔ可制御性およびクロストレンチ機構を有するパワー半導体デバイス Active JP7329907B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017111595 2017-05-29
DE102017111595.1 2017-05-29

Publications (2)

Publication Number Publication Date
JP2019009428A true JP2019009428A (ja) 2019-01-17
JP7329907B2 JP7329907B2 (ja) 2023-08-21

Family

ID=64109652

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018100178A Active JP7329907B2 (ja) 2017-05-29 2018-05-25 ｄＶ／ｄｔ可制御性およびクロストレンチ機構を有するパワー半導体デバイス

Country Status (5)

Country Link
US (3) US10304952B2 (ja)
JP (1) JP7329907B2 (ja)
KR (1) KR102558629B1 (ja)
CN (2) CN108933169B (ja)
DE (1) DE102018112344A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022024813A1 (ja) * 2020-07-31 2022-02-03 ローム株式会社 ＳｉＣ半導体装置
WO2022024812A1 (ja) * 2020-07-31 2022-02-03 ローム株式会社 ＳｉＣ半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018112344A1 (de) * 2017-05-29 2018-11-29 Infineon Technologies Ag Leistungshalbleitervorrichtung mit dV/dt-Steuerbarkeit und Quergrabenanordnung
WO2019116696A1 (ja) * 2017-12-14 2019-06-20 富士電機株式会社 半導体装置
DE102018130095B4 (de) * 2018-11-28 2021-10-28 Infineon Technologies Dresden GmbH & Co. KG Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
DE102019107151A1 (de) * 2019-03-20 2020-09-24 Infineon Technologies Ag Elektrodengrabenstruktur und isolierungsgrabenstruktur enthaltende halbleitervorrichtung und herstellungsverfahren dafür

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050280078A1 (en) * 2004-06-18 2005-12-22 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
JP2007266570A (ja) * 2006-03-02 2007-10-11 Denso Corp 絶縁ゲート型バイポーラトランジスタ
US20150236143A1 (en) * 2014-02-20 2015-08-20 Infineon Technologies Ag Semiconductor Device and RC-IGBT with Zones Directly Adjoining a Rear Side Electrode
WO2017029719A1 (ja) * 2015-08-19 2017-02-23 三菱電機株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9147727B2 (en) 2013-09-30 2015-09-29 Infineon Technologies Ag Semiconductor device and method for forming a semiconductor device
US9337185B2 (en) * 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor devices
JP2015162610A (ja) 2014-02-27 2015-09-07 株式会社東芝 半導体装置
US9570577B2 (en) 2014-05-12 2017-02-14 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with source zones formed in semiconductor mesas
US9231091B2 (en) 2014-05-12 2016-01-05 Infineon Technologies Ag Semiconductor device and reverse conducting insulated gate bipolar transistor with isolated source zones
DE102014113557B4 (de) * 2014-09-19 2020-06-10 Infineon Technologies Ag Halbleitervorrichtung mit variablem resistivem element
DE102018112344A1 (de) * 2017-05-29 2018-11-29 Infineon Technologies Ag Leistungshalbleitervorrichtung mit dV/dt-Steuerbarkeit und Quergrabenanordnung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050280078A1 (en) * 2004-06-18 2005-12-22 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
JP2006005248A (ja) * 2004-06-18 2006-01-05 Toshiba Corp 絶縁ゲート型半導体装置
JP2007266570A (ja) * 2006-03-02 2007-10-11 Denso Corp 絶縁ゲート型バイポーラトランジスタ
US20150236143A1 (en) * 2014-02-20 2015-08-20 Infineon Technologies Ag Semiconductor Device and RC-IGBT with Zones Directly Adjoining a Rear Side Electrode
CN104867925A (zh) * 2014-02-20 2015-08-26 英飞凌科技股份有限公司 半导体器件及有与背面电极直接邻接区的rc-igbt
JP2015156489A (ja) * 2014-02-20 2015-08-27 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 後側の電極に直接隣接するゾーンを有する半導体素子およびｒｃ−ｉｇｂｔ
WO2017029719A1 (ja) * 2015-08-19 2017-02-23 三菱電機株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022024813A1 (ja) * 2020-07-31 2022-02-03 ローム株式会社 ＳｉＣ半導体装置
WO2022024812A1 (ja) * 2020-07-31 2022-02-03 ローム株式会社 ＳｉＣ半導体装置

Also Published As

Publication number Publication date
US20210313460A1 (en) 2021-10-07
KR102558629B1 (ko) 2023-07-24
US11075290B2 (en) 2021-07-27
US20190273155A1 (en) 2019-09-05
US20180342605A1 (en) 2018-11-29
JP7329907B2 (ja) 2023-08-21
CN117316997A (zh) 2023-12-29
DE102018112344A1 (de) 2018-11-29
US10304952B2 (en) 2019-05-28
CN108933169B (zh) 2023-10-31
CN108933169A (zh) 2018-12-04
KR20180130463A (ko) 2018-12-07
US11610986B2 (en) 2023-03-21

Similar Documents

Publication Publication Date Title
KR102654978B1 (ko) dV/dt 제어성을 가진 IGBT
JP7329907B2 (ja) ｄＶ／ｄｔ可制御性およびクロストレンチ機構を有するパワー半導体デバイス
JP6618960B2 (ja) ドリフト空間にｐ層を有するｎチャネルバイポーラパワー半導体素子
KR102553464B1 (ko) Dv/dt 제어 가능 igbt
US11682700B2 (en) Power semiconductor device with dV/dt controllability and low gate charge
CN107978639B (zh) 功率半导体器件的高电压终止结构
US11114528B2 (en) Power transistor with dV/dt controllability and tapered mesas
KR101976259B1 (ko) 필드 플레이트 및 게이트 전극을 갖는 전력 반도체 디바이스 트렌치
KR102601345B1 (ko) 니들 셀 트렌치 mosfet
US10868170B2 (en) Layout for needle cell trench MOSFET
CN114975618A (zh) Mos控制的功率半导体器件的台面接触和制造功率半导体器件的方法
CN111816695A (zh) 反向阻断功率半导体器件和处理反向阻断功率半导体器件的方法
US20220320287A1 (en) Cell Design for MOS-controlled Power Semiconductor Device
US11322587B2 (en) Method of processing a power semiconductor device
US20240030323A1 (en) Power Semiconductor Device and Method of Producing a Power Semiconductor Device
CN116805654A (zh) 双栅极功率半导体器件和控制双栅极功率半导体器件的方法
CN118231403A (zh) 功率半导体器件和生产功率半导体器件的方法
CN111244152A (zh) 具有改进的可控性的功率半导体开关

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210409

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230808

R150 Certificate of patent or registration of utility model

Ref document number: 7329907

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150