KR20180130463A - dV/dt 제어성 및 크로스-트렌치 배치물을 갖는 전력 반도체 디바이스 - Google Patents

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마르쿠스 비나
마테오 다이네스
잉고 디른스토르퍼
에리히 그리에블
크리스티안 예거
요하네스 조지 라벤
카스파르 리엔데르츠
프랭크 디에테르 피르슈
알렉산더 필립포우
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인피니언 테크놀로지스 아게
인피니언 테크놀로지스 드레스덴 게엠베하
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Abstract

전력 반도체 디바이스(1)로서, 부하 전류를 도통시키도록 구성된 활성 영역(1-2)과, 상기 활성 영역(1-2)을 둘러싸는 비활성 종단 영역(1-3)과, 상기 활성 영역(1-2)과 상기 비활성 종단 영역(1-3)의 각각의 일부를 형성하는 반도체 몸체(10)와, 제 1 부하 단자(11) 및 제 2 부하 단자(12) － 상기 활성 영역(1-2)은 상기 제 1 부하 단자(11)와 상기 제 2 부하 단자(12) 사이에서 상기 부하 전류를 도통시키도록 구성됨 － 와, 상기 반도체 몸체(10)로 연장되고 제 1 횡 방향(X)을 따라 서로 인접하게 배치된 복수의 트렌치(14, 15, 16)를 갖는 적어도 하나의 전력 셀(1-1)을 포함하는 전력 반도체 디바이스(1)가 개시된다. 상기 트렌치(14, 15, 16)의 각각은 제 2 횡 방향(Y)을 따라 상기 활성 영역(1-2)으로 연장되는 스트라이프 구성을 갖는다. 상기 트렌치(14, 15, 16)는 복수의 메사(17, 18)를 공간적으로 한정한다. 상기 복수의 메사(17, 18)는, 상기 활성 영역(1-2) 내에서 상기 제 1 부하 단자(11)에 전기적으로 접속되고 상기 부하 전류의 적어도 일부를 도통시키도록 구성되는 적어도 하나의 제 1 유형 메사(17) 및 상기 부하 전류를 도통시키지 않도록 구성된 적어도 하나의 제 2 유형 메사(18)를 포함한다. 상기 디바이스(1)는, 상기 적어도 하나의 제 2 유형 메사(18) 중 적어도 하나 내에 배치되고 상기 적어도 하나의 제 2 유형 메사(18)를 적어도 상기 활성 영역(1-2)에서 상기 반도체 몸체(10)에 의해 형성된 제 1 부분(181)과 적어도 상기 종단 영역(1-3)에서 상기 반도체 몸체(10)에 의해 형성된 제 2 부분(182)으로 분리시키는 디커플링 구조체(19)를 더 포함한다.

Description

dV/dt 제어성 및 크로스-트렌치 배치물을 갖는 전력 반도체 디바이스{POWER SEMICONDUCTOR DEVICE WITH dV/dt CONTROLLABILITY AND CROSS-TRENCH ARRANGEMENT}
본 명세서는 전력 반도체 디바이스의 실시예 및 전력 반도체 디바이스의 처리 방법의 실시예에 관한 것이다. 특히, 본 명세서는, 예컨대 dV/dt 제어성(controllability)을 위해 각자의 트렌치 전극을 갖는 적어도 3개의 트렌치를 각각 포함하는 하나 이상의 전력 셀을 갖는 전력 반도체 디바이스의 실시예 및 대응하는 처리 방법에 관한 것이다.
전기 에너지의 변환 및 전기 모터 또는 전기 기계의 구동과 같은 자동차, 소비자 및 산업용 애플리케이션 내의 현대적 디바이스의 많은 기능은 전력 반도체 디바이스에 의존한다. 몇 가지만 예로 들자면, 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor: IGBT), 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET) 및 다이오드는, 전원 공급 장치 및 전력 변환기 내의 스위치를 포함하되 이에 제한되지는 않는 다양한 애플리케이션에 사용되어 왔다.
전력 반도체 디바이스는 보통 디바이스의 2개의 부하 단자 사이의 부하 전류 경로를 따라 부하 전류를 도통시키도록 구성된 반도체 몸체를 포함한다. 또한, 부하 전류 경로는 종종 게이트 전극이라 칭하는 절연된 전극에 의해 제어될 수 있다. 예를 들어, 예컨대 드라이버 유닛으로부터 대응하는 제어 신호를 수신하면, 제어 전극은 전력 반도체 디바이스를 도통 상태와 차단 상태 중 하나로 설정할 수 있다.
몇몇 경우에, 게이트 전극은 전력 반도체 디바이스의 트렌치 내에 포함될 수 있는데, 트렌치는 예컨대 스트라이프 구성 또는 바늘형 구성을 나타낼 수 있다.
또한, 이러한 트렌치는 하나보다 많은 전극, 예를 들어 서로 분리되어 배치되고 때로는 서로 전기적으로도 절연되는 2 이상의 전극을 종종 포함한다. 예를 들어, 트렌치는 게이트 전극 및 필드 전극을 모두 포함할 수 있는데, 게이트 전극은 각각의 부하 단자로부터 전기적으로 절연될 수 있고, 필드 전극은 부하 단자 중 하나에 전기적으로 접속될 수 있다.
일반적으로 전력 반도체 디바이스의 손실, 예컨대 스위칭 손실을 낮게 유지하는 것이 바람직하다.
예를 들어, 낮은 스위칭 손실은 짧은 스위칭 지속기간, 예컨대, 짧은 턴온 지속기간 및/또는 짧은 턴오프 지속기간을 보장함으로써 달성될 수 있다.
한편, 주어진 애플리케이션에서, 전압의 최대 기울기(dV/dt) 및/또는 부하 전류의 최대 기울기(dI/dt)에 관한 요건이 존재할 수 있다.
일 실시예에 따르면, 전력 반도체 디바이스는, 부하 전류를 도통시키도록 구성된 활성 영역과, 상기 활성 영역을 둘러싸는 비활성 종단 영역과, 상기 활성 영역과 상기 비활성 종단 영역의 각각의 일부를 형성하는 반도체 몸체와, 제 1 부하 단자 및 제 2 부하 단자 － 상기 활성 영역은 상기 제 1 부하 단자와 상기 제 2 부하 단자 사이에서 상기 부하 전류를 도통시키도록 구성됨 － 와, 상기 부하 전류를 제어하기 위한 제어 신호를 수신하도록 구성된 제어 단자와, 상기 반도체 몸체로 연장되고 제 1 횡 방향을 따라 서로 인접하게 배치된 복수의 트렌치를 갖는 적어도 하나의 전력 셀을 포함한다. 상기 복수의 트렌치의 각각은 트렌치 전극을 포함한다. 상기 트렌치의 각각은 제 2 횡 방향을 따라 상기 활성 영역으로 연장되는 스트라이프 구성을 갖는다. 상기 적어도 하나의 전력 셀의 각각의 상기 복수의 트렌치는 상기 제어 단자에 전기적으로 접속되는 트렌치 전극을 갖는 적어도 하나의 제 1 유형 트렌치 및 상기 제어 단자의 전위와 상이한 전위에 전기적으로 접속되거나 전기적으로 플로팅 상태인 트렌치 전극을 갖는 적어도 하나의 제 2 유형 트렌치를 포함한다. 상기 트렌치는 복수의 메사를 공간적으로 한정한다. 상기 복수의 메사는, 상기 활성 영역 내에서 상기 제 1 부하 단자에 전기적으로 접속되고 상기 부하 전류의 적어도 일부를 도통시키도록 구성되는 적어도 하나의 제 1 유형 메사 및 상기 부하 전류를 도통시키지 않도록 구성된 적어도 하나의 제 2 유형 메사를 포함한다. 상기 디바이스는, 상기 적어도 하나의 제 2 유형 메사 중 적어도 하나 내에 배치되고 상기 적어도 하나의 제 2 유형 메사를 적어도 상기 활성 영역에서 상기 반도체 몸체에 의해 형성된 제 1 부분과 적어도 상기 종단 영역에서 상기 반도체 몸체에 의해 형성된 제 2 부분으로 분리시키는 디커플링 구조체를 더 포함한다.
다른 실시예에 따르면, 방법은 전력 반도체 디바이스를 제공하는 단계를 포함하는데, 상기 전력 반도체 디바이스는, 부하 전류를 도통시키도록 구성된 활성 영역과, 상기 활성 영역을 둘러싸는 비활성 종단 영역과, 상기 활성 영역과 상기 비활성 종단 영역의 각각의 일부를 형성하는 반도체 몸체와, 제 1 부하 단자 및 제 2 부하 단자 － 상기 활성 영역은 상기 제 1 부하 단자와 상기 제 2 부하 단자 사이에서 상기 부하 전류를 도통시키도록 구성됨 － 와, 상기 부하 전류를 제어하기 위한 제어 신호를 수신하도록 구성된 제어 단자와, 상기 반도체 몸체로 연장되고 제 1 횡 방향을 따라 서로 인접하게 배치된 복수의 트렌치를 갖는 적어도 하나의 전력 셀을 포함한다. 상기 복수의 트렌치의 각각은 트렌치 전극을 포함한다. 상기 트렌치의 각각은 제 2 횡 방향을 따라 상기 활성 영역으로 연장되는 스트라이프 구성을 갖는다. 상기 적어도 하나의 전력 셀의 각각의 상기 복수의 트렌치는 상기 제어 단자에 전기적으로 접속되는 트렌치 전극을 갖는 적어도 하나의 제 1 유형 트렌치 및 상기 제어 단자의 전위와 상이한 전위에 전기적으로 접속되거나 전기적으로 플로팅 상태인 트렌치 전극을 갖는 적어도 하나의 제 2 유형 트렌치를 포함한다. 상기 트렌치는 복수의 메사를 공간적으로 한정한다. 상기 복수의 메사는, 상기 활성 영역 내에서 상기 제 1 부하 단자에 전기적으로 접속되고 상기 부하 전류의 적어도 일부를 도통시키도록 구성되는 적어도 하나의 제 1 유형 메사 및 상기 부하 전류를 도통시키지 않도록 구성된 적어도 하나의 제 2 유형 메사를 포함한다. 상기 방법은, 상기 적어도 하나의 제 2 유형 메사 중 적어도 하나 내에 배치되고 상기 적어도 하나의 제 2 유형 메사를 적어도 상기 활성 영역에서 상기 반도체 몸체에 의해 형성된 제 1 부분과 적어도 상기 종단 영역에서 상기 반도체 몸체에 의해 형성된 제 2 부분으로 분리시키는 디커플링 구조체를 제공하는 단계를 더 포함한다.
당업자는 다음의 상세한 설명을 읽고 첨부 도면을 볼 때 추가적인 특징 및 장점을 인식할 것이다.
도면의 부분들은 반드시 축척대로 그려진 것은 아니며, 그 대신 본 발명의 원리를 설명하는 것에 중점을 둔다. 또한, 도면에서, 동일한 참조 번호는 대응하는 부분을 나타낸다.
도 1은 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한다.
도 2 내지도 4는 각각 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수직 단면의 부분을 개략적으로 및 예시적으로 도시한다.
도 5a 및 도 5b는 각각 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한다.
도 6은 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수직 단면의 부분을 개략적으로 및 예시적으로 도시한다.
도 7은 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수평 단면의 부분을 개략적으로 및 예시적으로 도시한다.
도 8 및 도 9는 각각 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수직 단면의 부분을 개략적으로 및 예시적으로 도시한다.
도 10 내지 도 15는 각각 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한다.
도 16 및 도 17은 각각 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수직 단면의 부분을 개략적으로 및 예시적으로 도시한다.
도 18은 하나 이상의 실시예에 따른 방법을 개략적으로 및 예시적으로 도시 한다.
도 19a 및 도 19b는 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수평 투영의 부분 및 수직 단면의 부분을 개략적으로 및 예시적으로 도시한다.
도 20 및 도 21은 각각 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수직 단면의 부분을 개략적으로 및 예시적으로 도시한다.
도 22a 및 도 22b는 각각 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한다.
도 23a 내지 도 23c는 각각 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한다.
도 24는 하나 이상의 실시예에 따른 전력 반도체 디바이스의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한다.
다음의 상세한 설명에서는, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시에 의해 도시한 첨부 도면을 참조한다.
이와 관련하여, "상단", "하단", "하방", "전방", "후방", "후위", "선두", "후미", "상방" 등과 같은 방향 용어는, 설명되고 있는 도면의 방위를 참조하여 사용될 수 있다. 실시예의 부분들이 다수의 상이한 방위로 배치될 수 있기 때문에, 방향 용어는 설명의 목적으로 사용되며 결코 제한적이지 않다. 다른 실시예들이 이용될 수 있고 본 발명의 범위를 벗어나지 않으면서 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 따라서, 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안되며, 본 발명의 범위는 첨부된 청구 범위에 의해 정의된다.
이제, 다양한 실시예가 상세히 참조될 것인데, 이들 중 하나 이상의 예는 도면에 도시된다. 각 예는 설명에 의해 제공되며 본 발명의 제한을 의미하지 않는다. 예를 들어, 일 실시예의 일부로서 도시되거나 설명되는 특징은 다른 실시예에서 또는 다른 실시예와 함께 사용되어 또 다른 실시예를 초래할 수 있다. 본 발명은 이러한 수정 및 변형을 포함하는 것으로 의도된다. 예는 특정 용어를 사용하여 설명되는데, 이는 첨부된 청구 범위를 제한하는 것으로 해석되어서는 안된다. 도면은 축척대로 그려진 것이 아니며 단지 설명을 위한 것이다. 명료성을 위해, 달리 언급되지 않으면, 동일한 요소 또는 제조 단계는 상이한 도면에서 동일한 참조 번호에 의해 지칭된다.
본 명세서에서 사용되는 용어 "수평"은 반도체 기판 또는 반도체 구조체의 수평 표면에 실질적으로 평행한 방위를 설명하도록 의도된다. 이것은 예를 들어 반도체 웨이퍼 또는 다이 또는 칩의 표면일 수 있다. 예를 들어, 이하에서 언급되는 제 1 횡 방향(X) 및 제 2 횡 방향(Y)은 모두 수평 방향일 수 있는데, 제 1 횡 방향(X)과 제 2 횡 방향(Y)은 서로 수직일 수 있다.
본 명세서에서 사용된 용어 "수직"은 수평 표면에 실질적으로 수직으로 배치되는 방위, 즉, 반도체 웨이퍼/칩/다이의 표면의 법선 방향에 실질적으로 평행한 방위를 설명하도록 의도된다. 예를 들어, 이하에서 언급되는 연장 방향(Z)은 제 1 횡 방향(X)과 제 2 횡 방향(Y) 모두에 수직인 연장 방향일 수 있다. 연장 방향(Z)은 여기에서 "수직 방향(Z)"이라고도 칭해진다.
본 명세서에서, n-도핑된 것을 "제 1 도전형"이라 칭하고, p-도핑된 것을 "제 2 도전형"이라 칭한다. 대안적으로, 제 1 도전형이 p-도핑된 것일 수 있고 제 2 도전형이 n-도핑된 것일 수 있도록 반대 도핑 관계가 사용될 수 있다.
본 명세서의 맥락에서, "옴 접촉하여", "전기적 접촉하여", "옴 접속된" 및 "전기적으로 접속된"이라는 용어는, 반도체 디바이스의 2개의 영역, 부분, 구역, 부분 또는 파트 사이 또는 하나 이상의 디바이스의 상이한 단자들 사이 또는 반도체 디바이스의 단자 또는 메탈리제이션 또는 전극과 부분 또는 파트 사이에 낮은 옴 전기 접속 또는 낮은 옴 전류 경로가 존재함을 설명하도록 의도된다. 또한, 본 명세서와 관련하여, "접촉하여"라는 용어는 각각의 반도체 디바이스의 두 요소 사이에 직접적인 물리적 접속이 존재함을 설명하도록 의도되는데, 예를 들어, 서로 접촉하는 2개의 요소 사이의 전이부(transition)는 추가 중간 요소 등을 포함하지 않을 수 있다.
또한, 본 명세서의 맥락에서, "전기적 절연"이라는 용어는 달리 명시되지 않으면 일반적으로 유효한 이해의 맥락에서 사용되며, 따라서 2개 이상의 구성요소가 서로 분리되어 위치하고 이들 구성요소를 접속하는 옴 접속이 존재하지 않는다는 것을 설명하도록 의도된다. 그러나, 서로 전기적으로 절연되어 있는 구성요소는 그럼에도 불구하고 서로 커플링될 수 있는데, 예를 들어 기계적 커플링 및/또는 용량성 커플링 및/또는 유도성 커플링될 수 있다. 예를 들면, 커패시터의 2개의 전극은 서로 전기적으로 절연될 수 있고, 동시에, 예를 들어 유전체와 같은 절연체에 의해 서로 기계적 및 용량성 커플링될 수 있다.
본 명세서에서 설명된 특정 실시예들은 스트라이프 셀 또는 셀룰러 셀 구성을 나타내는 전력 반도체 디바이스, 예컨대, 전력 변환기 또는 전원 공급 장치 내에서 사용될 수 있는 전력 반도체 디바이스에 관한 것으로, 이에 제한되는 것은 아니다. 따라서, 실시예에서, 이러한 디바이스는 부하에 공급되고/되거나 각각 전원에 의해 제공되는 부하 전류를 전달하도록 구성될 수 있다. 예를 들어, 전력 반도체 디바이스는, 모놀리식으로 집적된 다이오드 셀, 및/또는 모놀리식으로 집적된 트랜지스터 셀, 및/또는 모놀리식으로 집적된 IGBT 셀, 및/또는 모놀리식으로 집적된 RC-IGBT 셀, 및/또는 모놀리식으로 집적된 MGD(MOS Gated Diode) 셀, 및/또는 모놀리식으로 집적된 MOSFET 셀 및/또는 이들의 유도체와 같은 하나 이상의 활성 전력 반도체 셀을 포함할 수 있다. 이러한 다이오드 셀 및/또는 이러한 트랜지스터 셀은 전력 반도체 모듈에 집적될 수 있다. 이러한 복수의 셀은 전력 반도체 디바이스의 활성 영역과 함께 배치되는 셀 필드를 구성할 수 있다.
본 명세서에서 사용되는 "전력 반도체 디바이스"라는 용어는 고전압 차단 및/또는 고전류 전달 능력을 갖는 단일 칩 상의 반도체 디바이스를 설명하도록 의도된다. 즉, 이러한 전력 반도체 디바이스는, 고전류, 전형적으로는 예컨대 수십 또는 수백 암페어에 이르는 암페어 범위의 고전류, 및/또는 고전압, 전형적으로 15V 초과, 보다 전형적으로는 100V 이상, 예컨대 400V까지의 고전압을 위해 의도된다.
예를 들어, 이하에 설명되는 전력 반도체 디바이스는, 스트라이프 셀 구성 또는 셀룰러 셀 구성을 나타내는 반도체 디바이스일 수 있고, 저전압, 중전압 및/또는 고전압 애플리케이션에서 전력 구성요소로서 사용되도록 구성될 수 있다.
예를 들어, 본 명세서에서 사용되는 "전력 반도체 디바이스"라는 용어는, 예컨대, 데이터 저장, 데이터 컴퓨팅 및/또는 다른 유형의 반도체 기반 데이터 처리를 위해 사용되는 논리적 반도체 디바이스에 관한 것이 아니다.
도 1은 하나 이상의 실시예에 따른 전력 반도체 디바이스(1)의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한다. 도 2 내지 도 4의 각각은 하나 이상의 실시예에 따른 전력 반도체 디바이스(1)의 실시예의 수직 단면의 부분을 개략적으로 및 예시적으로 도시한다. 이하에서는, 도 1 내지 도 4의 각각이 참조될 것이다.
예를 들어, 전력 반도체 디바이스(1)는 제 1 부하 단자(11) 및 제 2 부하 단자(12)에 커플링되는 반도체 몸체(10)를 포함한다.
본 명세서에 개시된 모든 실시예와 관련하여, 전력 반도체 디바이스(1)는 IGBT일 수 있다. 예를 들어, 도 1 내지 도 17의 각각은 IGBT를 실현하도록 구현될 수 있는 전력 반도체 디바이스의 양상을 나타낸다.
예를 들어, 제 1 부하 단자(11)는 이미터 단자이고, 제 2 부하 단자(12)는 콜렉터 단자일 수 있다.
반도체 몸체(10)는 제 1 도전형의 도펀트를 갖는 드리프트 영역(100)을 포함 할 수 있다. 예를 들어, 연장 방향(Z)을 따른 드리프트 영역(100)의 연장 및 그 도펀트 농도는, 예컨대 당업자에게 공지된 방식으로, 전력 반도체 디바이스(1)가 설계되어야 할 차단 전압 정격에 의존하여 선택된다.
또한, 제 1 부하 단자(11)는 전력 반도체 디바이스(1)의 전면(frontside)에 배치될 수 있으며, 전면 메탈리제이션을 포함할 수 있다. 제 2 부하 단자(12)는, 전면과 반대 측에, 예컨대, 전력 반도체 디바이스(1)의 후면에 배치될 수 있고, 예를 들어, 후면 메탈리제이션을 포함할 수 있다. 따라서, 전력 반도체 디바이스(1)는 수직 구성을 나타낼 수 있다. 다른 실시예에서, 제 1 부하 단자(11) 및 제 2 부하 단자(12)의 각각은 전력 반도체 디바이스(1)의 공통 측면, 예컨대, 전면에 배치될 수 있다.
전력 반도체 디바이스(1)는 활성 영역(1-2), 비활성 종단 구조(1-3)(도 1에서 점으로 표시된 영역, 이하 "종단 영역"이라고도 함) 및 칩 에지(1-4)를 더 포함할 수 있다. 반도체 몸체(10)는 활성 영역(1-2)과 비활성 종단 영역의 각각의 일부를 형성할 수 있으며, 칩 에지(1-4)는 반도체 몸체(10)를 횡 방향으로 종단시킬 수 있다. 칩 에지(1-4)는 예를 들어 웨이퍼 다이싱에 의해 형성될 수 있고, 수직 방향(Z)을 따라 연장될 수 있다. 비활성 다이 종단 구조(1-3)는 도 1에 도시된 바와 같이 활성 영역(1-2)과 칩 에지(1-4) 사이에 배치될 수 있다.
본 명세서에서, "활성 영역" 및 "종단 구조"라는 용어는 일반적인 방식으로 사용될 수 있는데, 즉, 활성 영역(1-2) 및 종단 구조(1-3)는 보통 그와 연관된 원칙적 기술 기능을 제공하도록 구성될 수 있다. 예를 들어, 전력 반도체 디바이스(1)의 활성 영역(1-2)은 단자들(11, 12) 사이에서 부하 전류를 도통시키도록 구성되는 반면, 종단 구조(1-3)는 부하 전류를 도통시키지 않고 오히려 실시예에 따라 전계의 진행, 차단 능력의 보장, 활성 영역(1-2)의 안전한 종단 등에 관한 기능을 수행한다. 예를 들어, 종단 구조(1-3)는 도 1에 도시된 바와 같이 활성 영역(1-2)을 완전히 둘러쌀 수 있다.
활성 영역(1-2)은 적어도 하나의 전력 셀(1-1)을 포함할 수 있다. 실시예에서는, 활성 영역(1-2) 내에 이러한 전력 셀(1-1)이 복수 개 포함된다. 전력 셀(1-1)의 수는 100보다 크거나, 1000보다 크거나, 심지어 10,000보다 클 수 있다. 전력 셀(1-1)은 각각 동일한 구성을 나타낼 수 있다. 따라서, 실시예에서, 각각의 전력 셀(1-1)은 예컨대 도 2 내지 도 17에 도시된 바와 같은 전력 유닛 셀의 구성을 나타낼 수 있다. 이하에서, 특정 전력 셀(1-1)의 예시적인 구성에 대한 설명이 제시될 때(예컨대, "전력 셀(1-1)은 ...을 포함한다" 또는 "전력 셀(1-1)의 구성요소는 ...이다/...을 갖는다" 등), 이 설명은 명시적으로 달리 언급하지 않는다면, 전력 반도체 디바이스(1)에 포함될 수 있는 모든 전력 셀(1-1)에 동일하게 적용될 수 있다.
각각의 전력 셀(1-1)은 도 1에 개략적으로 도시된 바와 같이 스트라이프 구성을 나타낼 수 있는데, 각각의 전력 셀(1-1) 및 그 구성요소의 하나의 횡 방향, 예컨대, 제 2 횡 방향(Y)을 따른 총 횡 방향 연장은, 다른 횡 방향, 예컨대, 제 1 횡 방향(X)을 따른 총 횡 방향 연장보다 실질적으로 더 클 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 각각의 스트라이프 전력 셀(1-1)의 제 2 횡 방향(Y)에서의 더 긴 총 횡 방향 연장은 심지어 이 횡 방향을 따른 활성 영역(1-2)의 총 연장보다 더 클 수 있다.
다른 실시예에서, 각각의 전력 셀(1-1)은 셀룰러 구성을 나타낼 수 있는데, 여기서 각각의 전력 셀(1-1)의 횡 방향 연장은 활성 영역(1-2)의 총 횡 방향 연장보다 실질적으로 더 작을 수 있다. 그러나, 본 발명은 그것보다는 전력 셀(1-1)이 스트라이프 형상을 갖는 전력 반도체 디바이스(1)의 실시예에 관한 것이다.
여기에 개시된 모든 실시예를 참조하면, 각각의 전력 셀(1-1)은 스트라이프 구성을 나타낼 수 있고 IGBT 기능을 제공하도록 구성될 수 있다.
각각의 전력 셀(1-1)은 적어도 부분적으로 반도체 몸체(10)로 연장될 수 있고, 드리프트 영역(100)의 적어도 일부를 포함할 수 있다. 또한, 각각의 전력 셀(1-1)은 제 1 부하 단자(11)와 전기적으로 접속될 수 있다. 각각의 전력 셀(1-1)은 상기 단자들(11 및 12) 사이에서 부하 전류의 일부를 도통시키고 상기 단자들(11 및 12) 사이에 인가된 차단 전압을 차단하도록 구성될 수 있다.
전력 반도체 디바이스(1)를 제어하기 위해, 각각의 전력 셀(1-1)은 각각의 전력 셀(1-1)을 도통 상태와 차단 상태 중 하나로 선택적으로 설정하도록 구성된 제어 전극에 동작 가능하게 커플링되거나, 또는 제어 전극을 각각 포함할 수 있다.
예를 들어, 도 2 내지 도 4에 도시된 예를 참조하면, 소스 영역(101)은 제 1 부하 단자(11)와 전기적으로 접속될 수 있으며, 제 1 도전형의 도펀트를 예컨대 드리프트 영역(100)보다 상당히 더 큰 도펀트 농도로 포함할 수 있다. 또한, 제 2 도전형의 도펀트를 포함하고 소스 영역(101)과 드리프트 영역(100)을 분리시키는, 예컨대 소스 영역(101)을 드리프트 영역(100)으로부터 격리시키는, 채널 영역(102)이 제공될 수 있다. 채널 영역(102)과 드리프트 영역(100)사이의 전이부는 pn-접합(1021)을 형성할 수 있다. 드리프트 영역(100)은 제 2 부하 단자(12)와 전기적 접촉하여 배치되는 도핑된 접촉 영역(109)과 연결될 때까지 수직 방향(Z)을 따라 연장될 수 있다. 도핑된 접촉 영역(109)은 전력 반도체 디바이스(1)의 구성에 따라 형성될 수 있는데, 예컨대, 도핑된 접촉 영역(109)은 제 2 도전형의 도펀트를 갖는 이미터 영역, 예컨대, p-형 이미터 영역(109)일 수 있다. RC-IGBT를 형성하기 위해, 도핑된 접촉 영역(109)은 제 2 도전형의 도펀트를 갖는 이미터 영역과, 역시 제 2 부하 단자(12)에 전기적으로 접속되는 일반적으로 "n-쇼트(n-shorts)"로 지칭되는 제 1 도전형의 도펀트를 갖는 작은 부분들로 구성될 수 있다. 도핑된 접촉 영역(109) 사이에는 또한 드리프트 영역(100)을 도핑된 접촉 영역(109)에 커플링시키는 필드 정지 영역(도시되지 않음)이 제공될 수 있다. 예를 들어, 이러한 필드 정지 영역은 제 1 도전형의 도펀트를 드리프트 영역의 도펀트 농도보다 상당히 더 큰 도펀트 농도로 포함할 수 있다.
예를 들어, 각각의 전력 셀(1-1)은, 반도체 몸체(10) 내로 연장되고 제 1 횡 방향(X)을 따라 서로 인접하게 배치되는 복수의 트렌치(14, 15, 16)를 포함하는데, 트렌치(14, 15, 16)의 각각은 제 2 횡 방향(Y)을 따라 활성 영역(1-2)으로 그리고 선택적으로는 종단 영역(1-3)으로 더 연장되는 스트라이프 구성을 가지며, 트렌치(14, 15, 16)는 복수의 메사(mesa)(17, 18)를 공간적으로 한정한다.
복수의 트렌치(14, 15, 16)의 각각은 트렌치 전극(141, 151, 161)을 포함할 수 있다. 예를 들어, 트렌치 전극(141, 151, 161)의 각각은 또한 제 2 횡 방향(Y)을 따라 활성 영역(1-2)으로 그리고 선택적으로는 종단 영역(1-3)으로 더 연장될 수 있다. 따라서, 트렌치(14, 15, 16)에 의해 공간적으로 한정된 메사(17, 18)의 각각 역시, 제 2 횡 방향(Y)을 따라 활성 영역(1-2)으로 그리고 선택적으로는 종단 영역(1-3)으로 더 연장될 수 있다. 도 1과 관련하여, 전력 반도체 디바이스(1)의 실시예에 따르면, 비록 트렌치(14, 15, 16)는 활성 영역(1-2)과 종단 영역(1-3)의 각각으로 연장될 수 있지만, 전력 셀(1-1)은 활성 영역(1-2)에서만 부하 전류의 대부분(예컨대, 90% 초과)을 도통시키는 자신의 기능을 수행함을 이해해야 한다.
트렌치 전극(141, 151, 161)은 각각의 트렌치 절연체(142, 152, 162)에 의해 반도체 몸체(10)로부터 전기적으로 절연될 수 있다. 횡 방향에서, 예컨대, 제 1 횡 방향(X)에서, 트렌치(14, 15, 16)는 각각의 트렌치 측벽(144, 154, 164)에 의해 종단될 수 있고, 수직 방향(Z)에서 트렌치(14, 15, 16)는 각각의 트렌치 하단(145,155,165)에 의해 종단될 수 있다.
본 명세서에서 사용될 때, "메사"라는 용어는, 서로 마주하는 2개의 인접한 트렌치의 2개의 트렌치 측벽 사이에서 연장되고 상기 2개의 인접한 트렌치와 실질적으로 동일한 수직 방향(Z)에서의 총 연장을 갖는 반도체 몸체(10)의 부분을 나타낼 수 있다.
실시예에서, 전력 반도체 디바이스(1)는 제어 단자(13)를 포함할 수 있는데, 반도체 몸체(10)는 예컨대 전력 셀(1-1)에 의해 제 1 부하 단자(11)와 제 2 부하 단자(12) 사이에서 부하 전류를 도통시키도록 구성될 수 있으며, 제어 단자(13)는 부하 전류를 제어하기 위한 제어 신호를 수신하도록 구성될 수 있다. 이러한 제어 신호는 예를 들어 드라이버(도시되지 않음)에 의해 제공될 수 있다. 제어 단자(13)는 예컨대 절연 구조체(132)에 의해 제 1 부하 단자(11) 및 제 2 부하 단자(12)로부터 전기적으로 절연될 수 있다. 실시예에서, 제어 단자(13)는 게이트 단자이다. 예를 들어, 전력 반도체 디바이스(1)는 게이트-이미터-전압(VGE)에 기초하여, 예컨대, 당업자에게 공지된 IGBT를 제어하는 원칙적 방식으로 제어되도록 구성된 IGBT이며, 게이트-이미터-전압, 즉 제 1 부하 단자(11)와 제어 단자(13) 사이의 전압은 드라이버에 의해 제공될 수 있다.
예를 들어, 복수의 트렌치는 제어 단자(13)에 전기적으로 접속되는 트렌치 전극(141)을 갖는 적어도 하나의 제 1 유형 트렌치(14)를 포함한다. 또한, 복수의 메사는, 활성 영역(1-2) 내에서 제 1 부하 단자(11)에 전기적으로 접속되고 부하 전류의 적어도 일부를 도통시키도록 구성되는 적어도 하나의 제 1 유형 메사(17)를 포함할 수 있다.
예를 들어, 제 1 유형 트렌치(14)는 적어도 일 측면 상에서 제 1 유형 메사(17)를 공간적으로 한정한다. 그 다음, 제 1 유형 트렌치(14)는, 예컨대, 채널 영역(102) 내에 반전 채널을 유도함으로써 부하 전류를 제어하도록 구성되는 게이트 전극으로서 제어 트렌치 및 그 트렌치 전극이 될 수 있다.
예를 들어, 제 1 메사(17)는 소스 영역(101)과 채널 영역(102)을 포함하는데, 이들 영역(101, 102)은 제 1 접촉 플러그(111)에 의해 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 제 1 부하 단자(11)와 제 1 유형 메사(17) 사이의 전이부(175)는 부하 전류가 제 1 부하 단자(11)로부터 반도체 몸체(10)로 및/또는 그 역으로 통과하는 인터페이스를 제공할 수 있다.
제 1 유형 메사(17)와 제 1 부하 단자(11) 사이의 전이부(175)는 제 1 접촉 플러그(111)에 의해 전기적 도전성을 가질 수 있다. 예를 들어, 제 1 접촉 플러그(111)는 절연 층(112)을 관통하는데, 절연 층(112)은 플러그(11)에 의해 관통되지 않는 부분에서 반도체 몸체(10)를 제 1 부하 단자(11)로부터 격리시킨다. 제 1 접촉 플러그(111)는 소스 영역(101) 및 채널 영역(102)의 각각과 접촉하도록 제 1 유형 메사(17) 내에서 연장될 수 있다. 그러나, 필수적인 것은 아니지만 제 1 접촉 플러그(111)는 제 1 유형 메사(17)의 반도체 부분으로 연장되어 그에 대한 전기적 접속을 확립할 수 있음을 이해해야 한다. 예를 들어, 제 1 접촉 플러그(111)는 반도체 몸체(10)의 표면에서 실질적으로 종단될 수 있고, 소스 영역(101)과 채널 영역(102) 모두에 여전히 접촉을 확립할 수 있다. 다른 실시예에서, 도시된 바와 같이, 제 1 접촉 플러그(111)는 수직 방향(Z)을 따라 제 1 유형 메사(17)의 반도체 부분으로 연장된다.
예를 들어, 제 1 접촉 플러그(111)는 제 1 횡 방향(X)으로의 메사 연장에 대하여 횡 방향 중심 위치에 배치된다. 또한, 소스 영역(101)은, 도 3 및 도 4에 도시된 바와 같이 접촉 플러그의 양 측면 상에, 예컨대, 대칭 방식으로 배치되거나, 또는 제 1 접촉 플러그(111)의 측면들 중 하나에만 인접하게, 예컨대, 도 2에 도시되고 또한 도 5b, 도 10, 도 11, 도 12, 도 13, 도 14a, 도 15 및 도 24의 각각(필드(116) 참조)에 도시된 바와 같이, 제 1 유형 메사(17)의 부하 전류를 제어하는 제 1 유형 트렌치(14)에 가장 가까운 측면 상에만 배치될 수 있다.
따라서, 실시예에 따르면, 제 1 유형 메사(17)는 제 1 접촉 플러그(111)의 일 측면에만 인접한 소스 영역(101)을 포함하며, 예컨대, 제 1 유형 메사(17)는 활성 메사 부분(도 2에서는 우측) 및 비활성 메사 부분(제 1 접촉 플러그(111)에 대해 좌측)을 포함할 수 있다. 공정에 따라, 이러한 "분할된" 제 1 유형 메사(17)는 디바이스(1)의 개선된 신뢰성을 산출할 수 있다.
예를 들어, 반전 채널은 제 1 유형 메사(17)의 활성 부분에서만 유도되고 제 1 유형 메사(17)의 비활성 부분에서는 유도되지 않을 수 있다.
예컨대, 이하에서 보다 상세하게 제공되는 제 2 유형 메사(18)의 설명은 제 1 유형 메사(17)의 비활성 부분에 유사하게 적용될 수 있다.
따라서, 실시예에서, 제 1 유형 메사(17)는 제 1 횡 방향(X)을 따라 활성 메사 부분과 비활성 메사 부분으로 분리된다. 이러한 분리는 예를 들어 소스 영역(101)을 대응하게 구조화함으로써 달성될 수 있다(도면에서 필드(116) 참조). 예를 들어, 활성 메사 부분은 제 1 유형 트렌치(14)(제어 트렌치로서 구현됨)에 인접하게 배치되고, 비활성 메사 부분은 제 2 유형 트렌치(16)에 인접하게 배치된다.
예컨대, 이하의 설명으로부터 더욱 명백해 지듯이, 도 5b, 도 10, 도 11, 도 12, 도 13, 도 14a, 도 15 및 도 24에 도시된 실시예의 각각은 상기 비활성 및 활성 부분을 갖는 제 1 유형 메사(17)를 구비하는데, 활성 부분은 제 1 유형 트렌치(14)(제어 트렌치로서 구현됨)에 인접하게 배치되고, 비활성 부분은 예를 들어 제 2 유형 트렌치(16)(예컨대, 소스 트렌치) 또는 제 1 유형 트렌치(14)(더미 트렌치로서 구현됨, 아래 설명 참조)에 인접하게 배치된다.
전력 반도체 디바이스(1)의 실시예에서, 도핑된 접촉 영역(109)은 p-형 이미터이고, 제 1 유형 메사(17)는 p-형 이미터(109)와 횡 방향으로 완전히 중첩될 수 있다.
또한, 복수의 메사는 부하 전류를 도통시키지 않도록 구성되는 적어도 하나의 제 2 유형 메사(18)를 포함할 수 있다. 예를 들어, 활성 영역(1-2)에서, 제 1 부하 단자(11)와 제 2 유형 메사(18) 사이의 제 1 전이부(185)는 적어도 제 1 도전형의 전하 캐리어에 대해 전기적 절연을 제공한다. 실시예에서, 전력 셀(1-1)은 부하 전류가 제 2 유형 메사(18)와 제 1 부하 단자(11) 사이의 상기 제 1 전이부(185)를 횡단하는 것을 방지하도록 구성될 수 있다. 예를 들어, 제 2 유형 메사는 반전 채널의 유도를 허용하지만, 실시예에서, 제 2 유형 메사(18) 내에 유도된 반전 채널은 부하 전류 또는 그 일부를 운반하지 않는다. 제 1 유형 메사(17)와 달리, 제 2 유형 메사(18)는 실시예에 따라 전력 반도체 디바이스(1)의 도통 상태 동안 부하 전류를 도통시키지 않는다. 예를 들어, 제 2 유형 메사(18)는 부하 전류를 운반하기 위해 사용되지 않는 퇴화된(decommissioned) 메사로 간주될 수 있다.
제 2 유형 메사(18)의 제 1 실시예에서, 제 2 유형 메사(18)는 제 1 부하 단자(11)에 전기적으로 접속되지 않고, 예컨대 절연 층(112)에 의해 전기적으로 절연된다. 이 실시예에서, 제 1 부하 단자(11)와 제 2 유형 메사(18) 사이의 제 1 전이부(185)는 제 1 도전형의 전하 캐리어에 대해서 뿐만 아니라 제 2 도전형의 전하 캐리어에 대해서도 전기적 절연을 제공한다. 이를 위해, 변형에서, 제 2 유형 메사(18)는 소스 영역(101)의 부분도 채널 영역(102)의 부분도 포함하지 않으며, 제 2 유형 메사(18)는 도 2에 도시된 바와 같이 접촉 플러그(도면 부호 111 참조)에 의해 접촉되지도 않는다. 다른 변형에서, 제 2 유형 메사(18)는 제 1 유형 메사(17)와 유사한 방식으로, 예컨대, 소스 영역(101)의 부분 및/또는 채널 영역(102)의 부분을 또한 포함함으로써 구성될 수 있는데, 제 1 유형 메사(17)와의 차이는 제 2 유형 메사(18)의 소스 영역(101)(존재한다면)의 부분도 채널 영역(102)의 부분도 제 1 부하 단자(11)에 전기적으로 접속되지 않는다는 것을 포함한다. 제 2 유형 메사(18)의 제 1 실시예에 따르면, 전류는 상기 제 1 전이부(185)를 전혀 횡단하지 않는다.
제 2 유형 메사(18)의 제 2 실시예에서, 제 2 유형 메사(18)는 제 1 부하 단자(11)에 전기적으로 접속될 수 있는데, 제 1 부하 단자(11)와 제 2 유형 메사(18) 사이의 제 1 전이부(185)는 제 1 도전형의 전하 캐리어에 대해서만 전기적 절연을 제공하고 제 2 도전형의 전하 캐리어에 대해서는 전기적 절연을 제공하지 않는다. 즉, 이 제 2 실시예에서, 제 2 유형 메사(18)는 제 2 도전형의 전하 캐리어의 전류, 예컨대 홀 전류가 상기 제 1 전이부(185)를 통과하는 것을 허용하도록 구성될 수 있다. 예를 들어, 제 2 유형 메사(18)에 인접한 전극, 예컨대 트렌치 전극(141)의 전위에 의존하여, 이러한 홀 전류는, 예컨대 반도체 몸체(10) 내에 존재하는 전체 전하 캐리어 농도를 감소시키기 위해, 예컨대 턴오프 동작을 수행하기 직전에 일시적으로만 존재할 수 있다. 전술된 바와 같이, 이 제 2 실시예에서, 제 2 유형 메사(18)는 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 예를 들어, 제 2 메사(18)의 제 2 도전형의 도펀트를 갖는 도핑된 접촉 영역(도시되지 않음)은, 예컨대, 제 1 유형 메사(17)와 접촉하기 위해 사용될 수 있는 제 1 접촉 플러그(111)의 유형과 유사하거나 동일한 접촉 플러그에 의해, 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 제 2 도전형의 도펀트를 갖는 도핑된 접촉 영역(도시되지 않음)은 제 2 유형 메사(18) 내에 존재하는 드리프트 영역(100)의 부분을 제 1 부하 단자(11)로부터 격리시킬 수 있다. 예를 들어, 제 2 유형 메사(18)의 제 2 실시예에 따르면, 제 2 메사(18) 내에는 제 1 부하 단자(11)에 전기적으로 접속되는 제 1 도전형의 도펀트로 도핑된 영역이 존재하지 않는다. 예를 들어, 제 2 유형 메사(18)의 제 2 실시예에 따르면, 제 2 유형 메사는, 활성 영역(1-2) 내에서 제 1 부하 단자(11)에 국부적으로 전기적으로 접속될 수 있는 채널 영역(102)의 부분을 포함할 수 있다.
전술된 제 2 유형 메사(18)의 제 1 실시예 및 제 2 실시예는 부하 전류가 제 2 유형 메사(18)와 부하 단자(11) 사이의 제 1 전이부(185)를 횡단하는 것을 방지하는 전력 셀(1-1)의 구성을 제공하는 것을 허용할 수 있다.
제 2 유형 메사(18)는 적어도 제 1 유형 트렌치(14) 및 아래에서 더 설명 될 하나의 추가 트렌치에 의해 횡 방향으로 한정될 수 있다. 예를 들어, 인접한 제 1 유형 트렌치(14)의 트렌치 전극(141)은 제어 단자(13)와 전기적으로 접속될 수 있지만, 실시예에 따라 제 2 유형 메사(18)가 제 2 유형 메사(18) 내에 반전 채널을 유도하는 것을 허용하더라도 상기 반전 채널은 부하 전류의 일부를 운반하지 않을 것이므로, 상기 트렌치 전극(141)은 제 2 유형 메사(18)의 부하 전류를 제어하도록 구성되지 않는다.
제어 단자(13)에 전기적으로 접속되는 트렌치 전극(141)을 갖는 제 1 유형 트렌치(14)는 또한 제 2 유형 메사(18)에 인접하게 배치될 수 있지만, 전술한 바와 같이, 대응하는 제어 신호를 수신할 때에도, 제 1 유형 트렌치(14)의 트렌치 전극 (141)의 전위는 제 2 형 메사(18) 내에 부하 전류의 일부를 흐르게 하지 않을 것이다. 따라서, 제 1 유형 트렌치(14)가 각 측면 상에서 제 2 유형 메사(18)와 인접하게(또는, 제 2 유형 메사(들)(18) 및/또는 제 1 유형 메사(들)의 비활성 메사 부분(들)에 각각 인접하게) 배치되는 실시예에서, 제 1 유형 트렌치(14)는 더미 트렌치로서 간주될 수 있으며, 그 트렌치 전극(141)이 어떤 제어 신호를 수신하든지에 관계없이, 제 2 유형 메사(18)의 구성(또는 각각 제 1 유형 메사(17)의 비활성 메사 부분의 구성) 및/또는 제 2 유형 메사(18)와 제 1 부하 단자(11) 사이의 상기 제 1 전이부(185)의 구성으로 인해, 인접한 제 2 유형 메사(18)/제 1 유형 메사(17)의 비활성 메사 부분에서의 부하 전류의 흐름(좌측 및 우측)은 방지된다.
따라서, 하나 이상의 실시예에 따르면, 각각의 전력 셀(1-1)은 적어도 2개의 제 1 유형 트렌치(14)를 포함할 수 있는데, 그 중 하나는 부하 전류를 제어하기 위한 제어 트렌치로서 구현되고, 다른 하나는 더미 트렌치로 구현된다. 여기서, 제어 트렌치로서 구현되는 제 1 유형 트렌치(14)는 적어도 하나의 제 1 유형 메사(17)(그 활성 부분)에 인접하게 배치되고, 더미 트렌치로서 구현되는 제 1 유형 트렌치(14)는 제 2 유형 메사(18)와 제 1 유형 메사(17)의 비활성 부분 중 하나 이상에만 인접하게 배치된다. 전력 셀(1-1)의 다양한 접촉 방식를 나타낼 때 이하에 설명되는 바와 같이, 제어 트렌치로서 구현된 제 1 유형 트렌치(14)는 "G"로 언급되고, 더미 트렌치로서 구현된 제 1 유형 트렌치(14)는 "D"로 언급된다.
복수의 트렌치는, 제어 단자(13)의 전위와 상이한 전위에 전기적으로 접속되거나 전기적으로 플로팅되는 트렌치 전극(151/161)을 갖는 적어도 하나의 제 2 유형 트렌치(15 및/또는 16)를 더 포함할 수 있다. 예를 들어, 제 2 유형 트렌치는 전기적으로 플로팅되는 트렌치 전극(151)을 갖는 적어도 하나의 플로팅 트렌치(15) 및/또는 제 1 부하 단자(11)에 전기적으로 접속되는 트렌치 전극(161)을 갖는 적어도 하나의 소스 트렌치(16)를 포함한다.
실시예에서, 플로팅 트렌치(15)의 트렌치 전극(151)은 제 1 부하 단자(11)에 전기적으로 접속되지 않고, 제 2 부하 단자(12)에도 전기적으로 접속되지 않고, 제어 단자(13)에도 전기적으로 접속되지 않으며, 반도체 몸체(10)의 부분에도 전기적으로 접속되지 않는다. 전기적 플로팅 트렌치 전극(151)의 전위와 관련하여, 다른 예에서, 플로팅 트렌치(15)의 트렌치 전극(151)은 높은 옴 저항을 갖는 접속에 의해 정의된 전위(예컨대, 접촉부의 전위 또는 다른 반도체 영역의 전위)에 접속된다. 예를 들어, 상기 높은 옴 접속에 의해, 디바이스(1)의 스위칭 동작 동안, 전기적 플로팅 트렌치 전극(151)의 전위는 정의된 전위로부터 일시적으로 디커플링된다. 상기 디커플링은 상기 스위칭 동작의 시간 스케일 상에서, 예컨대, 적어도 10ns, 또는 적어도 100ns, 또는 적어도 10㎲ 동안 발생할 수 있다. 예를 들어, 상기 높은 옴 접속의 저항은 크기가 1e2 Ω보다 크거나 1e6 Ω보다 크다. 실시예에서, 제 1 부하 단자(11)와 전기적 플로팅 트렌치 전극(151) 사이에서 예컨대 정지 상태 동안 측정된 옴 저항은 크기가 1e2 Ω보다 크거나 1e6 Ω보다 크다.
제 1 유형 메사(들)(16), 제 2 유형 메사(들)(17), 제 1 유형 트렌치(들)(14) 및 제 2 유형 트렌치(들)(15/16)의 이웃 관계(메사 및 트렌치 전극에 대한 접촉 방식) 및 각각의 개수와 관련하여 전력 셀(1-1)을 설계하기 위한 다양한 가능성이 존재한다. 일 실시예에서는, 제 1 유형 메사(17)가 일 측면 상에서 제 1 유형 트렌치(14)에 의해 공간적으로 한정되고 다른 측면 상에서 소스 트렌치(16)에 의해 공간적으로 한정되는 것이 보장된다. 또한, 제 2 유형 메사(18)가 적어도 제 1 유형 트렌치(14) 중 하나에 의해 공간적으로 한정되거나 또는 제 2 유형 메사(18)가 각각의 측면 상에서 하나의 제 1 유형 트렌치(14)에 의해 공간적으로 한정되는 것이 보장될 수 있다.
전술된 바와 같이, 전력 반도체 디바이스(1)는 IGBT, 예컨대 MPT(micro-pattern-trench) 구조를 갖는 IGBT일 수 있다.
예를 들어, MPT 구조에 따르면, 1:3 초과, 또는 1:5 초과의 트렌치 깊이 대 트렌치 폭의 종횡비와 함께, 트렌치 개구 면적 대 메사 면적의 비는 적어도 30% 또는 심지어 50% 초과, 또는 심지어 150% 초과인데, 이는 트렌치 에칭 동안의 로딩 조건을 정의한다. 이러한 조건 하에서, 트렌치 에칭 공정은 트렌치 개구 및 크기의 국부적인 변화에 민감할 수 있으며, 단일 다이 및/또는 웨이퍼에 걸쳐 다양한 조건에 대한 트렌치 깊이의 변화를 초래할 수 있다. 이는 디바이스의 차단 조건에서 트렌치 절연체 내로의 전계의 침투를 국부적으로 변화시킬 수 있기 때문에 바람직하지 않은 영향일 수 있다. 이러한 불균일한 전계는 증가된 트렌치 깊이를 갖는 트렌치 부분의 트렌치 절연체에 손상을 줄 수 있으며, 잠재적으로 디바이스 성능 및/또는 품질 및/또는 신뢰성에 영향을 미칠 수 있다. 따라서, 트렌치 크기 및 개구 치수의 변화를 최소화하는 것이 바람직하다.
또한, MPT 구조에 따라, 전력 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16)의 각각은 실질적으로 동일한 공간 치수를 나타낼 수 있고 규칙적인 패턴에 따라 배치될 수 있다. 예를 들어, 트렌치(14, 15, 16)의 각각은 3 ㎛ 내지 8 ㎛의 범위 내에서 수직 방향(Z)에 따른 깊이를 나타낼 수 있고, 0.4 ㎛ 내지 1.6 ㎛의 범위 내에서 제 1 횡 방향(X)에 따른 폭을 나타낼 수 있다. 또한, 적어도 하나의 전력 셀(1-1)에 포함될 수 있는 모든 트렌치(14, 15, 16)의 트렌치 전극(141, 151, 161)의 각각은 실질적으로 동일한 공간 치수를 나타낼 수 있다. 또한, 적어도 하나의 전력 셀(1-1)에 포함될 수 있는 트렌치(14, 15, 16)의 각각은 제 1 횡 방향(X)을 따라 등거리로 배치될 수 있다. 예를 들어, 각각의 전력 셀(1-1)의 제 1 유형 메사(17) 및 제 2 유형 메사(18)는 제 1 횡 방향(X)에서 동일한 폭을 나타낼 수 있는데, 이는 0.1 ㎛ 내지 0.3 ㎛의 범위, 0.3 ㎛ 내지 0.8 ㎛의 범위, 또는 0.8 ㎛ 내지 1.4 ㎛ 범위 내에 있을 수 있다. 또한, MPT-IGBT는 이와 동일하게 구성된 전력 셀(1-1)을 복수 개, 예컨대 100개보다 많이 포함할 수 있다.
실시예에서, 제 2 유형 메사(18)의 폭(즉, 예컨대, 전술한 바와 같이 디커플링 구조체(19)에 의해 중단됨)은 제 1 유형 메사(17)의 폭보다 더 클 수 있는데, 예컨대, 그 크기는 제 1 횡 방향(X)에서 제 1 유형 메사(17)의 폭의 적어도 110%일 수 있다. 폭이 증가된 제 2 유형 메사(18)는 각 측면 상에서 각각의 제 1 유형 트렌치(14)에 인접하게 배치될 수 있다.
실시예에서 디바이스(1)의 수평 단면에서 셀 밀도와 관련하여, 복수의 트렌치(14, 15, 16)는 활성 영역(1-2)의 적어도 30%와 횡 방향으로 중첩된다. 활성 영역(1-2)의 나머지 부분은 메사(17, 18)와 횡 방향으로 중첩된다. 이 비는 심지어 증가될 수 있는데, 예컨대, 수평 단면에서, 복수의 트렌치(14, 15, 16)는 활성 영역(1-2)의 적어도 40% 또는 심지어 50%와 횡 방향으로 중첩되고, 활성 영역(1-2)의 나머지 부분은 메사(17, 18)와 횡 방향으로 중첩된다.
이하의 설명을 위해 다음과 같은 약어가 적용될 수 있다.
G = 채널 영역(102) 내의 부하 전류를 제어하는 제어 트렌치 형태의 제 1 유형 트렌치(14)
D = 부하 전류를 제어하지 않는 더미 트렌치 형태의 제 1 유형 트렌치(14)
S = 소스 트렌치(16) 형태의 제 2 유형 트렌치
F = 플로팅 트렌치(15) 형태의 제 2 유형 트렌치
k = 제 1 유형 메사(17)
o = 제 2 유형 메사(18)
전술된 바와 같이, 전력 반도체 디바이스(1)는 복수의 동일하게 구성된 전력 셀(1-1)을 포함할 수 있다. 실시예에서, 위에 소개된 약어를 사용하여, 각각의 전력 셀(1-1) 내에서의 예시적 이웃 관계는 다음과 같이 표현될 수 있다:
예시적 이웃 관계 #1: kGkSoSoDoDoSoS
예시적 이웃 관계 #2: kGkSoFoDoDoDoDoFoS
예시적 이웃 관계 #3: kGkSoSoDoDoSoS
다른 이웃 관계는 이하에서 더 설명될 것이다.
도 5a는 하나 이상의 실시예에 따른 전력 반도체 디바이스(1)의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한다. 전력 반도체 디바이스(1)는 제 2 유형 메사(18) 중 적어도 하나 내에 배치되는 디커플링 구조체(19)를 포함할 수 있다. 디커플링 구조체(19)는 상기 적어도 하나의 제 2 유형 메사(18)를, 적어도 활성 영역(1-2)에서 반도체 몸체(10)에 의해 형성된 제 1 부분(181)과, 적어도 종단 영역(1-3)에서 반도체 몸체(10)에 의해 형성된 제 2 부분(182)으로 분리할 수 있다. 예를 들어, 제 1 부분(181)은 제 1 부하 단자(11)에 전기적으로 접속되지 않고 제 2 부분(182)은 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 실시예에서, 제 2 부분(182) 내에서, 적어도 일 도전형의 전하 캐리어에 대해 전기적 절연을 제공할 수 있는 상기 제 1 전이부(185)는 제 1 부하 단자(11)와 제 1 부분(181) 사이에 형성되는데, 종단 영역(1-3)에서 상기 적어도 하나의 메사(18)의 제 2 부분(182)은 제 1 부하 단자(11)에 전기적으로 접속된다.
이제 추가적으로, 종단 영역(1-3)에서 라인 A 및 A'를 따른 절단부에 평행한 수직 단면을 개략적으로 및 예시적으로 도시한 도 6과 관련하여, 전력 반도체 디바이스(1)는 도핑된 반도체 영역(108)(도 5a에서 교차-해칭된 영역 참조), 예컨대 실시예에 따라 p-도핑된 반도체 영역(108)("p-웰"로도 지칭됨)을 포함할 수 있다. 예를 들어, 도핑된 반도체 영역(108)은 전력 반도체 디바이스(1)의 가드 링 또는 채널 스토퍼 구역을 포함할 수 있다. 또한, 도핑된 반도체 영역(108)은, 예컨대 복수의 제 3 접촉 플러그(114) 중 적어도 하나에 의해 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 또한, 종단 영역(1-3) 내에서, 도핑된 반도체 영역(108)은 일부 또는 모든 전력 셀(1-1)의 일부 또는 모든 메사(17, 18)로, 예컨대 또한 상기 부분(182)으로, 연장될 수 있다. 이에 의해, 종단 영역(1-3) 내에서 제 1 부하 단자(11)의 전위는 제 1 및 제 2 유형 메사(17, 18)로 도입될 수 있다. 예를 들어, 도핑된 반도체 영역(108)은 반도체 몸체(10) 내에서 수직 방향(Z)을 따라 적어도 2 ㎛ 만큼 연장된다.
실시예에서, 도핑된 반도체 영역(108)은 오로지 비활성 종단 영역(1-3) 내에만 배치되고 활성 영역(1-2)을 둘러싼다.
예를 들어, 디커플링 구조체(19)는 도핑된 반도체 영역(108)으로부터 활성 영역(1-2) 쪽으로 적어도 200 nm, 적어도 500 nm 또는 적어도 1000 nm 만큼 횡 방향으로 변위된다. 예컨대, 엔벨로프 코스(envelope course)는 활성 영역(1-2)의 모든 소스 영역(101)을 둘러싼다. 전이 영역(1-23)은 도핑된 반도체 영역(108)과 엔벨로프 코스 사이에 형성된 부분으로 연장될 수 있다. 예를 들어, 디커플링 구조체는 상기 부분의 횡방향 중앙 1/3 내에 배치된다.
실시예에 따르면, 디커플링 구조체(19)는 제 1 부분(181)을 제 2 부분(182)으로부터 전기적으로 디커플링하도록 구성된다. 예를 들어, 디커플링 구조체(19)는 제 2 부분(182) 내에 존재할 수 있는 제 1 부하 단자의 전위의 제 1 부분(181)에 대한 우발적 영향을 완충시킬 수 있다. 이에 의해, 실시예에 따르면, 제 1 부분(181)의 전위는 제 2 부분(182)의 전위와 다를 수 있다. 예를 들어, 제 1 부분(181)의 전위는 플로팅 상태이지만, 제 2 부분(182)의 전위는 제 1 부하 단자(11)에 고정될 수 있다. 활성 영역(1-2) 내의 디커플링된 제 2 부분(182)의 존재는, 실시예에 따라, 전력 반도체 디바이스(1)의 스위칭 동작 동안 전압의 기울기(dV/dt) 및/또는 부하 전류의 최대 기울기(dI/dt) 중 적어도 하나의 개선된 제어성을 허용할 수 있다.
예를 들어, 제 1 부분(181)은, 예컨대, 임의의 추가 분리 또는 중단을 겪지 않고, 활성 영역(1-2) 내에서 적어도 1 mm 만큼 제 2 횡 방향(Y)을 따라 연장된다.
실시예에서, 디커플링 구조체(19)는 상기 부분들(181, 182)로 분리되는 상기 적어도 하나의 메사(예컨대, 제 2 유형 메사(18))의 수직 단면 내에서 전기적 절연을 제공할 수 있다. 도 5a 및 도 6에 예시적으로 도시된 바와 같이, 상기 수직 단면은 제 2 횡 방향(Y)에 수직일 수 있다. 이를 위해, 디커플링 구조체(19)는 제 1 부분(181)의 수직 단면 관련 옴 저항의 적어도 10배인 수직 단면 관련 옴 저항을 나타낼 수 있다. 인수는 심지어 10보다 클 수도 있는데, 예컨대, 50보다 크거나, 100보다 크거나 1000보다 클 수도 있다. 예를 들어, 디커플링 구조체(19)는 반도체 몸체(10)와 상이하다. 디커플링 구조체(19)는 상기 부분들(181, 182)로 분리되는 상기 적어도 하나의 메사(18)의 수직 단면을 채우는 절연체, 예컨대 산화물을 포함할 수 있다. 따라서, 실시예에서, 전력 셀(1-1)의 적어도 하나의 제 2 유형 메사(18) 중 적어도 하나는 상기 제 2 유형 메사(18)의 수직 단면을 완전히 채우는 디커플링 구조체(19)의 절연체에 의해 중단될 수 있으며, 상기 수직 단면은 제 2 횡 방향에 수직으로, 즉, 스트라이프 구성의 더 긴 횡 방향 연장에 수직인 방향으로 배치된다.
실시예에서, 디커플링 구조체(19)는, 적어도 상기 적어도 하나의 제 2 유형 메사(18)를 횡 방향으로 한정하는 전력 셀(1-1)의 2개의 트렌치의 각각 만큼, 수직 방향(Z)을 따라 연장될 수 있다. 이 선택적 양상은 도 8 및 도 9에 개략적으로 및 예시적으로 도시되는데, 여기서 디커플링 구조체(19)에 의해 제 1 부분(181)과 제 2 부분(182)으로 분리되는 제 2 유형 메사(18)는, 2개의 제 1 유형 트렌치(14), 예컨대, 하나의 제어 트렌치 및 하나의 더미 트렌치에 의해 공간적으로 한정된다. 예를 들어, 디커플링 구조체(19)는 3 ㎛ 내지 8 ㎛의 범위 내에서 수직 방향(Z)을 따른 깊이를 나타낼 수 있다. 또한, 디커플링 구조체(19)는, 제 2 횡 방향(Y)에서 제 1 부분(181)과 제 2 부분(182)으로 분리되는 상기 적어도 하나의 제 2 유형 메사(18)의 총 연장의 5% 미만의 제 2 횡 방향(Y)의 총 연장을 가질 수 있다. 예를 들어, 제 2 유형 메사(18)의 작은 영역만이 디커플링 구조체(19)를 실현하기 위해 사용된다.
도 7과 관련하여, 다른 실시예에 따르면, 디커플링 구조체(19)는 제 1 부분(181)과 제 2 부분(182)으로 분리되는 메사를 횡 방향으로 한정하는 2개의 트렌치의 각각의 스페이서 트렌치 부분(148)을 포함할 수 있다. 도 7은, 디커플링 구조체(19)에 의해 제 1 부분(181)과 제 2 부분(182)으로 분리되는 제 2 유형 메사(18)가 2개의 제 1 유형 트렌치(14)에 의해 공간적으로 한정되는 실시예를 도시한다. 그러나, 트렌치는 제 1 유형과 다른 유형일 수 있다는 것을 이해해야 한다.
이제, 도 5a, 도 5b, 도 6, 도 8 내지 도 15에 도시된 실시예를 참조하면, 디커플링 구조체(19)는 전력 셀(1-1)의 복수의 트렌치(14, 15, 16) 중 적어도 2개 사이에서 제 1 횡 방향(X)을 따라 상기 적어도 하나의 메사(제 1 부분(181)과 제 2 부분(182)으로 분리됨)을 통해 연장되는 크로스-트렌치 배치물(cross-trench arrangement)(191)을 포함할 수 있다. 실시예에서, 디커플링 구조체(19)는 크로스-트렌치 배치물(191)로 구성된다. 또한, 실시예에 따라, 크로스-트렌치 배치물(191)의 설계는 전력 반도체 디바이스(1)의 레이아웃 사양 내에서 정의될 수 있고, 따라서 크로스-트렌치 배치물(19)은 전력 반도체 디바이스(1)를 제조하는 것과 연관된 통상적인 처리 단계에 의해 생성될 수 있다.
예를 들어, 도 8에 도시된 실시예와 관련하여, 크로스-트렌치 배치물(191)은, 상기 부분들(181, 182)로 분리되는 메사(역시, 예를 들어, 제 2 유형 메사(18))를 횡 방향으로 한정하는 2개의 트렌치(역시, 예를 들어, 2개의 제 1 유형 트렌치(14))의 측벽(142) 사이에서 하단(145)까지 연장되는 절연 재료(1912)로 구성될 수 있다.
이제 도 9에 도시된 실시예와 관련하여, 크로스-트렌치 배치물(191)는, 예컨대 전력 셀(1-1)의 트렌치 전극 중 적어도 하나와 전기적으로 접속된 크로스-트렌치 전극(1911)을 포함할 수 있다. 예를 들어, 이러한 전기적 접속을 실현하기 위해, 도 9에 예시적으로 도시된 바와 같이, 예컨대 하나의 트렌치 측면 상에서, 제 1 부분(181)과 제 2 부분(182)으로 분리되는 메사를 공간적으로 한정하는 2개의 인접한 트렌치 중 적어도 한 트렌치의 트렌치 절연체(142)는 국부적으로 제거될 수 있다. 다른 실시예에서, 전기적 접속은 트렌치(14) 상방에서 연장되는 접속에 의해 실현될 수 있다.
예를 들어, 크로스-트렌치 전극(1911)은 제 1 유형 트렌치(14)의 트렌치 전극(141)과 전기적으로 접속될 수 있는데, 즉, 제어 단자(13)와 전기적으로 접속될 수 있다.
디커플링 구조체(19)의 위에서 제시된 가능한 구현은 단지 예시적인 것이며, 디커플링 구조체(19)의 다른 구현이 가능하다. 또한, 전력 반도체 디바이스(1)의 실시예는 디커플링 구조체(19)의 2개 이상의 구현 유형을 포함할 수 있다.
이하, 도 5a, 도 5b, 도 10 내지 도 17과 관련하여, 디커플링 구조체(19)의 상이한 위치 및 공간 연장이 제공되는 전력 반도체 디바이스(1)의 다른 실시예가 설명될 것이다.
도 5a에 도시된 전력 반도체 디바이스(1)의 실시예에 따르면, 각각의 전력 셀(1-1)은 제 1 유형 메사(17), 제 2 유형 메사(18), 제어 트렌치 및 더미 트렌치 형태의 제 1 유형 트렌치(14), 및 소스 트렌치(16) 형태의 제 2 유형 트렌치를 포함할 수 있다. 이들 구성요소의 이웃 관계는 위에서 소개된 약어를 사용하여 전력 셀(1-1) 중 하나에서 "GkSoSoSkGoD"로 표현될 수 있고, 인접한 전력 셀(1-1)은 패턴 "DoGkSoSoSkG"에 따른 대칭 배치를 가질 수 있다. 소스 트렌치(16)의 트렌치 전극(161)은 예컨대 제 2 접촉 플러그(113)에 의해 종단 영역(1-3) 내에서 제 1 단자(11)에 전기적으로 접속될 수 있다. 종단 영역(1-3) 내에서, 제 3 접촉 플러그(114)는 제 1 유형 메사(18)를 제 1 부하 단자(11)에 전기적으로 접속할 수 있다. 전술된 예시적 구현을 갖는 디커플링 구조체(19)는 활성 영역(1-2)과 종단 영역(1-3) 사이의 전이 영역(1-23) 내에 배치될 수 있다. 도 5a에 도시된 바와 같이, 각각의 전력 셀(1-1)은, 제 1 유형 트렌치(14) 중 적어도 하나에 의해 공간적으로 한정되는 제 2 유형 메사(18) 중 하나를 상기 제 1 부분(181)과 상기 제 2 부분(182)으로 분리시키는 디커플링 구조체(19)를 포함할 수 있다.
도 5b에 도시된 실시예는 도 5a의 실시예와 유사하지만, 상이한 접촉 방식을 갖는다. 예를 들어, 도 5b에 도시된 바와 같이, 다음과 같은 접촉 방식, 즉, oGkSkGoD를 사용하여 각 셀(1-1)을 설계하는 것이 적절할 수 있다.
예를 들어, 이러한 접촉 방식 "oGkSkGoD"는 본 명세서에 설명된 전력 반도체 디바이스(1)의 모든 선택적 특징 중 하나 이상과 조합될 수 있다. 예를 들어, 디커플링 구조체(19), 메사(17, 18)의 구성, 반도체 몸체(10) 내의 도펀트 농도 등과 관련하여 본 명세서에서 설명된 모든 것은, 접촉 방식 "oGkSkGoD"를 갖는 전력 반도체 디바이스(1)의 실시예에서 구현될 수 있다. 예컨대, 도 5b에 도시된 크로스-트렌치 배치물(191)에 의한 디커플링 구조체(19)의 구현 대신에, 도 7 또는 도 14b에 따른 구현(스페이서 트렌치 부분들(148, 168)) 및/또는 도 19a 및 도 19b에 따른 구현(주상(columnar) 트렌치(198))이 부가적으로 또는 대안적으로 제공될 수 있다는 것을 이해해야 한다.
도 10에 도시된 전력 반도체 디바이스(1)의 실시예에 따르면, 각각의 전력 셀(1-1)은 제 1 유형 메사(17), 제 2 유형 메사(18), 제어 트렌치 및 더미 트렌치 형태의 제 1 유형 트렌치(14), 및 소스 트렌치(16) 형태의 제 2 유형 트렌치를 포함할 수 있다. 이들 구성요소의 이웃 관계는 위에서 소개된 약어를 사용하여 각각의 전력 셀(1-1)에 대해 "kGkGoSoG"로서 표현될 수 있다. 예를 들어, 전력 반도체 디바이스(1)는 제어 전극 플러그(133)에 의해 제 1 유형 트렌치(14)의 트렌치 전극(141)에 전기적으로 접속되는 제어 러너(control runner)(135)를 종단 영역(1-3) 내에 포함한다. 제어 러너(135)는 제어 단자(13)(도 2 참조)에 전기적으로 접속된다. 또한, 전력 반도체 디바이스(1)는 소스 러너(115)를 포함할 수 있는데, 소스 러너(115)는 종단 영역(1-3)으로 연장되고, 한 측면에서 제 1 부하 단자(11)에 전기적으로 접속되고, 다른 측면에서 (a) 제 3 접촉 플러그(114)에 의해 제 1 유형 메사(17) 및 제 2 유형 메사(18)에 접속되고 (b) 제 2 접촉 플러그(113)에 의해 소스 트렌치(16)의 트렌치 전극(161)에 전기적으로 접속된다. 활성 영역(1-2)에서, 제 1 접촉 플러그(111)는 제 1 부하 단자(11)와 제 1 유형 메사(17)를 전기적으로 접속하기 위해 사용될 수 있다.
도면에서, 필드(116)는 실시예에 따라 소스 영역(101)이 구현되는 반도체 몸체(10)의 부분을 나타낸다. 예를 들어, 도 2를 추가로 참조하면, 소스 영역(101)은 제 1 접촉 플러그(111)의 일 측면에만 구현될 수 있고 제 1 메사(17) 전체에 걸쳐 제 1 횡 방향(X)을 따라 연장되지 않는데, 즉, 제 1 유형 메사(17)는 상기 활성 부분 및 상기 비활성 부분(18)을 포함할 수 있다. 예를 들어, 도 5b, 도 10, 도 11, 도 12, 도 13, 도 14a, 도 15 및 도 24에 도시된 실시예에 따르면, 제 1 유형 메사(17)는 제 1 횡 방향(X)을 따라 활성 영역과 비활성 영역으로 분리되며, 예를 들어, 상기 분리는 소스 영역(101)의 대응하는 레이아웃 구조에 의해 달성될 수 있다.
실시예에 따라, 예컨대, 도 10 내지 도 15에 개략적으로 및 예시적으로 도시된 바와 같이, 디커플링 구조체(19)는 제 1 횡 방향(X)을 따라 연장되는 크로스-트렌치 배치물(191)로서 구현된다. 크로스-트렌치 배치물(191)은 전력 반도체 디바이스(1)의 전력 셀(1-1) 중 하나, 일부 또는 전부의 복수의 메사(17, 18)의 각각을 통해 연장될 수 있다. 예를 들어, 제 2 유형 메사(18)가 각각의 부분(181, 182)으로 분리될 뿐만 아니라, 제 1 유형 메사(17)도 각각의 제 1 부분(171)과 제 2 부분(172)으로 분리되는데, 상기 제 1 유형 메사(17)의 상기 제 1 부분(171)은 적어도 상기 활성 영역(1-2)에서 상기 반도체 몸체(10)에 의해 형성되고 상기 제 1 유형 메사(17)의 상기 제 2 부분(172)은 적어도 종단 영역(1-3)에서 상기 반도체 몸체(10)에 의해 형성된다. 크로스-트렌치 배치물(191)은 활성 영역(1-2)과 종단 영역(1-3) 사이의 전이 영역(1-23) 내에 배치될 수 있다.
크로스-트렌치 배치물(191)은 메사(17, 18) 뿐만 아니라, 전력 셀(1-1)의 제 1 유형 트렌치(14)와 제 2 유형 트렌치(16) 중 적어도 하나, 예컨대, 전력 셀(1-1)의 제 2 유형 트렌치의 각각도 또한 횡단할 수 있다. 이러한 중단은 트렌치 전극 및 메사 부분에 전위를 할당할 때 증가된 유연성을 허용할 수 있으며, 이는 또한 다음 설명으로부터 명백해질 것이다.
예를 들어, 실시예에서, 제 1 유형 메사(17)의 제 1 부분(171)과 제 2 유형 메사(18)의 제 1 부분(181)은 크로스-트렌치 배치물(191)에 인접한 크로스-메사 부분(187)에 의해 서로 접속되고, 이 접속은 도 11 및 도 15에 도시된 바와 같이 반도체 몸체(10)의 각 부분에 의해 형성될 수 있다. 실시예에서, 상기 접속은 예컨대 하나 이상의 스페이서 트렌치 부분(148, 168) 및/또는 하나 이상의 주상(columnar) 트렌치(198)와 같은 디커플링 구조체(19)의 부분에 의해 중단될 수 있는데, 이에 대해서는 이하에서 보다 상세하게 설명될 것이다.
따라서, 실시예에서, 디커플링 구조체(19)는 또한 제 1 유형 메사(17)(예를 들어, 제 1 유형 메사의 제 1 부분(171))를 제 2 유형 메사(18)(예를 들어, 제 2 유형 메사의 제 1 부분(181))로부터 디커플링하도록 구성될 수 있다. 이와 같은 추가 디커플링을 실현하는 선택적 방법은 이하에서 더 설명될 것이다.
크로스-트렌치 전극(1911)은, 예컨대 제어 전극 플러그(133)에 의해, 제어 단자(13)에 전기적으로 접속되는 상기 크로스-트렌치 전극(1911)을 포함할 수 있다. 크로스-트렌치 전극(1911)은 예를 들어 제 2 유형 트렌치(15, 16)의 트렌치 전극(151, 161)과 전기적으로 절연된다. 따라서, 제 1 유형 트렌치(14)와 제 2 유형 트렌치(15, 16) 중 적어도 하나를 가로지르는 크로스-트렌치 배치물(191)로 인해, 실시예에 따라, 적어도 제 2 유형 트렌치(15, 16)에 대해 활성 영역(1-2) 내에 트렌치 전극 접촉을 제공하는 것이 필요할 수 있다. 예를 들어, 이를 위해, 도 10에 도시된 실시예에서는 활성 영역(1-2)에도 제 2 접촉 플러그(113)가 제공되는 반면, 도 5a에 도시된 실시예의 활성 영역(1-2)에는 제 2 접촉 플러그(113)가 필요없는데, 이는 도 5a의 실시예에서는 디커플링 구조체(19)가 소스 트렌치(16)를 가로지르지 않기 때문이다.
도 10의 실시예로 돌아가서, 크로스-트렌치 배치물(191)은, 예컨대, 소스 트렌치(16)의 일부가 종단 영역(1-3) 내에 배치되고 나머지 부분이 활성 영역(1-2) 내에 배치되도록, 제 2 유형 트렌치(도 10에서 소스 트렌치(16)로 구현됨)를 중단시킬 수 있다. 이러한 중단은 트렌치 전극에 전위를 할당할 때 융통성을 증가시킬 수 있으며, 예를 들어, 종단 영역(1-3) 내에 할당된 전위는 활성 영역(1-2) 내에 할당된 전위와 다를 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 각각 분리 된 제 2 유형 트렌치(도 10의 소스 트렌치(16))의 두 부분은 크로스-트렌치 배치물(191)로부터 공간적으로 변위될 수 있다. 제 2 횡 방향(Y)을 따른 중단 거리(D1)는 1 ㎛ 내지 10 ㎛ 범위 내에 있을 수 있다. 예를 들어, 중단 거리(D1)는 제 2 횡 방향(Y)에서의 크로스-트렌치 배치물(191)의 폭보다 더 크다. 중단 거리(D1)로 인해, 도 10에 도시된 바와 같이, 2개의 인접한 제 2 유형 메사(18)의 제 1 부분(181)은 소스 트렌치(16) 중 하나에 의해 더 이상 완전히 분리되지 않고, 크로스-트렌치 배치물(191) 근처에서 함께 병합된다. 제 2 횡 방향(Y)을 따른 거리(D2)는 종단 구조(1-3) 내에 존재하는 중단된 소스 트렌치(16)의 트렌치 부분의 단부와 도핑된 반도체 영역(108)(교차 해칭된 영역 참조)의 단부 사이에 존재할 수 있는데, D2는 0 ㎛ 내지 10 ㎛의 범위 내에 있을 수 있다. 예를 들어, 소스 트렌치(16)는 도핑된 반도체 영역(108)보다 크로스-트렌치 배치물(191)에 더 가깝게 연장될 수 있다. 제 2 횡 방향(Y)을 따른 추가 거리(D3)는 활성 영역(1-2) 내에 존재하는 제 1 접촉 플러그(111)의 시작 부분과 크로스-트렌치 배치물(191) 사이에 존재할 수 있는데, D3은 1 ㎛ 내지 10 ㎛의 범위 내에 있을 수 있다.
도 11에 도시된 전력 반도체 디바이스(1)의 실시예에 따르면, 각각의 전력 셀(1-1)은 제 1 유형 메사(17), 제 2 유형 메사(18), 제어 트렌치 및 더미 트렌치 형태의 제 1 유형 트렌치(14), 및 소스 트렌치(16) 형태의 제 2 유형 트렌치를 포함한다. 이들 구성요소의 이웃 관계는 전력 셀(1-1)의 각각에 대해 "kGkSoGoGoS"로 표현될 수 있다. 디커플링 구조체(19)의 구현과 관련하여, 도 10에 대해 위에서 제공된 설명이 도 11의 실시예에 동일하게 적용될 수 있다. 그러나, 이웃 관계의 차이는, 디커플링 구조체(19)에 근접하여, 제 2 유형 메사(18)의 제 1 부분(181) 중 하나가 제 1 유형 메사(17)의 제 1 부분(171) 중 하나와 병합되는 것을 초래할 수 있다. 그럼에도 불구하고, 각각의 전력 셀(1-1)에서, 제 1 부하 단자(11)에 전기적으로 접속되는 메사 부분과 병합되지 않는, 예를 들어 활성 영역(1-2) 내에서 제 1 유형 메사(17) 중 한 메사의 부분과 병합되지 않는 제 2 유형 메사(18) 중 한 메사의 적어도 하나의 제 1 부분(181)이 여전히 존재할 수 있다.
도 12에 도시된 전력 반도체 디바이스(1)의 실시예에 따르면, 각각의 전력 셀(1-1)은 제 1 유형 메사(17), 제 2 유형 메사(18), 제어 트렌치 및 더미 트렌치 형태의 제 1 유형 트렌치(14) 및 플로팅 트렌치(15) 및 소스 트렌치(16) 형태의 제 2 유형 트렌치를 포함한다. 이들 구성요소의 이웃 관계는 전력 셀(1-1)의 각각에 대해 "kGkSoFoGoGoFoS"로 표현될 수 있다. 디커플링 구조체(19)의 구현과 관련하여, 도 10에 대해 위에서 제공된 설명은 도 12의 실시예에 동일하게 적용될 수 있다. 예를 들어, 크로스-트렌치 배치물(191)은 또한 소스 트렌치(16)를 중단시킨다. 전기적 플로팅 트렌치 전극(151)을 포함할 수 있는 플로팅 트렌치(15)의 경우, 활성 영역(1-2)에 개별 접촉 플러그가 제공될 필요가 있다. 플로팅 트렌치(15)는 크로스-트렌치 배치물(191)로부터 공간적으로 변위될 수 있다. 소스 트렌치(16)는 소스 트렌치(16)의 일부가 종단 영역(1-3) 내에 배치되고 나머지 부분이 활성 영역(1-2) 내에 배치되도록 중단될 수 있다. 예를 들어, 각각의 분리된 제 2 유형 트렌치의 두 부분(15/16)은 도 12에 도시된 바와 같이 크로스-트렌치 배치물(191)로부터 공간적으로 변위될 수 있다. 중단된 소스 트렌치(16)에서와 동일한 제 2 횡 방향(Y)을 따른 중단 거리(D1)는 중단된 플로팅 트렌치(15)에 적용될 수 있고, 1 ㎛ 내지 10 ㎛의 범위 내에 있을 수 있다. 중단 거리(D1)로 인해, 도 12에 도시된 바와 같이, 2개의 인접한 제 2 유형 메사(18)의 제 1 부분(181)은 플로팅 트렌치(15) 중 하나 또는 소스 트렌치(16) 중 하나에 의해 더 이상 완전히 분리되지 않고 크로스-트렌치 배치물(191) 근처에서 함께 병합된다.
실시예에 따르면, 전력 반도체 디바이스(1)는, 디커플링 구조체(19) 이외에, 활성 영역(1-2) 내에 배치되고 (디커플링 구조체(19)에 의해 이미 분리되어 있는) 적어도 하나의 메사의 제 1 부분(181)을 제 2 횡 방향(Y)를 따라 적어도 제 1 하위 부분(1811)과 적어도 제 2 하위 부분(1812)으로 분리시키는 중단 구조체(20)를 포함한다. 그 구조적 구성의 관점에서, 중단 구조체(20)는 디커플링 구조체(19)와 유사하게 구성될 수 있다. 예를 들어, 중단 구조체(20)는, 적어도 디커플링 구조체(19)에 의해 분리되는 상기 적어도 하나의 메사를 횡 방향으로 한정하는 전력 셀(1-1)의 2개의 트렌치, 예컨대 2개의 제 1 유형 트렌치(14)의 각각 만큼, 수직 방향(Z)을 따라 연장될 수 있다. 예를 들어, 중단 구조체(20)는 3 ㎛ 내지 8 ㎛의 범위 내의 수직 방향(Z)을 따른 깊이를 나타낼 수 있다. 또한, 중단 구조체(20)는 제 2 횡 방향(Y)의 (제 1 부분(181)과 제 2 부분(182)으로 분리되는) 상기 적어도 하나의 메사의 총 연장의 5% 미만의 제 2 횡 방향(Y)의 총 연장을 가질 수 있다. 예를 들어, 그에 따라 상기 메사의 작은 영역만이 중단 구조체(20)를 실현하기 위해 사용된다. 이제, 도 16 및 도 17을 참조하면, 중단 구조체(20)는 전력 셀(1-1)의 복수의 트렌치 중 적어도 2개 사이에서, 예컨대, 2개의 제 1 유형 트렌치(14) 사이에서, 제 1 횡 방향(X)을 따라 (상기 제 1 부분(181)과 제 2 부분(182)으로 분리되는) 상기 적어도 하나의 메사를 통해 연장되는 크로스-트렌치 배치물(201)을 포함할 수 있다. 예를 들어 도 16에 도시된 실시예와 관련하여, 크로스-트렌치 배치물(201)은, 상기 부분들(181, 182)으로 분리되는 메사를 횡 방향으로 한정하는 2개의 트렌치(예를 들어, 2개의 제 1 유형 트렌치(14))의 측벽(142) 사이에서 하단(145)까지 아래로 연장되는 절연 재료(2012)로 구성될 수 있다. 이제, 도 17에 도시된 실시예와 관련하여, 중단 구조체(20)의 크로스-트렌치 배치물(201)은, 예컨대, 전력 셀(1-1)의 트렌치 전극 중 적어도 하나, 예컨대, 제 1 유형 트렌치(14)의 트렌치 전극(141) 중 적어도 하나와 전기적으로 접속된 크로스-트렌치 전극(2011)을 포함할 수 있다. 예를 들어, 이러한 전기 접속을 실현하기 위해, 도 17에 예시적으로 도시된 바와 같이, 예컨대 한 트렌치 측면 상에서, 제 1 부분(181)과 제 2 부분(182)으로 분리되는 메사를 공간적으로 한정하는 2개의 인접한 트렌치 중 적어도 한 트렌치의 트렌치 절연체(142)는 국부적으로 제거될 수 있다. 다른 실시예에서, 전기적 접속은 트렌치(14) 상방에서 연장되는 접속에 의해 실현될 수 있다. 또한, 제 1 접촉 플러그(111)는 또한 크로스-트렌치 배치물(201)로부터 제 2 횡 방향(Y)을 따라 상기 거리(D3)만큼 변위될 수 있으며, 여기서 D3은 1 ㎛ 내지 10 ㎛의 범위 내에 있을 수 있다.
이러한 중단 구조체(20)의 예시적 사용 사례가 도 13에 개략적으로 도시된다. 도 13에 도시된 전력 반도체 디바이스(1)의 실시예에 따르면, 각각의 전력 셀(1-1)은 제 1 유형 메사(17), 제 2 유형 메사(18), 제어 트렌치 및 더미 트렌치의 형태의 제 1 유형 트렌치(14), 및 소스 트렌치(16) 형태의 제 2 유형 트렌치를 포함한다. 이들 구성요소의 이웃 관계는 도 11의 실시예에서처럼 전력 셀(1-1)의 각각에 대해 "kGkSoGoGoS"로 표현될 수 있다. 도 13에 도시된 바와 같이, 제 3 접촉 플러그(114)는 종단 구조(1-3)에 반드시 존재하지 않아야 한다. 그럼에도 불구하고, 도핑된 반도체 영역(108)은 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 디커플링 구조체(19)의 구현과 관련하여, 도 10에 대해 위에서 제공된 설명이 도 13의 실시예에 동일하게 적용될 수 있다. 도시된 파선은 제 2 횡 방향(Y)을 따른 연속을 나타낸다. 예를 들어, 중단 구조체(20)는, 예컨대, 제 1 횡 방향(X)을 따라 연장되고 각각의 메사(17, 18) 및 제 2 유형 트렌치(16) 각각을 중단시키는 크로스-트렌치 배치물(201)과 같은 디커플링 구조체(19)와 같은 방식으로 구현된다. 예를 들어, 디커플링 구조체(19)와 중단 구조체(20)의 각각은 각자의 크로스-트렌치 전극(1911 및 2011)을 포함하는데, 이들은 둘 다 제 1 유형 트렌치(14)의 트렌치 전극처럼 제어 단자(13)에 전기적으로 접속된다. 예를 들어, 제 1 유형 트렌치(14)는 디커플링 구조체(19)에 의해 중단되지 않고 중단 구조체(20)에 의해 중단되지 않는다. 따라서, 활성 영역(1-2) 내에서, 제어 단자(13)의 전위를 나타내는 폐쇄형 트렌치 전극에 의해 연속적으로 프레임되는 서브 셀(1-5)이 생성될 수 있는데, 폐쇄형 트렌치 전극은 중단 구조체(19)의 크로스-트렌치 전극(1911), 중단 구조체(20)의 크로스-트렌치 전극(2011) 및 2개의 제 1 유형 트렌치(14)의 2개의 트렌치 전극에 의해 형성된다. 예를 들어, 도 13에 도시된 바와 같이, 2개의 인접한 서브 셀(1-5)은 활성 영역(1-2) 내에서 제 2 유형 메사(18) 중 적어도 하나에 의해 서로 분리된다. 상기 적어도 하나의 제 2 유형 메사(18)는, 제 2 부분(182)으로부터 분리되어 제 1 부하 단자(11)의 전기적 전위로부터 격리될 수 있는 상기 제 1 부분(181)을 포함할 수 있다. 중단 구조체(20)가 제 1 유형 메사(17)를 또한 중단시킬 수 있기 때문에, 대응하는 하위 부분(1711 및 1712)이 나타날 수 있다. 또한, 도 13에 도시되고 디커플링 구조체(19)에 관해 도 14 및 도 15와 관련하여 설명된 바와 같이, 소스 트렌치(16)는 중단 구조체(20)에 의해 차단될 수 있고, 소스 트렌치(16)의 대응하는 분리된 부분은 중단 구조체(20)로부터 공간적으로 변위될 수 있다.
도 11 내지 도 15에 도시된 모든 실시예와 관련하여, 제 2 유형 메사(18)의 제 1 부분(181)의 일부(또는 그 하위 부분(1811, 1812))는, 디커플링 구조체(19) 근처 및/또는 중단 구조체(20) 근처에서, 제 1 유형 메사(17)의 제 1 부분(171)(또는 그 하위 부분(1711, 1712))과 병합될 수 있고, 제 1 유형 메사(17)의 제 1 부분(171)(또는 그 하위 부분(1711, 1712))은 제 1 부하 전극(11)에 전기적으로 접속될 수 있음에 유의해야 한다. 그러나, 본 명세서에 개시된 모든 실시예에 따르면, 전력 반도체 디바이스(1)의 각각의 전력 셀(1-1)은 디커플링 구조체(19)에 의해 제 1 부분(181)과 제 2 부분(182)으로 분리되는 적어도 하나의 제 2 유형 메사(18)를 포함할 수 있으며, 이 적어도 하나의 제 2 유형 메사(18)의 제 1 부분(181)은 제 1 부하 단자(11)에 전기적으로 접속되는 다른 메사 부분, 예컨대 제 1 유형 메사(17) 중 한 메사의 부분과 병합되지 않는다. 예를 들어, 도 11, 도 13, 도 14a 및 도 15에 도시된 실시예와 관련하여, 이 적어도 하나의 제 2 유형 메사(18)는 각각의 전력 셀(1-1)에 포함되는 3개의 제 2 유형 메사(18) 중 중앙의 것이다. 도 12에 도시된 실시예와 관련하여, 이 적어도 하나의 제 2 유형 메사(18)는 각각의 전력 셀(1-1)에 포함되는 5개의 제 2 유형 메사(18) 중 중앙의 것이다. 또한, 이 적어도 하나의 제 2 유형 메사(18)는 2개의 제 1 유형 트렌치(14), 예컨대 2개의 제 2 유형 메사(18)가 각각 측면에 위치하는 2개의 제 1 유형 트렌치(14)와 같은 "더미 트렌치"로 구현되는 2개의 제 1 유형 트렌치(14)에 의해 공간적으로 한정될 수 있다. 또한, 이 적어도 하나의 제 2 유형 메사(18)의 제 1 부분(181)은 활성 영역(1-2) 내에서 제 2 횡 방향(Y)을 따라 적어도 1 mm 만큼 연장될 수 있다. 실시예에서, 전력 반도체 디바이스(1)는 본 명세서에 설명된 전력 셀(1-1)의 복수의 구현에 의해 형성되는 MPT 구조를 갖는 IGBT이고, 각각의 전력 셀 구현은 활성 영역(1-2) 내에서 제 2 횡 방향(Y)을 따라 적어도 1 mm 만큼 연장되는 적어도 하나의 상기 제 1 부분(181)을 포함한다.
이제, 도 14a에 도시된 실시예와 관련하여, 전력 셀(1-1)의 구성은 도 11에 도시된 실시예의 구성에 대응할 수 있는데, 디커플링 구조체(19)의 셋업은 다를 수 있다. 예를 들어, 디커플링 구조체(19)의 크로스-트렌치 배치물(191)은 적어도 하나의 제 1 크로스-트렌치 세그먼트(191-1) 및 적어도 하나의 제 2 크로스-트렌치 세그먼트(191-2)를 포함하고, 적어도 하나의 제 2 크로스-트렌치 세그먼트(191-2)는 제 1 횡 방향(X)과 제 2 횡 방향(Y)의 각각을 따라 제 1 크로스-트렌치 세그먼트(191-1)로부터 횡 방향으로 변위된다. 예를 들어, 제 2 횡 방향(Y)을 따른 변위는 거리(D4)에 대응하며, 이 거리(D4)는 0.5 ㎛ 초과 또는 1 ㎛ 초과, 예를 들어 최대 10 ㎛일 수 있다. 또한, 도 14a에 도시된 바와 같이, 제 1 횡 방향(X)을 따른 변위는 실질적으로 하나의 트렌치 폭과 같을 수 있다. 예를 들어, 디커플링 구조체(19)의 이러한 스태거링 구조에 의해, 디커플링 구조체(19)를 처리하는 하나 이상의 단계, 예컨대, 트렌치 에칭 단계 및/또는 폴리 실리콘 충진 단계가 가능해 질 수 있다. 또한, 크로스-트렌치 배치물(191)은 상기 크로스-트렌치 전극(1911)을 포함할 수 있고, 크로스-트렌치 전극(1911)은 적어도 하나의 제 1 크로스-트렌치 세그먼트(191-1)와 적어도 하나의 제 2 크로스-트렌치 세그먼트(191-2)의 각각으로 연장될 수 있다. 제 1 유형 트렌치(14)의 트렌치 전극(141)의 부분은 크로스-트렌치 세그먼트(191-1 및 191-2)에 존재하는 크로스-트렌치 전극(1911)의 부분들을 상호 접속시킬 수 있으며, 트렌치 전극(141)의 상기 부분은 전이 영역(1-23) 내에 배치될 수 있다.
도 14b에 보다 명확하게 도시된 바와 같이, 디커플링 구조체(19)는 도 7과 관련하여 위에서 또한 다룬 바와 같은 스페이서 트렌치 부분(148, 168)을 포함할 수 있다. 스페이서 트렌치 부분(148, 168)은 예를 들어 국부 트렌치 확장에 의해 형성될 수 있다. 예를 들어, 트렌치 확장은 제 1 유형 메사(17)의 제 1 부분(171)과 제 2 유형 메사(181)의 제 1 부분(181)을 서로 전기적으로 디커플링하도록 구성 및 위치될 수 있다. 따라서, 제 1 메사 부분(171, 181)이 상이한 전위를 나타낼 수 있는 것이 보장될 수 있다. 예를 들어, 제 2 유형 메사(18)의 제 1 부분(181)은 전기적으로 플로팅될 수 있는 반면, 제 1 유형 메사(17)의 제 1 부분(171)은 제 1 부하 단자(11)와 실질적으로 동일한 전위를 가질 수 있다. 접촉 방식에 의존하여, 스페이서 트렌치 부분(148, 168)은 제 1 유형 트렌치(14)(예컨대, 제어 (게이트) 트렌치)와 제 2 유형 트렌치(예컨대, 소스 트렌치) 중 적어도 하나를 확장함으로써 형성될 수 있다. 얼마나 많은 스페이서 트렌치 부분(148, 168)이 제공되어야 하는지 뿐만 아니라 스페이서 트렌치 부분(148, 168)을 어디에 위치시킬지에 대한 많은 가능성이 당업자에 의해 선택될 수 있는데, 예컨대, 스페이서 트렌치 부분(148, 168)의 수 및 위치(들)는 상기 제 1 메사 부분(171 및 181)이 서로 적절히 디커플링되도록 선택될 수 있다.
물론, 예컨대 스페이서 트렌치 부분(들)에 의해 상기 제 1 메사 부분(171 및 181)을 디커플링하는 개념은 도 14a의 실시예 이외의 다른 실시예에도 적용될 수 있다.
도 15에 도시된 실시예는 도 14a 및 도 13의 실시예의 조합으로 간주될 수 있는데, 여기서, 전력 반도체 디바이스(1)는 상기 중단 구조체(20)을 추가로 포함하고, 이 중단 구조체(20)는 예컨대 적어도 하나의 제 1 크로스-트렌치 세그먼트(201-1) 및 적어도 하나의 제 2 크로스-트렌치 세그먼트(201-2)를 포함함으로써 디커플링 구조체(19)와 동일하게 구성될 수 있으며, 적어도 하나의 제 2 크로스-트렌치 세그먼트(201-2)는 제 1 횡 방향(X)과 제 2 횡 방향(Y)의 각각을 따라 제 1 크로스-트렌치 세그먼트(201-1)로부터 횡 방향으로 변위된다. 도 13과 관련하여 설명된 바와 같이, 중단 구조체(20)는 활성 영역(1-2) 내에서 복수의 서브 셀(1-5)을 정의하기 위해 사용될 수 있고, 각각의 서브 셀(1-5)은 제어 단자(13)에 전기적으로 접속되는 폐쇄형 트렌치 전극에 의해 프레임화되고, 상기 폐쇄형 트렌치 전극은, 실시예에 따라, 예컨대, 디커플링 구조체(19)의 제 1 크로스-트렌치 세그먼트(191-1) 중 하나 및 제 2 크로스-트렌치 세그먼트(191-2) 중 하나 내에 존재하고, 3개의 제 1 유형 트렌치(14)의 부분 내에 존재하고, 중단 구조체(20)의 제 1 크로스-트렌치 세그먼트(201-1) 중 하나 및 제 2 크로스-트렌치 세그먼트(201-2) 중 하나 내에 존재하는 크로스-트렌치 전극 부분에 의해 형성된다. 도 15에 도시된 바와 같이, 제 1 접촉 플러그(111)는 제 2 횡 방향(Y)을 따른 길이(D5)를 각각 나타낼 수 있으며, 여기서 D5는 실시예에 따라 2 ㎛ 내지 1000 ㎛ 범위 내에 있을 수 있다.
전술된 실시예는 디커플링 구조체(19)와, 제 1 및 제 2 유형 트렌치(14, 15, 16)와 제 1 및 제 2 유형 메사(17, 18)에 관한 이웃 관계, 즉, 전력 셀(1-1)의 가능한 트렌치-메사-패턴에 관한 몇 가지 예를 보여 주었다. 보다 일반적으로는, 활성 영역(1-2)에 배치되고 각 측면 상에서 제 1 유형 트렌치(14) 중 하나에 의해 공간적으로 한정되는 제 2 유형 메사(18)가 디커플링 구조체(19)에 의해 종단 영역(1-3)으로부터 디커플링되는 실시예가 구성될 수 있다. 부가적으로 또는 대안적으로, 활성 영역(1-2)에 배치되고 한 측면 상에서 제 1 유형 트렌치(14) 중 하나에 의해 그리고 다른 측면 상에서 소스 트렌치(16) 중 하나에 의해 공간적으로 한정되는 제 2 유형 메사(18)가 디커플링 구조체(19)에 의해 종단 영역(1-3)으로부터 디커플링되는 실시예가 구성될 수 있다.
이제 도 19a 내지 도 22b를 참조하면, 디커플링 구조체는 제 1 유형 메사(17) 및/또는 제 2 유형 메사(18) 내에 배치된 하나 이상의 주상 트렌치(198)를 더 포함 할 수 있다. 예를 들어, 하나 이상의 주상 트렌치(198) 중 적어도 하나는 제 1 유형 메사(17)의 제 1 부분(171) 또는 제 2 유형 메사(18)의 제 1 부분(181)에 배치된다.
예를 들어, 실시예에서, 제 1 유형 메사(17)의 제 1 부분(171)과 제 2 유형 메사(18)의 제 1 부분(181)은 크로스-트렌치 배치물(191)에 인접한 상기 크로스-메사 부분(187)에 의해 서로 접속된다. 예를 들어, 상기 스페이서 트렌치 부분(148, 168)과 유사하게, 예컨대 제 1 유형 메사(17)의 제 1 부분(171)을 제 2 유형 메사(18)의 제 1 부분(181)으로부터 디커플링하기 위해, 하나 이상의 주상 트렌치(198)를 크로스-메사 부분(187) 및 크로스-트렌치 배치물(191) 근처에 위치시키는 것이 바람직할 수 있다.
예를 들어, 도 19a에 도시된 바와 같이, 2개의 주상 트렌치(198)는 제 1 유형 메사(17)의 제 1 부분(171)에 위치될 수 있고, 2개의 주상 트렌치(198)는 제 2 유형 메사(18)의 제 1 부분(181)에 위치될 수 있는데, 상기 제 1 부분들(171, 181)은 크로스-메사 부분(187)에 의해 서로 접속된다. 따라서, 제 1 메사 부분들(171, 181)이 상이한 전위를 나타낼 수 있는 것이 보장될 수 있다. 예를 들어, 제 2 유형 메사(18)의 제 1 부분(181)은 전기적으로 플로팅될 수 있지만, 제 1 유형 메사(17)의 제 1 부분(171)은 제 1 부하 단자(11)와 실질적으로 동일한 전위를 가질 수 있다.
도 19b에 도시된 바와 같이, 하나 이상의 주상 트렌치(198)의 각각은 제 1 유형 트렌치(14)의 깊이 및 제 2 유형 트렌치(16)의 깊이보다 더 작은 깊이를 나타낼 수 있다. 횡 방향 치수의 측면에서, 제 1 횡 방향(X) 및 제 2 횡 방향(Y)의 폭은 모두 서로 실질적으로 동일하거나(예컨대, 도 19a에서와 같이 원형 수평 단면을 야기함) 또는 서로 약간 상이할 수 있다(예컨대, 도 22a 및 도 22b와 같은 타원형 단면을 야기함). 예를 들어, 제 1 횡 방향(X) 및 제 2 횡 방향(Y)의 폭은 모두 제 1 유형 메사(17)의 제 1 횡 방향(X)의 폭과 실질적으로 동일할 수 있다.
실시예에서, 하나 이상의 주상 트렌치(198) 중 적어도 하나는 주상 트렌치 전극(1981), 및 주상 트렌치 전극(1981)을 반도체 몸체(10)로부터 전기적으로 절연시키는 주상 트렌치 절연체(1982)를 포함할 수 있다.
예를 들어 도 20을 참조하면, 주상 트렌치 전극(1981)은 예컨대 접촉 플러그(119)에 의해 제 1 부하 단자(11)에 전기적으로 접속될 수 있다. 다른 실시예에서, 도 21에 도시된 바와 같이, 주상 트렌치 전극(1981)은 전기적으로 플로팅될 수 있다.
도 20에 도시된 바와 같이, 채널 영역은, 채널 영역(102)의 나머지 부분에 비해 증가된 도펀트 농도, 예컨대, 적어도 10의 인수만큼 증가된 도펀트 농도를 갖는 제 2 도전형의 얕은 채널 접촉 영역(1022)을 포함할 수 있다.
또한, 메사(17, 18) 내에서, 드리프트 영역(100)은, 증가된 도펀트 농도, 예컨대 트렌치 하단(145, 155, 165)의 하방의 드리프트 영역(100)의 부분에 비해 적어도 10배의 인수만큼 증가된 도펀트 농도를 나타낼 수 있다. 예를 들어, 메사(17, 18)로 연장되고 상기 증가된 도펀트 농도를 나타내는 드리프트 영역(100)의 부분은 상기 채널 영역(102)과 함께 pn 접합(1021)을 형성할 수 있으며, 장벽 영역(103)으로 지칭될 수 있다.
예컨대 도 20에 개략적으로 및 예시적으로 도시된 장벽 영역(103)은 본 명세서에 설명된 다른 실시예에서도 구현될 수 있다는 것을 이해해야 한다.
이제 도 22a 및 도 22b를 참조하면, 하나 이상의 주상 트렌치(198)에 인접하여 각각의 메사 내에는 제 1 도전형의 도핑된 영역(107)이 제공될 수 있다. 예를 들어, 도핑된 영역(107)은 드리프트 영역 도펀트 농도보다 상당히 더 높은 도펀트 농도, 예를 들어, 적어도 10배의 도펀트 농도를 갖는다. 도핑된 영역(107)은 하나 이상의 주상 트렌치에 인접하게 배치될 수 있다. 예를 들어, 도핑된 영역(107)은 국부적으로, 즉, 하나 이상의 주상 트렌치(198)가 위치되는 위치에만 제공된다. 예를 들어, 도핑된 영역(107)은 도 22b에 도시된 바와 같이 하나 이상의 주상 트렌치(198)를 완전히 수평으로 둘러싸거나, 또는 도 22a에 도시된 바와 같이 크로스-트렌치 부분(들)(187)과 대면하는 측면 상에서만 하나 이상의 주상 트렌치(198)에 인접하게 배치된다. 예를 들어, 도핑된 영역(107)은 제 2 횡 방향(Y)에서 1 ㎛ 미만의 총 연장을 갖는다. 수직 방향(Z)에서, 도핑된 영역(107)의 총 연장은 예를 들어 소스 영역(101)의 깊이에 대응할 수 있다.
이제 도 23a 내지 도 23c를 참조하면, 크로스-트렌치 배치물(191)은 제 1 유형 트렌치(14) 또는 제 2 유형 트렌치(16)와 같은 다른 트렌치와 함께 T-접합부(197)를 형성할 수 있다. 상이한 도면들에 도시된 바와 같이, 이러한 T-접합부들(197) 중 다수는 크로스-트렌치 배치물(191)의 횡방향 연장을 따라 형성될 수 있다(예컨대, 도 10 내지 도 15 참조).
크로스-트렌치 배치물(191)은 트렌치들(14, 15, 16) 중 하나 이상을 중단시킬 수 있거나, 트렌치의 중단없이 단지 트렌치(14, 15, 16) 중 하나 이상과 접할 수 있다. 어느 경우이든, 상기 T-접합부(197)가 형성될 수 있다.
도 23a에 도시된 바와 같이, T-접합부(197)는, 거리 x1에 의해 표시되는 크로스-트렌치 배치물(191) 및 교차 트렌치(예컨대, 제 1 유형 트렌치(14)일 수 있음)에 비해, 거리 x2로 표시되는 더 큰 수평 단면적(국부적으로 더 큰 개구 면적)을 나타낼 수 있다. 따라서, 공정 흐름에 따라, 수직 방향(Z)의 T-접합부(197)의 깊이는 크로스-트렌치 배치물(191) 및 교차 트렌치(예컨대, 제 1 유형 트렌치(14)일 수 있음)의 깊이보다 더 클 수 있다. 예를 들어, 이러한 깊이 변화는 에칭 처리 단계가 도 23a에 도시된 레이아웃에 따라 수행된다면 발생할 수 있다.
예를 들어, (수직 방향을 따른) T-접합부(197)의 깊이는 교차 트렌치의 깊이의 105%보다 작고, 상기 깊이는 활성 영역(1-2)에 존재한다. 바꾸어 말하면, 예컨대 하나 이상의 트렌치 테이퍼 부분(1971)에 의해, T-접합부(197)에 존재하는, 즉, 크로스-트렌치 배치물(191)과 교차 트렌치 사이에 존재하는 국부적 트렌치 깊이 변화가 5% 미만인 것이 보장된다.
일 실시예에서, T-접합부(197)는 하나 이상의 트렌치 테이퍼 부분(1971)을 포함한다. 하나 이상의 트렌치 테이퍼 부분(1971)은 T-접합부(197)의 수평 단면적을 감소시키도록 구성될 수 있다.
예를 들어, 도 23b를 참조하면, 트렌치 테이퍼 부분(1971)은 교차 트렌치(14; 16)의 측벽(144; 164)에, 예컨대, 제 2 횡 방향(Y)을 따라 크로스-트렌치 배치물(191)과 횡방향으로 중첩하는 부분에 형성될 수 있다. 예컨대, 상기 부분에서, 트렌치 측벽(144; 164)은 크로스-트렌치 배치물(191)을 향하는 계단 프로파일을 나타낸다. 다른 실시예(도시되지 않음)에서, 트렌치 테이퍼 부분(1971)은 크로스-트렌치 배치물(191)을 향하는 돌출된 형태를 나타낼 수 있다.
도 23c에 도시되고 도 23b의 실시예와 조합될 수 있는 다른 실시예에서, 트렌치 테이퍼 부분(1971)은 T-접합부(197)의 코너들 중 한쪽 또는 양쪽에 형성될 수 있다. 예를 들어, 코너는 T-접합부(197)의 수평 단면적을 감소시키도록 둥글게 되거나 또는 계단 프로파일로 형성될 수 있다.
예를 들어, 트렌치 테이퍼 부분(1971)(예컨대, 도 23b 및 도 23c에 도시된 계단)은 교차 트렌치(14; 16)(도 23b) 및/또는 크로스-트렌치 배치물(191)(도 23c)의 각각의 측벽으로부터 적어도 20 nm, 적어도 100 nm, 또는 적어도 200 nm만큼 멀어지도록 연장된다.
아래에서 추가 설명되는 도 24로부터 더 명백해 지듯이, T-접합부라는 용어는 크로스-트렌치 배치물(191) 및 교차 트렌치가 Y형 교차를 형성하는 변형을 또한 포함한다. 예를 들어, 도 24에 도시된 실시예에서, 2개의 제 1 유형 메사(17)를 포함하는 중앙 부분의 좌우로, 각각의 2개의 제 2 유형 메사(18)는 크로스-트렌치 배치물(191)을 포함하는 디커플링 구조체(19)에 의해 상기 제 1 부분(181)과 제 2 부분(182)으로 분리된다. 예를 들어, 제 1, 제 2 또는 제 3 유형의 3개의 트렌치(14; 15; 16으로 지칭됨)는 활성 영역(1-2)에서 2개의 제 2 유형 메사(18)를 횡 방향으로 한정한다. 전이 영역(1-23) 내에서, 제 1, 제 2 또는 제 3 유형의 3개의 트렌치(14; 15; 16으로 지칭됨)는 병합되거나 또는 각각 크로스-트렌치 배치물(191)에 접한다. 도시된 바와 같이, 제 1, 제 2 또는 제 3 유형의 3개의 트렌치(14; 15; 16으로 지칭됨) 중 2개는 Y-형 구성물 내에서 크로스-트렌치 배치물과 교차한다.
또한, 메사(17, 18) 및 트렌치(14, 15, 16)는 종단 영역(1-3)으로 연장되어서는 안되며, 오히려, 종단 영역(1-3)은 활성 영역(1-2)에 존재하는 트렌치-메사-패턴과 비교하여 상이한 방식으로 구성될 수 있다. 예를 들어, 도 24에서 알 수 있는 바와 같이, 종단 영역(1-3)에서의 트렌치 패턴은 활성 영역(1-2)에서의 트렌치 패턴과 다를 수 있다. 예를 들어, 트렌치 패턴은 전이 영역(1-23)에서, 즉, 디커플링 구조체(예컨대, 크로스-트렌치 배치물(들)(191))가 또한 위치될 수 있는 영역에서 변경된다.
전력 반도체 디바이스(1)의 실시예의 수평 투영의 부분을 개략적으로 및 예시적으로 도시한 도 24를 계속 참조하면, 적어도 활성 영역(1-2)에서 반도체 몸체(10)에 의해 형성된 제 2 유형 메사(18)의 제 1 부분(181) 및 적어도 종단 영역(1-3)에서 반도체 몸체(10)에 의해 형성된 제 2 유형 메사(18)의 제 2 부분(182)은 제 1 횡 방향(X)을 따라 서로 횡 방향으로 변위된다.
예를 들어, 도 24에 도시된 바와 같이, 디커플링 구조체(19)(예컨대, 크로스-트렌치 배치물(191)로 구현됨)는 제 2 유형 메사(18) 내에 배치될 수 있으며, 제 2 횡 방향(Y)에서 제 1 부분(들)(181)을 종단시킴으로써 제 2 유형 메사(18)를 부분들(181 및 182)로 분리시킬 수 있다. 예를 들어, 제 1 횡 방향(X)을 따라, 제 1 부분(181)은 제 2 부분(182)과 횡 방향으로 중첩되지 않는다. 예컨대, 제 1 부분(181) 및 제 제 2 부분(182)은 제 1 횡 방향(X)을 따라 대략(또는 정확하게) 하나의 트렌치 폭 만큼, 예컨대, 하나의 소스 트렌치(16)의 폭 만큼 변위될 수 있다.
마지막으로 도 18에 개략적으로 및 예시적으로 도시된 방법(2)과 관련하여, 방법(2)은 다양한 실시예, 예컨대 선행 도면과 관련하여 설명된 전력 반도체 디바이스(1)의 예시적인 실시예에 대응하는 실시예에서 구현될 수 있음을 이해해야 한다. 위의 설명이 어느 정도 참조된다. 일반적으로, 방법(2)은, 부하 전류를 도통시키도록 구성된 활성 영역, 활성 영역을 둘러싸는 비활성 종단 영역, 활성 영역과 비활성 종단 영역의 각각의 일부를 형성하는 반도체 몸체, 제 1 부하 단자 및 제 2 부하 단자 － 활성 영역은 제 1 부하 단자와 제 2 부하 단자 사이에서 부하 전류를 도통시키도록 구성됨 －, 부하 전류를 제어하기 위한 제어 신호를 수신하도록 구성된 제어 단자, 및 반도체 몸체로 연장되고 제 1 횡 방향을 따라 서로 인접하게 배치되는 복수의 트렌치를 갖는 적어도 하나의 전력 셀을 포함하는 전력 반도체 디바이스(1)가 제공되는 제 1 단계(21)를 포함할 수 있다. 복수의 트렌치의 각각은 트렌치 전극을 포함한다. 트렌치의 각각은 제 2 횡 방향을 따라 활성 영역으로 연장되는 스트라이프 구성을 갖는다. 적어도 하나의 전력 셀의 각각의 복수의 트렌치는 제어 단자에 전기적으로 접속되는 트렌치 전극을 갖는 적어도 하나의 제 1 유형 트렌치와, 제어 단자의 전위와 상이한 전위에 전기적으로 접속되거나 플로팅 상태인 트렌치 전극을 갖는 적어도 하나의 제 2 유형 트렌치를 포함한다. 트렌치는 복수의 메사를 공간적으로 한정한다. 복수의 메사는, 활성 영역 내에서 제 1 부하 단자에 전기적으로 접속되고 부하 전류의 적어도 일부를 도통시키도록 구성되는 적어도 하나의 제 1 유형 메사 및 부하 전류를 도통시키지 않도록 구성된 적어도 하나의 제 2 유형 메사를 포함한다. 방법(2)은, 상기 적어도 하나의 제 2 유형 메사 중 적어도 하나 내에서 배치되고 상기 적어도 하나의 제 2 유형 메사를 적어도 활성 영역에서 반도체 몸체에 의해 형성된 제 1 부분과 적어도 종단 영역에서 반도체 몸체에 의해 형성된 제 2 부분으로 분리하는 디커플링 구조체가 제공되는 제 2 단계(22)를 더 포함할 수 있다.
지금까지, 전력 반도체 디바이스 및 대응하는 처리 방법에 관한 실시예가 설명되었다. 예를 들어, 이들 반도체 디바이스는 실리콘(Si)을 기반으로 한다. 따라서, 반도체 몸체(10) 및 그 영역/구역, 예컨대, 영역(100, 101, 102, 109, 108, 181, 182, 171, 172 등)과 같은 단결정 반도체 영역 또는 층은, 단결정 Si 영역 또는 Si 층일 수 있다. 다른 실시예에서, 다결정 또는 비정질 실리콘이 사용될 수 있다.
그러나, 반도체 몸체(10) 및 그 영역/구역은 반도체 디바이스를 제조하기에 적합한 임의의 반도체 재료로 이루어질 수 있음을 이해해야 한다. 이러한 재료의 예는, 몇 가지만 예로 들자면, Si(silicon) 또는 Ge(germanium)와 같은 기본 반도체 재료, SiC(silicon carbide) 또는 SiGe(silicon germanium)과 같은 IV 족 화합물 반도체 재료, GaN(gallium nitride), GaAs(gallium nitride), GaP(gallium phosphide), InP(indium phosphide), InGaP(indium gallium phosphide), AlGaN(aluminum gallium nitride), AlInN(aluminum indium nitride), InGaN(indium gallium nitride), AlGaInN(aluminum gallium indium nitride) 또는 InGaAsP(indium gallium arsenide phosphide)와 같은 2원, 3원, 4원 Ⅲ-Ⅴ 반도체 재료, CdTe(cadmium telluride) 및 HgCdTe(mercury cadmium telluride)과 같은 2원 또는 3원 Ⅱ-Ⅵ 반도체 재료를 포함하는데, 이에 제한되는 것은 아니다. 전술된 반도체 재료는 "동질 접합(homojunction) 반도체 재료"라고도 불린다. 2개의 상이한 반도체 재료를 조합할 때, 이질 접합(heterojunction) 반도체 재료가 형성된다. 이질 접합 반도체 재료의 예는, AlGaN(aluminum gallium nitride)-AlGaInN(aluminum gallium indium nitride), InGaN(indium gallium nitride)-AlGaInN(aluminum gallium indium nitride), InGaN(indium gallium nitride)-GaN(gallium nitride), AlGaN(aluminum gallium nitride)-GaN(gallium nitride), InGaN(indium gallium nitride)-AlGaN(aluminum gallium nitride), 실리콘-실리콘 카바이드(SixC1-x) 및 실리콘-SiGe 이질 접합 반도체 재료를 포함하는데, 이에 제한되는 것은 아니다. 전력 반도체 디바이스 애플리케이션의 경우, 현재 주로 Si, SiC, GaAs 및 GaN 재료가 사용된다.
"아래", "하부", "하위", "상부", "상위" 등과 같은 공간적으로 상대적인 용어는 제 1 요소의 제 2 요소에 대한 위치를 설명하기 위해 설명의 편의상 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방위에 추가하여 각각의 디바이스의 상이한 방위를 포함하도록 의도된다. 또한, "제 1", "제 2" 등과 같은 용어는 다양한 요소, 영역, 부분 등을 설명하기 위해 사용되며, 또한 제한하려는 것은 아니다. 설명 전반에 걸쳐 동일한 용어는 동일한 요소를 지칭한다.
본 명세서에 사용될 때, "갖는", "함유하는", "구비하는", "포함하는", "나타내는" 등의 용어는 언급된 요소 또는 특징의 존재를 나타내는 개방형 용어이지만, 부가적 요소 또는 기능을 배제하지 않는다.
위의 변형 및 응용 범위를 염두에 두고, 본 발명은 전술된 설명에 의해 제한되지 않고 첨부 도면에 의해 제한되지 않는다는 것을 이해해야 한다. 대신, 본 발명은 다음의 청구 범위 및 그 법적 등가물에 의해서만 제한된다.

Claims (29)

  1. 전력 반도체 디바이스(1)로서,
    부하 전류를 도통시키도록 구성된 활성 영역(1-2)과,
    상기 활성 영역(1-2)을 둘러싸는 비활성 종단 영역(1-3)과,
    상기 활성 영역(1-2)과 상기 비활성 종단 영역(1-3)의 각각의 일부를 형성하는 반도체 몸체(10)와,
    제 1 부하 단자(11) 및 제 2 부하 단자(12) － 상기 활성 영역(1-2)은 상기 제 1 부하 단자(11)와 상기 제 2 부하 단자(12) 사이에서 상기 부하 전류를 도통시키도록 구성됨 － 와,
    상기 부하 전류를 제어하기 위한 제어 신호를 수신하도록 구성된 제어 단자(13)와,
    상기 반도체 몸체(10)로 연장되고 제 1 횡 방향(X)을 따라 서로 인접하게 배치된 복수의 트렌치(14, 15, 16)를 갖는 적어도 하나의 전력 셀(1-1) － 상기 복수의 트렌치(14, 15, 16)의 각각은 트렌치 전극(141, 151, 161)을 포함하고, 상기 트렌치(14, 15, 16)의 각각은 제 2 횡 방향(Y)을 따라 상기 활성 영역(1-2)으로 연장되는 스트라이프 구성을 가지며, 상기 적어도 하나의 전력 셀(1-1)의 각각의 상기 복수의 트렌치(14, 15, 16)는 상기 제어 단자(13)에 전기적으로 접속되는 트렌치 전극(141)을 갖는 적어도 하나의 제 1 유형 트렌치(14) 및 상기 제어 단자(13)의 전위와 상이한 전위에 전기적으로 접속되거나 전기적으로 플로팅 상태인 트렌치 전극(151; 161)을 갖는 적어도 하나의 제 2 유형 트렌치(15; 16)를 포함하고, 상기 트렌치(14, 15, 16)는 복수의 메사(17, 18)를 공간적으로 한정하고, 상기 복수의 메사(17, 18)는, 상기 활성 영역(1-2) 내에서 상기 제 1 부하 단자(11)에 전기적으로 접속되고 상기 부하 전류의 적어도 일부를 도통시키도록 구성되는 적어도 하나의 제 1 유형 메사(17) 및 상기 부하 전류를 도통시키지 않도록 구성된 적어도 하나의 제 2 유형 메사(18)를 포함함 － 과,
    상기 적어도 하나의 제 2 유형 메사(18) 중 적어도 하나 내에 배치되고, 상기 적어도 하나의 제 2 유형 메사(18)를 적어도 상기 활성 영역(1-2)에서 상기 반도체 몸체(10)에 의해 형성된 제 1 부분(181)과 적어도 상기 종단 영역(1-3)에서 상기 반도체 몸체(10)에 의해 형성된 제 2 부분(182)으로 분리시키는 디커플링 구조체(19)를 포함하는
    전력 반도체 디바이스(1).
  2. 제 1 항에 있어서,
    상기 디커플링 구조체(19)는 상기 적어도 하나의 제 2 유형 메사(18)의 수직 단면 내에 전기적 절연을 제공하는
    전력 반도체 디바이스(1).

  3. 제 1 항 또는 제 2 항에 있어서,
    상기 디커플링 구조체(19)는 상기 적어도 하나의 제 2 유형 메사(18)의 수직 단면을 채우는 절연체(1912)를 포함하는
    전력 반도체 디바이스(1).
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는, 적어도 상기 적어도 하나의 제 2 유형 메사(18)를 횡방향으로 한정하는 2개의 상기 트렌치(14)의 각각 만큼, 수직 방향(Z)을 따라 연장되는
    전력 반도체 디바이스(1).
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는 상기 적어도 하나의 제 2 유형 메사(18)의 상기 제 2 횡 방향(Y)의 총 연장의 5%보다 작은 상기 제 2 횡 방향(Y)의 총 연장을 갖는
    전력 반도체 디바이스(1).

  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는 상기 제 1 부분(181)을 상기 제 2 부분(182)으로부터 전기적으로 디커플링하도록 구성되는
    전력 반도체 디바이스(1).
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는 또한 상기 제 2 유형 메사(18)를 상기 제 1 유형 메사(17)로부터 전기적으로 디커플링하도록 구성되는
    전력 반도체 디바이스(1).
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는 상기 제 1 부분(181)의 수직 단면 관련 옴 저항의 적어도 10 배만큼 큰 수직 단면 관련 옴 저항을 나타내는
    전력 반도체 디바이스(1).
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는 상기 적어도 하나의 제 2 유형 메사(18)를 횡 방향으로 한정하는 2개의 상기 트렌치(14, 16)의 각각의 스페이서 트렌치 부분(148, 168)을 포함하는
    전력 반도체 디바이스(1).
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는 상기 복수의 트렌치(14, 15, 16) 중 적어도 2개 사이에서 상기 제 1 횡 방향(X)을 따라 상기 적어도 하나의 메사(18)를 통해 연장되는 크로스-트렌치 배치물(cross-trench arrangement)(191)을 포함하는
    전력 반도체 디바이스(1).
  11. 제 10 항에 있어서,
    상기 크로스-트렌치 배치물(191)은 상기 적어도 하나의 전력 셀(1-1)의 상기 복수의 메사(17, 18)의 각각을 통해 연장되는
    전력 반도체 디바이스(1).
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 크로스-트렌치 배치물(191)은 적어도 하나의 제 1 크로스-트렌치 세그먼트(191-1) 및 적어도 하나의 제 2 크로스-트렌치 세그먼트(191-2)를 포함하고, 상기 적어도 하나의 제 2 크로스-트렌치 세그먼트(191-2)는 상기 제 1 횡 방향(X)과 상기 제 2 횡 방향(Y)의 각각을 따라 상기 제 1 크로스-트렌치 세그먼트(191)로부터 횡 방향으로 변위되는
    전력 반도체 디바이스(1).
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 크로스-트렌치 배치물(191)은 교차 트렌치(intersection trench)와 함께 T-접합부(197)를 형성하고, 상기 교차 트렌치는 상기 제 1 유형 트렌치(14)와 상기 제 2 유형 트렌치(16) 중 하나이고, 상기 T-접합부(197)는 하나 이상의 트렌치 테이퍼 부분(1971)을 포함하는
    전력 반도체 디바이스(1).
  14. 제 13 항에 있어서,
    상기 T-접합부(197)의 깊이는 상기 교차 트렌치(14; 16)의 깊이의 105%보다 더 작고, 상기 깊이는 상기 활성 영역(1-2)에 존재하는
    전력 반도체 디바이스(1).
  15. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 크로스-트렌치 배치물(191)은 상기 트렌치 전극(141) 중 적어도 하나와 전기적으로 접속되는 크로스-트렌치 전극(1911)을 포함하는
    전력 반도체 디바이스(1).
  16. 제 15 항에 있어서,
    상기 적어도 하나의 전력 셀(1-1)의 상기 복수의 트렌치(14, 15, 16)는 적어도 2개의 상기 제 1 유형 트렌치(14)를 포함하고, 상기 크로스-트렌치 전극(1911)은 상기 제 1 유형 트렌치 전극(141)의 각각과 전기적으로 접속되는
    전력 반도체 디바이스(1).
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 활성 영역(1-2)에서 상기 제 1 부하 단자(11)와 상기 적어도 하나의 메사(18)의 제 1 부분(181) 사이의 제 1 전이부(185)는 적어도 일 도전형의 전하 캐리어에 대한 전기적 절연을 제공하고, 상기 종단 영역(1-3)에서 상기 적어도 하나의 메사(18)의 제 2 부분(182)은 상기 제 1 부하 단자(11)에 전기적으로 접속되는
    전력 반도체 디바이스(1).
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는 상기 적어도 하나의 제 2 유형 트렌치(15, 16)를 중단시키는
    전력 반도체 디바이스(1).
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 제 2 유형 트렌치는, 상기 활성 영역(1-2) 내에서 상기 제 1 부하 단자(11)에 전기적으로 접속되는 트렌치 전극(161)을 갖는 소스 트렌치(16)인
    전력 반도체 디바이스(1).
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 전력 반도체 디바이스(1)는 마이크로-패턴-트렌치 구조를 갖는 IGBT인
    전력 반도체 디바이스(1).
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 활성 영역(1-2) 내에 배치되고, 상기 적어도 하나의 메사(18)의 제 1 부분(181)을 상기 제 2 횡 방향(Y)을 따라 적어도 제 1 하위 부분(1811) 및 적어도 제 2 하위 부분(1812)으로 분리시키는 중단 구조체(20)를 더 포함하는
    전력 반도체 디바이스(1).
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 디커플링 구조체(19)는 상기 반도체 몸체(10)와 상이한 것인
    전력 반도체 디바이스(1).
  23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    적어도 상기 활성 영역(1-2)에서 상기 반도체 몸체(10)에 의해 형성된 상기 제 2 유형 메사(18)의 제 1 부분(181)과 적어도 상기 종단 영역(1-3)에서 상기 반도체 몸체(10)에 의해 형성된 상기 제 2 유형 메사(18)의 제 2 부분(182)은 상기 제 1 횡 방향(X)을 따라 서로 횡 방향으로 변위되는
    전력 반도체 디바이스(1).
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 유형 메사(17)는 상기 제 1 횡 방향(X)을 따라 활성 메사 부분과 비활성 메사 부분으로 분리되는
    전력 반도체 디바이스(1).
  25. 제 24 항에 있어서,
    상기 활성 메사 부분은 상기 제 1 유형 트렌치(14)에 인접하게 배치되고, 상기 비활성 메사 부분은 상기 제 2 유형 트렌치(16)에 인접하게 배치되는
    전력 반도체 디바이스(1).
  26. 제 1 항 내지 제 25 항 중 어느 한 항에 있어서,
    각각의 전력 셀(1-1)은 적어도 2개의 제 1 유형 트렌치(14)를 포함하는데, 2개의 제 1 유형 트렌치(14) 중 하나는 상기 부하 전류를 제어하기 위한 제어 트렌치로서 구현되고, 다른 하나는 더미 트렌치로서 구현되는
    전력 반도체 디바이스(1).
  27. 제 1 항 내지 제 26 항 중 어느 한 항에 있어서,
    수평 단면에서 상기 복수의 트렌치(14, 15, 16)는 상기 활성 영역(1-2)의 적어도 30%와 횡 방향으로 중첩되는
    전력 반도체 디바이스(1).
  28. 제 1 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 비활성 종단 영역(1-3)에 배치되고 상기 활성 영역(1-2)을 둘러싸는 도핑된 반도체 영역(108)을 더 포함하되, 상기 디커플링 구조체(19)은 상기 도핑된 반도체 영역(108)으로부터 상기 활성 영역(1-2) 쪽으로 적어도 200nm만큼 횡 방향으로 변위되도록 배치되고, 상기 도핑된 반도체 영역(108)은 상기 제 1 부하 단자(11)에 전기적으로 접속되는
    전력 반도체 디바이스(1).
  29. 방법(2)으로서,
    전력 반도체 디바이스(1)를 제공하는 단계를 포함하되,
    상기 전력 반도체 디바이스(1)는,
    부하 전류를 도통시키도록 구성된 활성 영역(1-2)과,
    상기 활성 영역(1-2)을 둘러싸는 비활성 종단 영역(1-3)과,
    상기 활성 영역(1-2)과 상기 비활성 종단 영역(1-3)의 각각의 일부를 형성하는 반도체 몸체(10)와,
    제 1 부하 단자(11) 및 제 2 부하 단자(12) － 상기 활성 영역(1-2)은 상기 제 1 부하 단자(11)와 상기 제 2 부하 단자(12) 사이에서 상기 부하 전류를 도통시키도록 구성됨 － 와,
    상기 부하 전류를 제어하기 위한 제어 신호를 수신하도록 구성된 제어 단자(13)와,
    상기 반도체 몸체(10)로 연장되고 제 1 횡 방향(X)을 따라 서로 인접하게 배치된 복수의 트렌치(14, 15, 16)를 갖는 적어도 하나의 전력 셀(1-1) － 상기 복수의 트렌치(14, 15, 16)의 각각은 트렌치 전극(141, 151, 161)을 포함하고, 상기 트렌치(14, 15, 16)의 각각은 제 2 횡 방향(Y)을 따라 상기 활성 영역(1-2)으로 연장되는 스트라이프 구성을 가지며, 상기 적어도 하나의 전력 셀(1-1)의 각각의 상기 복수의 트렌치(14, 15, 16)는 상기 제어 단자(13)에 전기적으로 접속되는 트렌치 전극(141)을 갖는 적어도 하나의 제 1 유형 트렌치(14) 및 상기 제어 단자(13)의 전위와 상이한 전위에 전기적으로 접속되거나 전기적으로 플로팅 상태인 트렌치 전극(151; 161)을 갖는 적어도 하나의 제 2 유형 트렌치(15; 16)를 포함하고, 상기 트렌치(14, 15, 16)는 복수의 메사(17, 18)를 공간적으로 한정하고, 상기 복수의 메사(17, 18)는, 상기 활성 영역(1-2) 내에서 상기 제 1 부하 단자(11)에 전기적으로 접속되고 상기 부하 전류의 적어도 일부를 도통시키도록 구성되는 적어도 하나의 제 1 유형 메사(17) 및 상기 부하 전류를 도통시키지 않도록 구성된 적어도 하나의 제 2 유형 메사(18)를 포함함 － 을 포함하고,
    상기 방법(2)은, 상기 적어도 하나의 제 2 유형 메사(18) 중 적어도 하나 내에 배치되고 상기 적어도 하나의 제 2 유형 메사(18)를 적어도 상기 활성 영역(1-2)에서 상기 반도체 몸체(10)에 의해 형성된 제 1 부분(181)과 적어도 상기 종단 영역(1-3)에서 상기 반도체 몸체(10)에 의해 형성된 제 2 부분(182)으로 분리시키는 디커플링 구조체(19)를 제공하는 단계(22)를 더 포함하는
    방법(2).
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