JP2019009189A - エッチング方法 - Google Patents

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Abstract

【課題】ドライエッチングにより、シリコン含有酸化膜のエッチング形状を改善することを目的とする。【解決手段】処理容器内に供給される第1のガスから生成したプラズマにより、シリコン含有酸化膜上のマスクのパターンに該シリコン含有酸化膜をエッチングする第1の工程と、前記処理容器内に供給される第2のガスから生成したプラズマにより、前記第1の工程において前記シリコン含有酸化膜の開口部及び前記マスクに付着した反応生成物を除去する第2の工程と、を有し、前記第2の工程は、プラズマ生成用の高周波電力及びバイアス電圧発生用の高周波電力を印加し、前記第2のガスからプラズマを生成する、エッチング方法が提供される。【選択図】図4

Description

本発明は、エッチング方法に関する。
シリコン酸化膜を、シリコン酸化膜上のマスクのパターンにプラズマエッチングする際、シリコン酸化膜の開口部やマスクの上面等に反応生成物が付着する。そうすると、エッチング後にマスクをアッシングした後のシリコン酸化膜のエッチング形状が垂直にならず、シリコン酸化膜に形成されたパターンの側壁が、開口部よりもその奥側で広くなる逆テーパーになり易い。
このようなエッチング形状では、後工程において、シリコン酸化膜のエッチングパターンに金属を埋め込むときに隙間(ボイド:void)を生じさせる等の埋め込み不良が発生しやすい。埋め込み不良はデバイスの電気特性に悪影響を与えることがあるため、なくすことが要求される。
そこで、特許文献1では、主にフルオロカーボンガスから生成したプラズマにより酸化膜をエッチングし、コンタクトホールを形成した後、酸素ガスを用いて生成したプラズマによりフォトレジストのマスクをアッシングした後の基板を水蒸気中に晒す。これにより、発生するフッ酸によってコンタクトホールの側壁をウェットエッチングすることで、開口部の反応生成物を除去することが行われている。
特開2001−257261号公報
しかしながら、特許文献1では、シリコン酸化膜上のマスクを酸素ガスのプラズマによりアッシングした後に、コンタクトホールの側壁をフッ酸によってウェットエッチングするため、シリコン酸化膜のエッチング形状の改善が不十分である。
上記課題に対して、一側面では、本発明は、ドライエッチングにより、シリコン含有酸化膜のエッチング形状を改善することを目的とする。
上記課題を解決するために、一の態様によれば、処理容器内に供給される第1のガスから生成したプラズマにより、シリコン含有酸化膜上のマスクのパターンに該シリコン含有酸化膜をエッチングする第1の工程と、前記処理容器内に供給される第2のガスから生成したプラズマにより、前記第1の工程において前記シリコン含有酸化膜の開口部及び前記マスクに付着した反応生成物を除去する第2の工程と、を有し、前記第2の工程は、プラズマ生成用の高周波電力及びバイアス電圧発生用の高周波電力を印加し、前記第2のガスからプラズマを生成する、エッチング方法が提供される。
一の側面によれば、ドライエッチングにより、シリコン含有酸化膜のエッチング形状を改善することができる。
一実施形態に係るプラズマ処理装置の一例を示す図。 比較例のエッチング方法の一例を説明するための図。 一実施形態に係るエッチング処理の一例を示すフローチャート。 一実施形態に係るエッチング方法の一例を説明するための図。 一実施形態に係るエッチング方法による形状を比較例と比較した結果の一例を示す図。
以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
[プラズマ処理装置の全体構成]
まず、プラズマ処理装置1の一例について、図1を参照しながら説明する。本実施形態にかかるプラズマ処理装置1は、容量結合型の平行平板プラズマ処理装置であり、略円筒形の処理容器(チャンバ)2を有している。処理容器2の内面には、アルマイト処理(陽極酸化処理)が施されている。処理容器2の内部は、プラズマによりエッチング処理や成膜処理等のプラズマ処理が行われる処理室となっている。
ステージ3は、基板の一例である半導体ウェハ(以下、「ウェハ」という。)を載置する。ステージ3は、たとえばアルミニウム(Al)やチタン(Ti)、炭化ケイ素(SiC)等から形成されている。ステージ3は下部電極としても機能する。
ステージ3の上側には、ウェハWを静電吸着するための静電チャック(ESC)10が設けられている。静電チャック10は、絶縁体10bの間にチャック電極10aを挟み込んだ構造になっている。チャック電極10aには直流電源30が接続されている。スイッチ31の開閉により直流電源30からチャック電極10aに直流電圧が印加されると、クーロン力によってウェハWが静電チャック10に吸着される。
静電チャック10の外周側には、ウェハWの外縁部を囲うように円環状のフォーカスリング11が載置される。フォーカスリング11は、例えば、シリコンから形成され、処理容器2においてプラズマをウェハWの表面に向けて収束し、プラズマ処理の効率を向上させるように機能する。
ステージ3の下側は、支持体12になっており、これにより、ステージ3は処理容器2の底部に保持される。支持体12の内部には、冷媒流路12aが形成されている。チラー36から出力された例えば冷却水やブライン等の冷却媒体(以下、「冷媒」ともいう。)は、冷媒入口配管12b、冷媒流路12a、冷媒出口配管12cと流れ、循環する。このようにして循環する冷媒により、金属から構成されるステージ3は抜熱され、冷却される。
伝熱ガス供給源37は、ヘリウムガス(He)等の伝熱ガスを伝熱ガス供給ライン16に通して静電チャック10の表面とウェハWの裏面との間に供給する。かかる構成により、静電チャック10は、冷媒流路12aに循環させる冷媒と、ウェハWの裏面に供給する伝熱ガスとによって温度制御される。この結果、ウェハWを所定の温度に制御することができる。
ステージ3には、第1周波数のプラズマ生成用の高周波電力HFを供給する第1高周波電源32が第1整合器33を介して接続されている。また、ステージ3には、第2周波数のバイアス電圧発生用の高周波電力LFを供給する第2高周波電源34が第2整合器35を介して接続されている。第1周波数は、例えば40MHzであってもよい。また、第2周波数は、第1周波数よりも低く、例えば13.56MHzであってもよい。本実施形態では、高周波電力HFは、ステージ3に印加されるが、ガスシャワーヘッド20に印加されてもよい。
第1整合器33は、第1高周波電源32の内部(または出力)インピーダンスに負荷インピーダンスを整合させる。第2整合器35は、第2高周波電源34の内部(または出力)インピーダンスに負荷インピーダンスを整合させる。第1整合器33は、処理容器2内にプラズマが生成されているときに第1高周波電源32の内部インピーダンスと負荷インピーダンスとが見かけ上一致するように機能する。第2整合器35は、処理容器2内にプラズマが生成されているときに第2高周波電源34の内部インピーダンスと負荷インピーダンスとが見かけ上一致するように機能する。
ガスシャワーヘッド20は、その外縁部を被覆するシールドリング21を介して処理容器2の天井部の開口を閉塞するように取り付けられている。ガスシャワーヘッド20には、可変直流電源26が接続され、可変直流電源26から負の直流電圧(DC)が出力される。ガスシャワーヘッド20は、シリコンにより形成されていてもよい。ガスシャワーヘッド20は、ステージ3(下部電極)に対向する対向電極(上部電極)としても機能する。
ガスシャワーヘッド20には、ガスを導入するガス導入口22が形成されている。ガスシャワーヘッド20の内部にはガス導入口22から分岐したセンター側の拡散室24a及びエッジ側の拡散室24bが設けられている。ガス供給源23から出力されたガスは、ガス導入口22を介して拡散室24a、24bに供給され、拡散室24a、24bにて拡散されて複数のガス供給孔25からステージ3に向けて導入される。
処理容器2の底面には排気口18が形成されており、排気口18に接続された排気装置38によって処理容器2内が排気される。これにより、処理容器2内を所定の真空度に維持することができる。処理容器2の側壁にはゲートバルブ17が設けられている。ゲートバルブ17は、ウェハWを処理容器2へ搬入したり、処理容器2からウェハWを搬出したりする際に開閉する。
プラズマ処理装置1には、装置全体の動作を制御する制御装置100が設けられている。制御装置100は、CPU(Central Processing Unit)105、ROM(Read Only Memory)110及びRAM(Random Access Memory)115を有している。CPU105は、RAM115等の記憶領域に格納されたレシピに従って、エッチング等の所望のプラズマ処理を実行する。レシピにはプロセス条件に対する装置の制御情報であるプロセス時間、圧力(ガスの排気)、高周波電力や電圧、各種ガス流量、処理容器内温度(上部電極温度、処理容器の側壁温度、ウェハW温度、静電チャック温度等)、チラー36から出力される冷媒の温度などが設定されている。なお、これらのプログラムや処理条件を示すレシピは、ハードディスクや半導体メモリに記憶されてもよい。また、レシピは、CD−ROM、DVD等の可搬性のコンピュータにより読み取り可能な記憶媒体に収容された状態で所定位置にセットされ、読み出されるようにしてもよい。
エッチングや成膜等のプラズマ処理が実行される際には、ゲートバルブ17の開閉が制御され、ウェハWが処理容器2に搬入され、ステージ3に載置される。直流電源30からチャック電極10aに正又は負の極性の直流電圧が印加されると、ウェハWが静電チャック10に吸着され、保持される。
ガス供給源23から処理容器2内に所望のガスが供給される。第1高周波電源32からステージ3に高周波電力HFが印加され、第2高周波電源34からステージ3に高周波電力LFが印加される。可変直流電源26から負の直流電圧がガスシャワーヘッド20に印加される。これにより、ウェハWの上方にてガスが乖離してプラズマが生成され、プラズマの作用によりウェハWにプラズマ処理が施される。
プラズマ処理後、直流電源30からチャック電極10aにウェハWの吸着時とは正負の極性が逆の直流電圧が印加され、ウェハWの電荷が除電される。除電後、ウェハWは、静電チャック10から剥がされ、ゲートバルブ17から処理容器2の外に搬出される。
[ボーイングの発生]
図2を参照して、エッチング時のボーイングの発生について説明する。図2(a)に一例を示す初期状態から、シリコン酸化膜51を、シリコン酸化膜上のマスク52のパターンにプラズマエッチング(メインエッチング)する。エッチング工程では、図2(b)に示すように、エッチングにより生じる反応生成物53が、シリコン酸化膜51とマスク52との界面の開口部54の付近やマスク52の上面及び側面に付着する。
そうすると、反応生成物53が開口部54を狭くしているために、プラズマ中の主にイオンが開口部54から、シリコン酸化膜51に対して垂直に入射されず、斜めに入射される。この結果、シリコン酸化膜51に形成されるパターンの側壁が開口部54よりもその奥側で広くなる逆テーパー(taper)の形状になる。これにより、図2(c)に示すように、マスク52をアッシングした後のシリコン酸化膜51のエッチングパターンはその側壁が外側に湾曲した部分を有する、いわゆるボーイング(Bowing)55が発生した状態となる。ボーイングの発生は、図2(d)に示す後工程において、タングステン等の金属60をシリコン酸化膜51のエッチングパターンに埋め込むときに、隙間60a(ボイド:void)を生じさせる等の埋め込み不良が発生しやすい。埋め込み不良はデバイスの電気特性に悪影響を与えることがあるため、なくすことが要求される。
そこで、本実施形態に係るエッチング方法では、メインエッチング後であってアッシング前に、シリコン酸化膜51の間口部54の近傍に付着した反応生成物53を除去する工程と、その後、シリコン酸化膜51及びマスク52の側壁をエッチングする工程とを行うことで、シリコン酸化膜の間口部の形状を垂直化し、ボーイングの発生を防止する。これにより、マスク52をアッシングした後の後工程において、金属をシリコン酸化膜のエッチングパターンに埋め込むときの埋め込み不良を改善する。
[エッチング処理]
以下では、本実施形態に係るプラズマ処理装置1を用いて実行されるエッチング処理について、図3及び図4を用いて説明する。図3は、一実施形態に係るエッチング処理の一例を示すフローチャートである。図3に示すエッチング処理の制御は、RAM115に記憶されたレシピに基づき、制御装置100のCPU105によって行われる。
図4は、一実施形態に係るエッチング方法の一例を説明するための図である。エッチング対象膜の初期状態の一例を図4(a)に示す。本実施形態では、エッチング対象膜は、シリコン酸化膜(SiO)51である。シリコン酸化膜51上には、所定のパターンのマスクが設けられている。シリコン酸化膜51及びマスク52は、シリコン基板50上に形成されている。
エッチング対象膜は、シリコン含有酸化膜であれば、シリコン酸化膜(SiO)51に限らない。エッチング対象膜の他の例としては、シリコン窒化膜(SiN)であってもよいし、シリコン酸化膜とシリコン窒化膜との積層膜であってもよい。
マスク52はカーボンであってもよいし、有機膜であってもよい。
図3のエッチング処理が開始されると、CPU105は、フルオロカーボンガスを含む第1のガスのプラズマを生成し、シリコン酸化膜51をエッチングする(ステップS10:エッチング工程)。ステップS10は、処理容器2内に供給される第1のガスから生成したプラズマにより、シリコン含有酸化膜をマスクのパターンにエッチングする第1の工程の一例である。
本エッチング工程は、シリコン酸化膜51のメインエッチングの工程であり、ステップS10のエッチング工程が実行されると、図4(b)に示すように、シリコン酸化膜51にホールや溝等のエッチングパターンが形成される。また、エッチング中、反応生成物53が生成され、シリコン酸化膜51の開口部54付近、マスク52の上面及び側面に付着する。反応生成物53は、第1のガスに含まれるCF系のポリマーや有機系のマスクの残渣物が混合されたものである。
図3に戻り、次に、CPU105は、ステップS10のエッチング工程の後、ステップS12及びS14において、反応生成物53を除去する。具体的には、処理容器内の圧力を、100mT(13.32Pa)以下に制御する。また、CPU105は、プラズマ生成用の高周波電力HF及びバイアス電圧発生用の高周波電力LFをステージ3に印加する(ステップS12)。次に、CPU105は、Oガスを含む第2のガスのプラズマを生成し、シリコン酸化膜51の開口部54及びマスク52の側面に付着した反応生成物53を除去する(ステップS14:第1の除去工程)。ステップS14は、処理容器内に供給される第2のガスから生成したプラズマにより、第1の工程においてシリコン含有酸化膜の開口部及びマスクに付着した反応生成物を除去する第2の工程の一例である。
第1の除去工程では、図4(b)に示すエッチング工程にて生成された反応生成物53を主に除去する。このとき、Oガスのプラズマにより、反応生成物53を除去しながら、マスク52の側壁をエッチングする。これにより開口部54が広がり、第2の除去工程において開口部54及びその近傍のエッチングを促進することができる。
また、第1の除去工程では、プラズマ生成用の高周波電力HFだけでなく、バイアス電圧発生用の高周波電力LFを印加する。第4の工程であるアッシング工程ではバイアス電圧発生用の高周波電力LFを印加せず、Oラジカルにより主に化学的に反応生成物を除去するのに対して、第1の除去工程では、高周波電力LFを印加することでイオンにより物理的に反応生成物を除去することができる。また、アッシング工程では、処理容器内の圧力は100mTより高いが、第1の除去工程では、処理容器内の圧力を100mT以下にする。これにより、図4(c)に示すように、シリコン酸化膜51の開口部54及びマスク52の側面に付着した反応生成物53が除去され、開口部54が広くなるとともに、開口部54付近の側面の形状を逆テーパーから垂直形状に改善することができる。
図3に戻り、次に、CPU105は、フルオロカーボンガスを含む第3のガスのプラズマを生成し、シリコン酸化膜51の開口部54付近をエッチングする(ステップS16:第2の除去工程)。ステップS16は、第2の工程の後に、処理容器内に供給される第3のガスから生成したプラズマにより、シリコン含有酸化膜の開口部及び該開口部の近傍をエッチングする第3の工程の一例である。
第2の除去工程では、例えばCFガス等の堆積性の少ないガスのプラズマを使用してエッチングを行う。これにより、図4(d)の枠A内のエッチングを含む、エッチングパターンの全体がエッチングされる。この結果、開口部54を更に広げるとともに、開口部54付近の側面を更に垂直形状に改善することができる。
図3に戻り、次に、CPU105は、Oガスを含む第4のガスのプラズマを生成し、マスク52をアッシングする(ステップS18:アッシング工程)。ステップS16は、第3の工程の後に、処理容器内に供給される酸素ガスを含む第4のガスから生成したプラズマにより、マスクをアッシングする第4の工程の一例である。なお、アッシング工程では、処理容器内の圧力は、100mTよりも低く制御される。
本実施形態に係るエッチング処理では、第1の除去工程及び第2の除去工程により、図4(e)に示すように、シリコン酸化膜51のエッチング形状が改善され、開口部54が広がり、かつ、開口部54及びその近傍の側壁が概ね垂直になり、ボーイングが生じていない。
図3に戻り、次に、CPU105は、シリコン酸化膜51の開口部54の内部にタングステン、銅、アルミニウム等の金属を埋め込み(ステップS20:金属埋め込み工程)、本処理を終了する。ステップS20は、第4の工程の後に、シリコン含有酸化膜に形成された開口部の内部に金属を埋め込む第5の工程の一例である。
本実施形態に係るエッチング方法では、エッチング工程(図4(b))とアッシング工程(図4(e))との間に、第1の除去工程(図4(c))と第2の除去工程(図4(d))とが実行される。第1の除去工程では、Oガスを含むガスのプラズマにより開口部54やマスク52の側面に付着した反応生成物53が除去される。これにより、エッチングパターンの開口部54を広げ、かつ、開口部54付近の側面の逆テーパーを垂直形状に改善できる。
さらに、第2の除去工程では、フルオロカーボンガスを含むガスのプラズマによりエッチングし、さらに開口部54を広げ、開口部54付近の側面をより垂直形状に改善できる。
これにより、図4(f)に示す後工程において、シリコン酸化膜51に形成されたエッチングパターンの内部を金属によって埋め込むときの埋め込み不良(void)を防止することができ、これによって、電気特性に優れたデバイスを作成できる。
ステップS16の第2の除去工程は省略することができる。つまり、第1の除去工程を実行後、アッシング工程を実行することでも開口部54を広くし、開口部54からシリコン酸化膜51に形成された内部に金属を埋め込むときの埋め込み不良を防止することができる。ただし、第1の除去工程の後に第2の除去工程を実行する方が、開口部54の開口を大きくし、かつ、開口部54付近の側面の形状をより垂直形状に近づけることができるため好ましい。
第2の工程(第1の除去工程)において、処理容器2内の圧力を100mT以下にし、第4の工程(アッシング工程)において、処理容器2内の圧力を100mTより高くする理由について述べる。第2の工程では、ウェハWや処理容器2の内部に付着しているCF系の反応生成物に含まれるフッ素がOラジカルにより活性化される。このため、第2の工程では、活性化されたフッ素がエッチング形状に悪影響を与えることなく、すばやく排気されるように処理容器2内の圧力を100mT以下の低圧に制御することが好ましい。一方、第4の工程では、マスク52の剥離後、ある程度オーバーエッチングを行う必要があり、その際、処理容器2内の圧力を100mTより高い圧力で処理した方が、シリコン酸化膜51の上部形状が肩落ちしにくい。このため、第4の工程では、処理容器2内の圧力を100mTより高い高圧に制御することが好ましい。
[ガス種]
エッチング工程(第1の工程)で使用する第1のガスは、フルオロカーボンガスを含むガスに限らず、ハイドロフルオロカーボンガスを含むガスであってもよい。第1のガスとしては、例えば、Cガス、Cガス、CFガス、CHFガス、CHガスが挙げられる。また、第1のガスは、フルオロカーボンガス及びハイドロフルオロカーボンガスの少なくともいずれかとOガスとArガス等の不活性ガスとを含んだ混合ガスであってもよい。
第1の除去工程(第2の工程)で使用する第2のガスは、Oガスの単一ガスである。
第2の除去工程(第3の工程)で使用する第3のガスは、フルオロカーボンガスを含むガスであればよく、例えば、フルオロカーボンガスの単一ガスであってもよいし、フルオロカーボンガスとOガスとArガス等の不活性ガスとの混合ガスであってもよい。フルオロカーボンガスとしては、例えば、Cガス、Cガス、CFガス、CHFガス、CHガスが挙げられる。
アッシング工程(第4の工程)で使用する第4のガスは、Oガスの単一ガスである。
なお、エッチング工程(第1の工程)で使用する第1のガスのガス種は、エッチング時に堆積し易いガスを使用することが好ましく、フルオロカーボンガスのうち、例えばCガスやCガス等の堆積性の強いガスを使用することが好ましい。これに対して、第2の除去工程(第3の工程)で使用する第3のガスのガス種は、エッチング時に堆積し難いガスを使用することが好ましく、フルオロカーボンガスのうち、例えばCFガスの堆積性の弱いガスを使用することが好ましい。
[効果]
最後に、本実施形態に係るエッチング処理の効果について、図5を参照しながら説明する。図5は、一実施形態に係るエッチング方法による形状を比較例と比較した結果の一例を示す。
左図は、(a)比較例であり、CF系のエッチング後に、Oガスのプラズマによるオキサイドエッチングを行った。その結果の一例が、図5の左上のシリコン酸化膜51及びマスク52の状態である。その後、アッシングを行ってマスク52を除去した結果の一例が、図5の左下のシリコン酸化膜51の状態である。
中央図は、(b)本実施形態の一例であり、メインエッチング(第1の工程に相当)後に、第1の除去工程(第2の工程)を行った。その結果の一例が、図5の中央上のシリコン酸化膜51及びマスク52の状態である。その後、アッシングを行ってマスク52を除去した結果の一例が、図5の中央下のシリコン酸化膜51の状態である。
右図は、(c)本実施形態の他の例であり、メインエッチング(第1の工程に相当)後に、第1の除去工程(第2の工程)を行い、更に第2の除去工程(第3の工程)を行った。その結果の一例が、図5の右上のシリコン酸化膜51及びマスク52の状態である。その後、アッシングを行ってマスク52を除去した結果の一例が、図5の右下のシリコン酸化膜51の状態である。
図5の左下に示すように、アッシング後の界面CD(Critical Dimension)とTopCDとを測定した。界面CDは、シリコン酸化膜51の上面における開口部の幅を示す。TopCDは、上面の高さから350nmの深さのエッチングパターン幅を示す。
これによれば、(a)比較例では、界面CDが「139.9nm」、TopCDが「155.8nm」であり、その結果、TopCDと界面CDと差分は15.9nmになった。
これに対して、(b)本実施形態の一例では、界面CDが「143.9nm」、TopCDが「156.8nm」であり、その結果、TopCDと界面CDと差分は12.9nmになった。
(c)本実施形態の他の例では、界面CDが「148.8nm」、TopCDが「157.8nm」であり、その結果、TopCDと界面CDと差分は9.0nmになった。
以上から、(b)本実施形態の一例(エッチング工程+第1の除去工程)に係るエッチング方法、及び(c)本実施形態の他の例(エッチング工程+第1の除去工程+第2の除去工程)に係るエッチング方法のいずれの場合も、(a)比較例と比べてシリコン酸化膜51の開口部54が広がり、かつ、開口部54付近の側面の垂直性が改善された。
具体的には、(b)本実施形態のエッチング方法の一例では、TopCDと界面CDと差分が、(a)比較例の15.9nmから12.9nmと、「3.0nm」小さくなり、開口部54付近の側面が、逆テーパー形状から垂直形状に改善された。
さらに、(c)本実施形態のエッチング方法の他の例では、TopCDと界面CDと差分が、(a)比較例と比較して「6.9nm」小さくなり、(b)本実施形態の一例と比較しても「3.9nm」小さくなった。これにより、開口部54付近の側面の垂直性が更に改善された。
また、(b)本実施形態の一例及び(c)本実施形態の他の例のいずれの場合も、(a)比較例と比べてシリコン酸化膜51の開口部54が広がった。具体的には、界面CDで示される開口部54の開口幅が、(a)比較例の139.9nmから(b)本実施形態の一例の143.9nmに広がり、さらに、(c)本実施形態の他の例では、148.8nmに広がった。
以上の測定結果から、本実施形態に係るエッチング方法の一例によれば、エッチング工程後であって、アッシング工程前に、第1の除去工程を行うことで、シリコン酸化膜51の開口部54が広がり、かつ、開口部54付近の側面の垂直形状を改善することができることが証明された。このようにして、ドライエッチングによりシリコン含有酸化膜のエッチング形状を改善することで、アッシング工程(第5の工程)後の金属の埋め込み不良をなくし、良好な電気特性のデバイスを製造することができる。
更に、本実施形態に係るエッチング方法の他の例によれば、エッチング工程の後であってアッシング工程前において、第1の除去工程の実行後に第2の除去工程を行うことで、シリコン酸化膜51の開口部54の広がりと開口部54付近の垂直性とを更に改善することができる。これにより、更にアッシング工程後の金属の埋め込み不良をなくし、良好な電気特性のデバイスを製造することができる。
以上、エッチング方法を上記実施形態により説明したが、本発明にかかるエッチング方法は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。
本発明に係る基板処理装置は、Capacitively Coupled Plasma(CCP),Inductively Coupled Plasma(ICP),Radial Line Slot Antenna, Electron Cyclotron Resonance Plasma(ECR),Helicon Wave Plasma(HWP)のどのタイプでも適用可能である。
本明細書では、基板の一例として半導体ウェハWを挙げて説明した。しかし、基板は、これに限らず、LCD(Liquid Crystal Display)、FPD(Flat Panel Display)に用いられる各種基板や、フォトマスク、CD基板、プリント基板等であっても良い。
1 プラズマ処理装置
2 処理容器(チャンバ)
3 ステージ
10 静電チャック
10a チャック電極
11 フォーカスリング
12 支持体
12a 冷媒流路
17 ゲートバルブ
20 ガスシャワーヘッド
21 シールドリング
22 ガス導入口
23 ガス供給源
24a、24b ガス拡散室
25 ガス供給孔
26 可変直流電源
30 直流電源
31 スイッチ
32 第1高周波電源
33 第1整合器
34 第2高周波電源
35 第2整合器
36 チラー
37 伝熱ガス供給源
38 排気装置
51 シリコン酸化膜
52 マスク
53 反応生成物
54 開口部
55 ボーイング
60 金属
100 制御装置

Claims (8)

  1. 処理容器内に供給される第1のガスから生成したプラズマにより、シリコン含有酸化膜上のマスクのパターンに該シリコン含有酸化膜をエッチングする第1の工程と、
    前記処理容器内に供給される第2のガスから生成したプラズマにより、前記第1の工程において前記シリコン含有酸化膜の開口部及び前記マスクに付着した反応生成物を除去する第2の工程と、を有し、
    前記第2の工程は、プラズマ生成用の高周波電力及びバイアス電圧発生用の高周波電力を印加し、前記第2のガスからプラズマを生成する、
    エッチング方法。
  2. 前記第1のガスは、フルオロカーボンガス又はハイドロフルオロカーボンガスを含む、
    請求項1に記載のエッチング方法。
  3. 前記第2のガスは、酸素ガスである、
    請求項1又は2に記載のエッチング方法。
  4. 前記第2の工程において、前記処理容器内の圧力は、100mT(13.32Pa)以下に保持されている、
    請求項1〜3のいずれか一項に記載のエッチング方法。
  5. 前記第2の工程の後に、前記処理容器内に供給される第3のガスから生成したプラズマにより、前記シリコン含有酸化膜の開口部及び該開口部の近傍をエッチングする第3の工程を有する、
    請求項1〜4のいずれか一項に記載のエッチング方法。
  6. 前記第3のガスは、フルオロカーボンガスを含む、
    請求項5に記載のエッチング方法。
  7. 前記第3の工程の後に、前記処理容器内に供給される酸素ガスを含む第4のガスから生成したプラズマにより、前記シリコン含有酸化膜上のマスクをアッシングする第4の工程を有する、
    請求項5又は6に記載のエッチング方法。
  8. 前記第4の工程の後に、前記シリコン含有酸化膜に形成された前記開口部の内部に金属を埋め込む第5の工程を有する、
    請求項7に記載のエッチング方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261713A (ja) * 1997-03-19 1998-09-29 Sony Corp 半導体装置の製造方法
JP2005229052A (ja) * 2004-02-16 2005-08-25 Seiko Epson Corp 半導体装置の製造方法
JP2005294348A (ja) * 2004-03-31 2005-10-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2010518605A (ja) * 2007-02-05 2010-05-27 ラム リサーチ コーポレーション 超高アスペクト比の誘電体パルスエッチング
JP2012204367A (ja) * 2011-03-23 2012-10-22 Tokyo Electron Ltd 基板処理方法及び記憶媒体

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8422209D0 (en) * 1984-09-03 1984-10-10 Crosfield Electronics Ltd Image retouching
US20050061445A1 (en) * 1999-05-06 2005-03-24 Tokyo Electron Limited Plasma processing apparatus
JP2001257261A (ja) 2000-03-09 2001-09-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2002110647A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
US6673721B1 (en) * 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
JP3921364B2 (ja) * 2001-08-21 2007-05-30 松下電器産業株式会社 半導体装置の製造方法
US6831018B2 (en) * 2001-08-21 2004-12-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
JP4390616B2 (ja) * 2004-04-27 2009-12-24 Necエレクトロニクス株式会社 洗浄液及び半導体装置の製造方法
US8080473B2 (en) * 2007-08-29 2011-12-20 Tokyo Electron Limited Method for metallizing a pattern in a dielectric film
WO2010016350A1 (ja) * 2008-08-05 2010-02-11 三菱瓦斯化学株式会社 残渣剥離液組成物およびそれを用いた半導体素子の洗浄方法
US9530666B2 (en) * 2012-09-18 2016-12-27 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
JP6373150B2 (ja) * 2014-06-16 2018-08-15 東京エレクトロン株式会社 基板処理システム及び基板処理方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261713A (ja) * 1997-03-19 1998-09-29 Sony Corp 半導体装置の製造方法
JP2005229052A (ja) * 2004-02-16 2005-08-25 Seiko Epson Corp 半導体装置の製造方法
JP2005294348A (ja) * 2004-03-31 2005-10-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2010518605A (ja) * 2007-02-05 2010-05-27 ラム リサーチ コーポレーション 超高アスペクト比の誘電体パルスエッチング
JP2012204367A (ja) * 2011-03-23 2012-10-22 Tokyo Electron Ltd 基板処理方法及び記憶媒体

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