JP2018526896A - 正確なサンプルラッチオフセット補償スキーム - Google Patents

Abstract

１つの態様による受信機は、サンプリングクロック信号にしたがってデータ信号をサンプリングするように構成されたラッチと、複数のオフセット補償セグメントと、を備え、セグメントの各々はラッチの内部ノードに結合されている。セグメントの各々は、補償トランジスタと、補償トランジスタと直列に結合されたステップ調整トランジスタと、を備える。受信機は、さらに、ラッチのオフセット電圧を低減するために補償トランジスタのうちの１つまたは複数を選択的にオンにするように構成されたオフセット制御器と、ステップ調整トランジスタのうちの１つまたは複数の各々のゲートにバイアス電圧を印加するように構成されたバイアス回路と、を備える。

Description

関連出願の相互参照

[0001]本願は、２０１５年８月４日に米国特許商標庁に出願された特許出願第１４／８１８，０９１号の優先権および利益を主張し、そのコンテンツ全体が参照によって本明細書に組み込まれている。

[0002]本開示の態様は、概して、ラッチに関し、より具体的には、ラッチのためのオフセット補償（offset compensation）に関する。

[0003]ラッチは、サンプリングクロック信号にしたがってデータ信号をサンプリングし、各データサンプルをデータビットへと変換するために、受信機において使用され得る。ラッチは、例えば、ラッチにおけるコンポーネントのミスマッチによる、オフセット電圧を有し得る。オフセット電圧は、受信機のパフォーマンスにマイナスに影響を与えることもある（例えば、受信機においてデータアイが閉じること（closure of the data eye）を引き起こす）。したがって、受信機のパフォーマンスを改善するために、ラッチにおけるオフセット電圧を打ち消す（cancel out）ことが望ましい。

[0004]以下に、１つまたは複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、企図されるすべての実施形態の広範な概観ではなく、また、すべての実施形態の主要または重要な要素を特定することも、任意またはすべての実施形態の範囲を定めることも意図されていない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で１つまたは複数の実施形態のいくつかの概念を提示することである。

[0005]ある態様によると、ある受信機が本明細書において説明される。受信機は、サンプリングクロック信号にしたがってデータ信号をサンプリングするように構成されたラッチと、複数のオフセット補償セグメントと、を備え、セグメントの各々はラッチの内部ノードに結合されている。セグメントの各々は、補償トランジスタと、補償トランジスタと直列に結合されたステップ調整トランジスタと、を備える。受信機は、さらに、ラッチのオフセット電圧を低減するために補償トランジスタのうちの１つまたは複数を選択的にオンにするように構成されたオフセット制御器と、ステップ調整トランジスタのうちの１つまたは複数の各々のゲートにバイアス電圧を印加するように構成されたバイアス回路と、を備える。

[0006]第２の態様は、オフセット電圧補償のための方法に関する。方法は、１つまたは複数の補償トランジスタをオンにすることを備え、１つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する。方法は、また、１つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧を印加することを備え、１つまたは複数のステップ調整トランジスタの各々は、１つまたは複数の補償トランジスタのそれぞれ１つと直列に結合されている。

[0007]第３の態様は、オフセット電圧補償のための装置に関する。装置は、１つまたは複数の補償トランジスタをオンにするための手段を備え、１つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する。装置は、また、１つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧を印加するための手段を備え、１つまたは複数のステップ調整トランジスタの各々は、１つまたは複数の補償トランジスタのそれぞれ１つに直列に結合されている。

[0008]前述の目的および関連する目的の達成のために、１つまたは複数の実施形態が、以下に十分に説明され、また特許請求の範囲において具体的に指し示される特徴を備える。以下の説明および付属の図面に、１つまたは複数の実施形態のある特定の例示的な態様を詳細に述べる。しかしながら、これらの態様は、様々な実施形態の原理が採用され得る様々な手法のごく一部を示すものであり、これらの説明される実施形態は、そのような態様およびそれらの同等物をすべて含むことが意図されている。

ストロングアームラッチ（strong-arm latch）の例を示す図。 ストロングアームラッチの実例的な出力電圧を示すプロット。 本開示のある特定の態様による、ストロングアームラッチのオフセット電圧を低減するためのオフセット補償システムの例を示す図。 本開示のある特定の態様による、オフセット補償コードの関数としてのオフセット補償電圧の例を示すプロット。 本開示のある特定の態様による、調整可能なオフセット補償ステップサイズを有するオフセット補償システムの例を示す図。 本開示のある特定の態様による、電流の関数としてのバイアス電圧の例を示すプロット。 本開示のある特定の態様による、電流の関数としてのオフセット補償ステップサイズの例を示すプロット。 本開示のある特定の態様による、オフセット電圧補償のための方法を示すフローチャート。

詳細な説明

[0017]添付の図面に関連して以下に述べられる詳細な説明は、様々な構成の説明として意図されており、本明細書において説明される概念が実現され得る唯一の構成を表すように意図されたものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実現され得ることが当業者には明らかになるであろう。いくつかの事例において、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを避けるためにブロック図の形態で示される。

[0018]サンプルラッチは、（例えば、サンプリングクロック信号の期間ごとに）入力データ信号（incoming data signal）をサンプリングし、データ信号の各サンプルが論理１であるか論理０であるかを判定するために使用され得る。これに関して、図１は、ストロングアームラッチ１０５とセット−リセット（ＳＲ）ラッチ１２０とを備えるサンプルラッチの例を示す。

[0019]ストロングアームラッチ１０５は、以下にさらに説明されるように、入力増幅器１１０から差動入力電圧（differential input voltage）（ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭ）を受け取るように構成された第１の入力ＮＭＯＳトランジスタＭ１および第２の入力ＮＭＯＳトランジスタＭ２を備える。ストロングアームラッチ１０５は、また、交差結合された２つのインバータ１３０および１４０（すなわち、バックツーバックインバータ（back-to-back inverters）１３０および１４０）も備え、ここで、インバータのうちの第１のインバータ１３０がＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ４を備え、インバータのうちの第２のインバータ１４０がＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ７を備える。第１のインバータ１３０の出力１３４は、第２のインバータ１４０の入力１４２（すなわち、ＰＭＯＳトランジスタＭ８およびＮＭＯＳトランジスタＭ７のゲート）に結合され、第２のインバータ１４０の出力１４４は、第１のインバータ１３０の入力１３２（すなわち、ＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ４のゲート）に結合されている。ＮＭＯＳトランジスタＭ４のソースは、第１の入力ＮＭＯＳトランジスタＭ１のドレインに結合され、ＮＭＯＳトランジスタＭ７のソースは、第２の入力ＮＭＯＳトランジスタＭ２のドレインに結合されている。

[0020]ストロングアームラッチ１０５は、また、入力ＮＭＯＳトランジスタＭ１およびＭ２のソースとグラウンドとの間に結合されたスイッチングＮＭＯＳトランジスタＭ３と、電源レール（supply rail）１１２とインバータ１３０および１４０の出力１３４および１４４との間にそれぞれ結合されたスイッチングＰＭＯＳトランジスタＭ６およびＭ９と、も備える。ストロングアームラッチ１０５は、さらに、電源レール１１２と内部ノードＮＣＭおよびＮＣＰとの間にそれぞれ結合されたスイッチングＰＭＯＳトランジスタＭ１０およびＭ１１を備える。内部ノードＮＣＭは、図１の例に示されているように、ＮＭＯＳトランジスタＭ４のソースと第１の入力ＮＭＯＳトランジスタＭ１のドレインとの間にあり、内部ノードＮＣＰは、ＮＭＯＳトランジスタＭ７のソースと第２の入力ＮＭＯＳトランジスタＭ２のドレインとの間にある。スイッチングトランジスタＭ３、Ｍ６、Ｍ９、Ｍ１０、およびＭ１１は、以下にさらに説明されるように、サンプリングクロック信号ＣＬＫによってクロックされる。サンプリングクロック信号ＣＬＫは、データ信号からサンプリングクロック信号を再生するクロック再生回路（clock recovery circuit）、クロック生成器、等によって供給され得る。ストロングアームラッチ１０５は、また、内部ノードＮＣＭおよびＮＣＰにそれぞれ結合された内部キャパシタＣｉｍおよびＣｉｐとインバータ１４０および１３０の出力１４４および１３４にそれぞれ結合された出力キャパシタＣｏｐおよびＣｏｍと、を有する。

[0021]動作中、入力増幅器１１０は、あるチャネルから差動データ信号（ＩＮＰおよびＩＮＭ）を受け取り、ストロングアームラッチ１０５の第１および第２の入力ＮＭＯＳトランジスタＭ１およびＭ２に入力される差動電圧（ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭ）へとデータ信号を変換し得る。ストロングアームラッチ１０５は、以下にさらに説明されるように、差動入力電圧（ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭ）を、大きい差動出力電圧（ＯＵＴＰおよびＯＵＴＭ）へと変換する。

[0022]サンプリングクロック信号ＣＬＫがｌｏｗであるとき、スイッチングＰＭＯＳトランジスタＭ６、Ｍ９、Ｍ１０、およびＭ１１は閉じており、スイッチングＮＭＯＳトランジスタＭ３は開いている。結果として、内部キャパシタＣｉｍおよびＣｉｐは、それぞれスイッチングＰＭＯＳトランジスタＭ１０およびＭ１１を通して電源電圧Ｖｃｃに結合される。出力キャパシタＣｏｐおよびＣｏｍは、それぞれスイッチングＰＭＯＳトランジスタＭ９およびＭ６を通して電源電圧Ｖｃｃに結合される。結果として、内部キャパシタＣｉｍおよびＣｉｐと出力キャパシタＣｏｐおよびＣｏｍは各々、サンプリングクロック信号ＣＬＫがｌｏｗである時間（「リセット」フェーズ（reset phase）または「プリチャージ」フェーズと称される）の間にＶｃｃにほぼチャージされる。さらに、第１および第２のＮＭＯＳトランジスタＭ１およびＭ２のソースは、（開いている）スイッチングＮＭＯＳトランジスタＭ３によってグラウンドから減結合（decoupled）される。これは、入力ＮＭＯＳトランジスタＭ１およびＭ２がリセットフェーズ中に内部キャパシタＣｉｍおよびＣｉｐを放電することを防ぐ。

[0023]データ信号はリセットフェーズ中には感知されない。以下にさらに説明されるように、内部キャパシタＣｉｍおよびＣｉｐと出力キャパシタＣｏｐおよびＣｏｍとは、ストロングアームラッチ１０５を準備するためにリセットフェーズ中にプリチャージされて、このリセットフェーズに続く感知フェーズ（sensing phase）中にデータ信号を感知する。

[0024]サンプリングクロック信号ＣＬＫがｈｉｇｈになると、ストロングアームラッチ１０５は感知フェーズに入る。ｈｉｇｈのクロック信号は、スイッチングＰＭＯＳトランジスタＭ６、Ｍ９、Ｍ１０、およびＭ１１が開き、スイッチングＮＭＯＳトランジスタＭ３が閉じることを引き起こす。結果として、内部キャパシタＣｉｍおよびＣｉｐと出力キャパシタＣｏｍおよびＣｏｐとは、電源電圧Ｖｃｃから減結合される。また、第１および第２の入力ＮＭＯＳトランジスタのソースはグラウンドに結合される。最初は、内部キャパシタＣｉｍおよびＣｉｐの各々と、出力キャパシタＣｏｍおよびＣｏｐの各々とにまたがる電圧は、Ｖｃｃにほぼ等しいこともある。

[0025]第１および第２の入力ＮＭＯＳトランジスタＭ１およびＭ２は、差動入力電圧（ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭ）を、それぞれ、駆動電流Ｉ１およびＩ２へと変換する。（ＡＭＰ＿ＯＰによって駆動される）第１の入力ＮＭＯＳトランジスタＭ１からの駆動電流Ｉ１は、内部キャパシタＣｉｍを放電し、それゆえ、内部ノードＮＣＭにおける電圧を低減する。（ＡＭＰ＿ＯＭによって駆動される）第２の入力ＮＭＯＳトランジスタＭ２からの駆動電流Ｉ２は、内部キャパシタＣｉｐを放電し、それゆえ、内部ノードＮＣＰにおける電圧を低減する。駆動電流Ｉ１およびＩ２は、それぞれ、入力電圧ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭの関数である。例えば、ＡＭＰ＿ＯＰがＡＭＰ＿ＯＭよりも大きい場合、駆動電流Ｉ１は駆動電流Ｉ２よりも大きくなり得る。

[0026]内部ノードＮＣＭおよびＮＣＰにおける電圧が、それぞれ、駆動電流Ｉ１およびＩ２による内部キャパシタＣｉｍおよびＣｉｐの放電により降下するにつれて、ＮＭＯＳトランジスタＭ４およびＭ７はオンになり始める。これは、内部ノードＮＣＭおよびＮＣＰにおける電圧が降下するにつれて、ＮＭＯＳトランジスタＭ４およびＭ７のゲート・ソース間電圧が増加するからである。結果として、ＮＭＯＳトランジスタＭ４およびＭ７は、出力キャパシタＣｏｐおよびＣｏｍを放電するために駆動電流Ｉ１およびＩ２のための導電路（conduction paths）を供給し、それゆえ、出力電圧ＯＵＴＰおよびＯＵＴＭを低くする。

[0027]よって、ラッチ１０５の出力電圧ＯＵＴＰおよびＯＵＴＭは時間にわたって減少し、その例が図２に示されている。出力電圧ＯＵＴＰおよびＯＵＴＭは、入力電圧ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭの値に依存する異なるレートで減少し得る。例えば、入力電圧ＡＭＰ＿ＯＰが入力電圧ＡＭＰ＿ＯＭよりも大きい場合、図２の例に示されているように、駆動電流Ｉ１は、より強くなり得、出力電圧ＯＵＴＭがより速く減少することを引き起こす。

[0028]出力電圧ＯＵＴＰおよびＯＵＴＭがある特定のポイントまで減少すると、交差結合されたインバータ１３０および１４０はアクティブ化され、交差結合されたインバータ１３０および１４０が、ＯＵＴＰとＯＵＴＭとの間の差を増幅するポジティブフィードバックを供給することを引き起こす。ＡＭＰ＿ＯＰがＡＭＰ＿ＯＭよりも大きい図２の例において、ポジティブフィードバックは、ＰＭＯＳトランジスタＭ８がオンになり、ＰＭＯＳトランジスタＭ５がオフにされて留まることを引き起こす。ポジティブフィードバックは、また、ＮＭＯＳトランジスタＭ７がオフになり、ＮＭＯＳトランジスタＭ４がオンに留まることを引き起こす。これは、電源レール１１２がＰＭＯＳトランジスタＭ８を通して出力キャパシタＣｏｐをチャージすることを可能にし、図２に示されているように、出力電圧ＯＵＴＰが再生成（regenerate）（増加）することを引き起こす。図２に図示されているように、ＰＭＯＳトランジスタＭ５がオフに留まりＮＭＯＳトランジスタＭ４がオンに留まるので、駆動電流Ｉ１は、出力キャパシタＣｏｍを放電し続けることが可能にされ、出力電圧ＯＵＴＭがさらに減少することを引き起こす。ＡＭＰ＿ＯＭがＡＭＰ＿ＯＰよりも大きい場合（図２に図示せず）、ポジティブフィードバックは、ＯＵＴＭが再生成（増加）し、ＯＵＴＰがさらに減少することを引き起こし得る。

[0029]言い換えると、交差結合されたインバータ１３０および１４０がアクティブ化されると、交差結合されたインバータ１３０および１４０は、内部ノードＮＣＭおよびＮＣＰにおける電圧間の差に基づいて、２つの出力状態のうちの１つへと駆動されるバックツーバックインバータラッチとしてふるまう。より具体的には、ノードＮＣＭにおける電圧がノードＮＣＰにおける電圧よりも低い場合、交差結合されたインバータ１３０および１４０は、ＯＵＴＰがＯＵＴＭよりも大きい第１の出力状態に駆動される。ノードＮＣＭにおける電圧がノードＮＣＰにおける電圧よりも大きい場合、交差結合されたインバータ１３０および１４０は、ＯＵＴＭがＯＵＴＰよりも大きい第２の出力状態に駆動される。

[0030]それゆえ、感知フェーズの終わりに、ストロングアームラッチ１０５は差動入力電圧（ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭ）を、比較的大きい差動出力電圧（ＯＵＴＰおよびＯＵＴＭ）へと変換する。出力電圧ＯＵＴＰおよびＯＵＴＭは、ＯＵＴＰがＯＵＴＭよりも大きいかどうかに依存して論理１または論理０を表し得る。例えば、論理１は、ＯＵＴＰがＯＵＴＭよりも大きいことに対応し得、論理０はＯＵＴＭがＯＵＴＰよりも大きいことに対応し得る。

[0031]サンプリングクロック信号ＣＬＫが感知フェーズの終わりにｌｏｗに遷移して戻ると、ＳＲラッチ１２０は、ストロングアームラッチ１０５の出力電圧ＯＵＴＰおよびＯＵＴＭをラッチし、ラッチされた出力電圧をサンプル出力として出力する。例えば、ＯＵＴＰがＯＵＴＭよりも大きい場合、サンプル出力は論理１であり得、ＯＵＴＭがＯＵＴＰよりも大きい場合、サンプル出力は論理０であり得る。ＳＲラッチ１２０は、ストロングアームラッチ１０５のこの後に続くリセットフェーズ中に、ラッチされた出力電圧ＯＵＴＰおよびＯＵＴＭに対応するサンプル出力を出力する。よって、ＳＲラッチ１２０は、出力電圧のうちのどちらの方が大きいかに依存する論理値を有するビットへと、感知フェーズ（ＣＬＫはｈｉｇｈである）中に生成された出力電圧ＯＵＴＰおよびＯＵＴＭを変換し、これに続くリセットフェーズ（ＣＬＫはｌｏｗである）中にそのビットを出力する。出力されたビットは、さらなる処理のために他のデバイスに転送され得る。例えば、入力増幅器１１０、ストロングアームラッチ１０５、およびＳＲラッチ１２０は、受信機（例えば、ＳｅｒＤｅｓ受信機）において使用され、入力データ信号を受信し、その受信機に結合された他のデバイス（例えば、プロセッサ）によって処理されるデータビットのシーケンスへと入力データ信号を変換し得る。

[0032]差動入力電圧（ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭ）が約０ボルトであるとき、ストロングアームラッチ１０５の出力が準安定状態（metastable state）にある（すなわち、論理１と論理０とをトグルする）ことが望ましいこともある。このケースでは、データサンプルが論理１であるか論理０であるかを判定するためのしきい値電圧は約０ボルトである。しかしながら、実際には、ストロングアームラッチ１０５の差動入力には、差動入力電圧が０ボルトであるとき、出力が論理１（すなわち、ＯＵＴＭよりも大きいＯＵＴＰ）または論理０（すなわち、ＯＵＴＰよりも大きいＯＵＴＭ）であることを引き起こすオフセット電圧がある。このケースでは、しきい値電圧は０ボルトからのオフセットであり、これは、ＳＲラッチ１２０の出力におけるビット誤りにつながることもある。オフセット電圧は、ストロングアームラッチ１０５におけるコンポーネントのミスマッチおよび／または他の要因によって引き起こされ得る。

[0033]オフセット電圧は、オフセット補償システムを使用して低減され得る。これに関して、図３は、図１のストロングアームラッチ１０５にオフセット補償を提供するように構成されたオフセット補償システムの例を示す。オフセット補償システムは、第１のオフセット補償回路３１０、第２のオフセット補償回路３２０、オフセット制御器３５０、およびオフセットデコーダ３５５を備える。

[0034]第１のオフセット補償回路３１０は、第１の入力ＮＭＯＳトランジスタＭ１のドレインとソースとの間に並列に結合された第１の複数の補償トランジスタ３１５−１〜３１５−ｎを備える。第１のオフセット補償３１０は、キャパシタＣｉｍによってノードＮＣＭにおいてオフセット補償電圧へと変えられる（translated）第１のオフセット補償電流Ｉｏｓ１を供給する。オフセット制御器３５０は、オンにされる補償トランジスタ３１５−１〜３１５−ｎの数を制御することによって、第１のオフセット補償電流Ｉｏｓ１（したがって、ノードＮＣＭにおけるオフセット補償電圧）の大きさを制御するように構成される。図３の例において、第１の複数の補償トランジスタ３１５−１〜３１５−ｎは、ｎ個のＮＭＯＳトランジスタを備え、ここで、ｎは整数である。よって、この例において、オフセット制御器３５０は、第１のオフセット補償電流Ｉｏｓ１をｎ個の値のうちのいずれか１つに設定することができる。

[0035]第２のオフセット補償回路３２０は、第２の入力ＮＭＯＤトランジスタＭ２のドレインとソースとの間に並列に結合された第２の複数の補償トランジスタ３２５−１〜３２５−ｎを備える。第２のオフセット補償３２０は、キャパシタＣｉｐによってノードＮＣＰにおいてオフセット補償電圧へと変えられる第２のオフセット補償電流Ｉｏｓ２を供給する。オフセット制御器３５０は、オンにされる補償トランジスタ３２５−１〜３２５−ｎの数を制御することによって、第２のオフセット補償電流Ｉｏｓ２（したがって、ノードＮＣＰにおけるオフセット補償電圧）の大きさを制御するように構成される。図３の例において、第２の複数の補償トランジスタ３２５−１〜３２５−ｎは、ｎ個のＮＭＯＳトランジスタを備える。よって、この例において、オフセット制御器３５０は、第２のオフセット電流Ｉｏｓ２をｎ個の値のうちのいずれか１つに設定することができる。

[0036]動作中、オフセット制御器３５０は、以下にさらに説明されるように、オフセット電圧の極性に依存して、第１および第２のオフセット補償回路３１０および３２０のうちの１つ内の補償トランジスタ３１５−１〜３１５−ｎおよび３２５−１〜３２５−ｎを選択的にオンにすることによって、ラッチ１０５のオフセット電圧を低減し得る。これに関して、オフセット制御器３５０は、デジタルコード（「ＣＡＬＣＯＤＥ」と表示）および符号ビット（sign bit）をオフセットデコーダ３５５に出力することによって、補償トランジスタ３１５−１〜３１５−ｎおよび３２５−１〜３２５−ｎを制御し得る。符号ビットは、オフセット電圧の極性に依存して、オフセット補償のために第１のオフセット補償回路３１０が使用されるか第２のオフセット補償回路３２０が使用されるかを指定する。ＣＡＬＣＯＤＥは、オンにされる選択されたオフセット補償回路内の補償トランジスタの数を指定する。

[0037]オフセットデコーダ３５５は、ＣＡＬＣＯＤＥおよび符号ビットにしたがって補償トランジスタを選択的にオンにするために、ＣＡＬＣＯＤＥおよび符号ビットをそれぞれの補償トランジスタ３１５−１〜３１５−ｎおよび３２５−１〜３２５−ｎのゲートに出力される制御ビットへと変換する。例えば、符号ビットが１である場合、オフセットデコーダ３５５は、第１のオフセット補償回路３１０内のそれぞれの補償トランジスタ３１５−１〜３１５−ｎのゲートに、制御ビットＣａｌｐ＜０＞〜Ｃａｌｐ＜ｎ＞を出力する。この例において、ＣＡＬＣＯＤＥがｍ個のトランジスタがオンにされるべきであることを指定する場合、オフセットデコーダ３５５は、制御ビットＣａｌｐ＜０＞〜Ｃａｌｐ＜ｎ＞のうちのｍ個を１に設定して補償トランジスタ３１５−１〜３１５−ｎのうちのｍ個をオンにし、制御ビットＣａｌｐ＜０＞〜Ｃａｌｐ＜ｎ＞のうちの残りのものを０に設定し得る。

[0038]符号ビットが０である場合、オフセットデコーダ３５５は、第２のオフセット補償回路３２０内のそれぞれの補償トランジスタ３２５−１〜３２５−ｎのゲートに、制御ビットＣａｌｎ＜０＞〜Ｃａｌｎ＜ｎ＞を出力する。この例において、ＣＡＬＣＯＤＥがｍ個のトランジスタがオンにされるべきであることを指定する場合、オフセットデコーダ３５５は、制御ビットＣａｌｎ＜０＞〜Ｃａｌｎ＜ｎ＞のうちのｍ個を１に設定して補償トランジスタ３２５−１〜３２５−ｎのうちのｍ個をオンにし、制御ビットＣａｌｎ＜０＞〜Ｃａｌｎ＜ｎ＞のうちの残りのものを０に設定し得る。第１および第２のオフセット補償回路３１０および３２０のうちの選択されていない１つのための制御ビットは、すべて０に設定されて、選択されていない第２のオフセット補償回路内のトランジスタのすべてをオフにし得る。例示しやすくするために、オフセットデコーダ３５５と補償トランジスタ３１５−１〜３１５−ｎおよび３２５−１〜３２５−ｎとの間の個々の接続は図３に明示的には示されていない。

[0039]図３の例において、補償トランジスタの各々はＮＭＯＳトランジスタを備える。よって、この例において、補償トランジスタは、それぞれの制御ビットが論理１（ｈｉｇｈ）であるときにオンにされ、それぞれの制御ビットが論理０（ｌｏｗ）であるときにオフにされる。

[0040]図４は、ＣＡＬＣＯＤＥおよび符号ビットの異なる値のための異なるオフセット補償電圧を示す。図４に示されているように、オフセット補償電圧は、「ＬＳＢ（Ｖｏｓ）」によって表示されたステップサイズで量子化される。よって、ストロングアームラッチ３０５のオフセット電圧が２つの隣接する量子化されたオフセット補償電圧間のオフセット補償電圧に対応する場合、残差オフセット電圧がオフセット補償の後に残る。残差オフセット電圧は、オフセット補償の量子化誤差（quantization error）と称されることもある。

[0041]図４に示されているオフセット補償電圧のステップサイズは、補償トランジスタ３１５−１〜３１５−ｎおよび３２５−１〜３２５−ｎのチャネル幅を調整することによって、設計段階中に調整されることができる。例えば、チャネル幅が小さくなるほど、所与の数の補償トランジスタのためのより小さいオフセット補償範囲を犠牲にして、ステップサイズが小さくなる。従来の平面ＣＭＯＳ（planar CMOS）製造プロセスでは、チャネル幅は、連続して変えられることができ、ステップサイズがほぼ任意の値に調整されることを可能にする。しかしながら、ＦｉｎＦＥＴ ＣＭＯＳプロセスは、チャネル幅の離散集合（discrete set）のみをサポートし得る。結果として、設計段階中に利用可能であり得るステップサイズは、ＦｉｎＦＥＴ ＣＭＯＳプロセスによってサポートされるチャネル幅の離散集合に対応するステップサイズの離散集合に制限され得る。よって、ＦｉｎＦＥＴ ＣＭＯＳプロセスを使用して所望のステップサイズを達成することは可能ではないこともある。

[0042]例えば、ＦｉｎＦＥＴ ＣＭＯＳプロセスは、１ｍＶおよび５ｍＶのオフセット補償ステップサイズに対応するチャネル幅をサポートし得るが、中間のステップサイズに対応するチャネル幅はサポートしない。この例では、１ｍＶのオフセット補償ステップサイズは、ラッチ１０５のオフセット電圧をカバーする十分に大きいオフセット補償範囲を提供しないこともある。５ｍＶのオフセット補償ステップサイズは、十分に大きいオフセット補償範囲を提供し得る。しかしながら、５ｍＶのステップサイズは、オフセット補償の大きい量子化誤差をもたらすこともある。この例では、３ｍＶのオフセット補償ステップサイズが、５ｍＶのステップサイズと比較してオフセット補償の量子化誤差を実質的に低減しながら、十分に大きいオフセット補償範囲を提供し得る。しかしながら、３ｍＶのオフセット補償ステップサイズは、この例でのＦｉｎＦＥＴ ＣＭＯＳプロセスによってサポートされていない。

[0043]本開示の実施形態は、オフセット補償ステップサイズＬＳＢ（Ｖｏｓ）を電子的に調整（チューニング）するためのシステムおよび方法を提供する。これは、以下にさらに説明されるように、オフセット補償ステップサイズがより細かい粒度で調整されることを可能にする。

[0044]図５は、本開示のある特定の態様にしたがって、調整可能（チューニング可能）なオフセット補償ステップサイズを有するオフセット補償をストロングアームラッチに提供するためのオフセット補償システムを示す。オフセット補償システムは、第１のオフセット補償回路５１０、第２のオフセット補償回路５２０、オフセット制御器５５０、オフセットデコーダ５５５、およびバイアス回路５３０を備える。例示しやすくするために、入力増幅器１１０およびＳＲラッチ１２０は、図５には示されていない。

[0045]第１のオフセット補償回路５１０は、図３の第１のオフセット補償回路３１０と同じ、第１の複数の補償トランジスタ３１５−１〜３１５−ｎを備える。第１のオフセット補償回路５１０は、さらに、第１の複数のステップ調整トランジスタ５１５−１〜５１５−ｎを備え、ここにおいて、ステップ調整トランジスタ５１５−１〜５１５−ｎの各々は、補償トランジスタ３１５−１〜３１５−ｎのそれぞれ１つと直列に結合されている（例えば、図５に示されているように、補償トランジスタ３１５−１〜３１５−ｎのそれぞれ１つの上部に積層されている）。ステップ調整トランジスタ５１５−１〜５１５−ｎの各々のゲートは、バイアス回路５３０からのバイアス電圧ＶＢによってバイアスがかけられる。以下にさらに説明されるように、バイアス電圧ＶＢは、第１のオフセット補償回路５１０のオフセット補償ステップサイズを調整するように調整されることができる。

[0046]第２のオフセット補償回路５２０は、図３の第２のオフセット補償回路３２０と同じ、第２の複数の補償トランジスタ３２５−１〜３２５−ｎを備える。第２のオフセット補償回路５２０は、さらに、第２の複数のステップ調整トランジスタ５２５−１〜５２５−ｎを備え、ここにおいて、ステップ調整トランジスタ５２５−１〜５２５−ｎの各々は、補償トランジスタ３２５−１〜３２５−ｎのそれぞれ１つと直列に結合されている（例えば、図５に示されているように、補償トランジスタ３２５−１〜３２５−ｎのそれぞれ１つの上部に積層されている）。ステップ調整トランジスタ５２５−１〜５２５−ｎの各々のゲートは、バイアス回路５３０からのバイアス電圧ＶＢによってバイアスがかけられる。以下にさらに説明されるように、バイアス電圧ＶＢは、第２のオフセット補償回路５２０のオフセット補償ステップサイズを調整するように調整されることができる。

[0047]動作中、バイアス回路５３０からのバイアス電圧ＶＢは、ステップ調整トランジスタ５１５−１〜５１５−ｎおよび５２５−１〜５２５−ｎの各々のチャネルコンダクタンス（channel conductance）を制御する。各ステップ調整トランジスタのチャネルコンダクタンスは、次に、それぞれの補償トランジスタがオフセットデコーダ５５５からのそれぞれの制御ビットによってオンにされたときにそれぞれの補償トランジスタへと流れる電流の量を制御する。よって、バイアス電圧ＶＢは、各補償トランジスタによって供給されるオフセット補償電流の量を制御し、したがって、オフセット補償のステップサイズＬＳＢ（Ｖｏｓ）を制御する。バイアス電圧ＶＢが低くなるほど、ステップサイズＬＳＢ（Ｖｏｓ）は小さくなる。それゆえ、オフセット補償のステップサイズＬＳＢ（Ｖｏｓ）は、バイアス回路５３０によってステップ調整トランジスタ５１５−１〜５１５−ｎおよび５２５−１〜５２５−ｎのゲートに印加されるバイアス電圧ＶＢを調整することによって調整されることができる。

[0048]各ステップ調整トランジスタとそれぞれの補償トランジスタは、オフセット補償セグメントと見なされ得る。各セグメントは、それぞれの補償トランジスタがオンにされると、１つのステップサイズに対応するオフセット補償電流を供給し、ここにおいて、ステップサイズは、それぞれのステップ調整トランジスタのゲートに印加されるバイアス電圧ＶＢに依存する。

[0049]図５の例において、バイアス回路５３０は、ストロングアームラッチ５０５の入力間に直列に結合された２つのレジスタＲｃｍを含むレジスタネットワーク５３２を備える。バイアス電圧ＶＢは、図５に示されているように、２つのレジスタＲｃｍ間のノード５４０において供給される。バイアス回路５３０は、また、オフセット制御器５５０からのデジタルコード（「ＩＣＯＤＥ」と表示）によってチューニングされる電流Ｉｓを生成するように構成されたチューニング可能な電流ソース５３５を備える。チューニング可能な電流ソース５３５は、図５に示されているように、２つのレジスタＲｃｍ間のノード５４０に結合されている。バイアス回路５３０は、また、ノード５４０とグラウンドとの間に結合されたキャパシタＣｆも備え得る。キャパシタＣｆおよびレジスタＲｃｍは、バイアス電圧ＶＢに対するノイズの影響を低減するために、入力電圧ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭからのノイズを減衰させるローパスフィルタを形成する。

[0050]バイアス回路５３０によって供給されるバイアス電圧ＶＢは、以下によってほぼ与えられる。
ＶＢ＝（ＡＭＰ＿ＯＰ＋ＡＭＰ＿ＯＭ）／２−Ｒｃｍ＊Ｉｓ／２ （１）
ここで、ＡＭＰ＿ＯＰおよびＡＭＰ＿ＯＭはラッチ１０５への入力電圧であり、式（１）のＲｃｍはレジスタＲｃｍの各々の抵抗であり、Ｉｓは（ＩＣＯＤＥによって設定される）電流ソース５３５の電流である。よって、バイアス電圧（したがって、ステップサイズＬＳＢ（Ｖｏｓ））は、チューニング可能な電流ソース５３５の電流Ｉｓをチューニングすることによってチューニングされることができる。これに関して、図６Ａは、電流Ｉｓの関数としてのバイアス電圧ＶＢの例を示す。この例において、バイアス電圧は、ほぼ電流Ｉｓの線形関数（linear function）である。電流Ｉｓが高くなるほど、バイアス電圧ＶＢは低くなり、したがって、オフセット補償ステップサイズＬＳＢ（Ｖｏｓ）は小さくなる。図６Ｂは、チューニング可能な電流ソース５３５の電流Ｉｓの関数としてのオフセット補償ステップサイズＬＳＢ（Ｖｏｓ）の例を示す。図６Ｂに示されているように、ステップサイズＬＳＢ（Ｖｏｓ）は、電流Ｉｓを増加させることによって低減されることができる。

[0051]上述されたように、電流Ｉｓは、オフセット制御器５５０からのＩＣＯＤＥによって制御される。これは、オフセット制御器５５０が、デジタルコードＩＣＯＤＥを適宜調整することによって、電流Ｉｓ（したがって、バイアス電圧ＶＢおよびステップサイズＬＳＢ（Ｖｏｓ））を調整（チューニング）することを可能にする。ある特定の態様において、ＩＣＯＤＥは、電流ソース５３５のｋ個の異なる電流設定（したがって、バイアス電圧ＶＢおよびステップサイズＬＳＢ（Ｖｏｓ）のためのｋ個の異なる設定）に対応するｋ個の異なる値を有し得る。これは、オフセット制御器５５０が、デジタルコードＩＣＯＤＥを適宜調整することによってｋ個の値のうちのいずれか１つにオフセット補償ステップサイズＬＳＢ（Ｖｏｓ）を調整することを可能にする。１つの態様において、電流ソース５３５の電流設定のうちの１つは、ほぼいずれの電流にも対応しないこともある。この態様において、対応するバイアス電圧は、（ＡＭＰ＿ＯＰ＋ＡＭＰ＿ＯＭ）／２にほぼ等しいこともあり、これは、差動入力電圧の共通モードの電圧である。ｋの値は、３以上、４以上、または５以上であり得る。

[0052]所与のオフセット補償ステップサイズの場合、オフセット制御器５５０は、オフセットデコーダ５５５に出力される符号ビットおよびＣＡＬＣＯＤＥを調整することによってオフセット補償電圧を調整する。符号ビットは、オフセット電圧の極性に依存して、オフセット補償のために第１のオフセット補償回路５１０が使用されるか、第２のオフセット補償回路５２０が使用されるかを指定し、ＣＡＬＣＯＤＥは、選択されたオフセット補償回路内のオンにチューニングされる補償トランジスタの数を指定する。オフセットデコーダ５５５は、ＣＡＬＣＯＤＥおよび符号ビットにしたがって補償トランジスタを選択的にオンにするために、ＣＡＬＣＯＤＥおよび符号ビットをそれぞれの補償トランジスタ５１５−１〜５１５−ｎおよび５２５−１〜５２５−ｎのゲートに出力される制御ビットへと変換する。オフセットデコーダ５５５は、上述された図３のオフセットデコーダ３５５と同様の方法で動作し得、ここにおいて、オフセットデコーダ５５５は、制御ビットＣａｌｐ＜０＞〜Ｃａｌｐ＜ｎ＞を使用して第１のオフセット補償回路５１０内の補償トランジスタ３１５−１〜３１５−ｎを選択的にオンにし、制御ビットＣａｌｎ＜０＞〜Ｃａｌｎ＜ｎ＞を使用して第２のオフセット補償回路５２０内の補償トランジスタ３２５−１〜３２５−ｎを選択的にオンにする。

[0053]よって、オフセット制御器５５０は、ＣＡＬＣＯＤＥおよび符号ビットを使用してオフセット補償電流を、およびＩＣＯＤＥを使用してオフセット補償ステップサイズＬＳＢ（Ｖｏｓ）を、両方調整（チューニング）することができる。これは、図３のオフセット補償システムと比較してオフセット補償電圧を調整する際により大きいフレキシビリティを提供し、それゆえ、より高いパフォーマンスのためにより良好なオフセット電圧除去を提供する。

[0054]所望のオフセット補償範囲を達成するＩＣＯＤＥ設定を決定するための方法が、ある特定の態様にしたがってここで説明される。１つの例において、この方法は、ストロングアームラッチ１０５およびオフセット補償システムをシミュレートする回路シミュレーションツールを使用して行われ得る。この例において、外部オフセット電圧が、オフセット電圧をシミュレートするためにストロングアームラッチ１０５の差動入力に印加され得る。より具体的には、異なる入力電圧が第１および第２の入力トランジスタＭ１およびＭ２のゲートに入力され得、ここにおいて、入力電圧間の差は入力オフセット電圧にほぼ等しい。よって、この例において、外部入力オフセット電圧は、ラッチ１０５のオフセット電圧をシミュレートするためにラッチ１０５の差動入力に印加される。入力オフセット電圧は、ＳＲラッチ１２０が、入力オフセット電圧の極性に依存して論理１または論理０を出力することを引き起こす。例えば、入力オフセット電圧が正である（すなわち、第１の入力トランジスタＭ２への入力電圧が第２の入力トランジスタＭ２への入力電圧よりも高い）場合、入力オフセット電圧は、ＳＲラッチ１２０が論理１を出力することを引き起こす。

[0055]入力オフセット電圧は、オフセット補償システムのための所望のオフセット補償範囲に対応し得る。例えば、所望のオフセット補償範囲が約３０ｍＶである場合、入力オフセット電圧は、３０ｍＶよりもわずかに少なく設定され得る。オフセット補償範囲は、例えば、プロセス変動による、物理デバイスのオフセット電圧におけるすべてまたはほとんどの変動をカバーする範囲であり得る。この例において、オフセット補償範囲は、オフセット補償システムが所与のステップサイズ設定を補償することができるオフセット電圧の最大の大きさを表し得る。

[0056]入力オフセット電圧がラッチ１０５の差動入力に印加された後、ＩＣＯＤＥは、最小ステップサイズが所望のオフセット補償範囲を満たすかどうかを決定するために、最小ステップサイズＬＳＢ（Ｖｏｓ）設定に設定され得る。最小ステップサイズ設定は、電流ソース５３５の最高電流設定に対応する。ステップサイズが最小設定に設定された後、第１および第２の補償回路５１０および５２０のうちの１つ内の補償トランジスタのすべては、入力オフセット電圧の極性に依存してオンにされ得る。例えば、入力オフセット電圧が正である場合、第２の補償回路５２０内の補償トランジスタ５２５−１〜５２５−ｎのすべてはオンにされ得る。これは、現在のステップサイズ設定のための最大オフセット補償電圧に対応し、それゆえ、現在のステップサイズ設定のためのオフセット補償範囲に対応し得る。ＳＲラッチ１２０の出力は、出力が論理１から論理０に遷移するかどうかを決定するために、補償トランジスタ５２５−１〜５２５−ｎがオンにされる前とその後に観測される。遷移があると、現在のステップサイズ設定が所望のオフセット補償範囲を満たすことを示す。遷移がない（すなわち、出力が論理１に留まる）と、現在のステップサイズ設定が所望のオフセット補償範囲を満たさないことを示す。

[0057]範囲は、また、所望の範囲に対応するラッチ１０５の差動入力に負のオフセット電圧を印加することによって決定され得る。これは、第１および第２のオフセット補償回路が対称であることを想定している。この例において、第１の補償回路５１０内の補償トランジスタ５１５−１〜５１５−ｎのすべてはオンにされ、ＳＲラッチ１２０の出力が論理０から論理１に遷移するかどうかの決定がなされる。遷移があると、現在のステップサイズ設定が所望のオフセット補償範囲を満たすことを示す。遷移がない（すなわち、出力が論理０に留まる）と、現在のステップサイズ設定が所望のオフセット補償範囲を満たさないことを示す。

[0058]最小ステップサイズ設定が所望のオフセット補償範囲を満たす場合、最小ステップサイズ設定のためのＩＣＯＤＥ設定は所望の範囲を満たすと決定され得る。最小ステップサイズ設定が所望のオフセット補償範囲を満たさない場合、ＩＣＯＤＥは、第１のより大きいステップサイズ設定（最小ステップサイズ設定から次により大きいステップサイズ設定）に変更され得る。これは、電流ソース５３５の電流Ｉｓを次により低い電流設定に低減し、これは、バイアス電圧ＶＢを増加させ、したがって、オフセット補償ステップサイズを増加させる。ＩＣＯＤＥが変更された後、第１のより大きいステップサイズ設定が所望のオフセット補償範囲を満たすかどうかを決定するために、上述されたステップが繰り返され得る。第１のより大きいステップサイズ設定が所望のオフセット補償範囲を満たす場合、第１のステップサイズ設定のためのＩＣＯＤＥ設定は所望の範囲を満たすと決定され得る。第１のより大きいステップサイズ設定が所望のオフセット補償範囲を満たさない場合、ＩＣＯＤＥは、第２のより大きいステップサイズ設定（第１のステップサイズ設定から次により大きいステップサイズ設定）に変更され得る。ＩＣＯＤＥが第２のより大きいステップサイズ設定に変更された後、第２のより大きいステップサイズ設定が所望のオフセット補償範囲を満たすかどうかを決定するために、上述されたステップが繰り返され得る。第２のより大きいステップサイズ設定が所望のオフセット補償範囲を満たす場合、第２のより大きいステップサイズ設定のためのＩＣＯＤＥ設定が所望の範囲を満たすと決定され得る。第２のより大きいステップサイズ設定が所望のオフセット補償範囲を満たさない場合、ＩＣＯＤＥは、第３のより大きいステップサイズ設定（第２のより大きいステップサイズ設定から次により大きいステップサイズ設定）に変更され得る、というように続く。

[0059]よって、上述された方法は、所望のオフセット補償範囲を満たす最低ステップサイズ設定に対応するＩＣＯＤＥ設定を決定する。ＩＣＯＤＥ設定が決定された後、決定されたＩＣＯＤＥ設定は、１つまたは複数の物理デバイスのオフセット制御器５５０へとプログラミングされ得る。動作中、オフセット制御器５５０は、第１および第２の補償回路５１０および５２０のステップサイズを設定するために、プログラミングされたＩＣＯＤＥを電流ソース５３５に出力する。

[0060]上述されたように、オフセット電圧は、例えば、プロセス変動により、デバイスごとに変わり得る。これに関して、オフセット制御器５５０は、ラッチ１０５のためのオフセット補償を提供するＣＡＬＣＯＤＥ設定および符号ビット値を決定するためにオフセット較正プロシージャを行い得る。このプロシージャは、約０ボルトの差動電圧をラッチ１０５の差動入力に印加することを含み得る。これは、例えば、入力増幅器１１０の入力を短絡することによってなされ得る。例えば、制御器５５０は、入力間に結合されたスイッチ（図示せず）を閉じることによって、入力増幅器１１０の入力を短絡し得る。スイッチは、増幅器１１０の通常動作中は開いていてもよい。ラッチ１０５のオフセット電圧により、ＳＲラッチ１２０の出力は、オフセット電圧の極性に依存して論理１または論理０である。

[0061]制御器５５０は、次いで、出力が論理１であるか論理０であるかを決定するためにＳＲラッチ１２０の出力を観測し得る。制御器５５０は、ＳＲラッチ１２０の出力と制御器５５０との間に結合されたスイッチ（図示せず）を閉じることによって、ＳＲラッチ１２０の出力を観測し得る。スイッチは通常動作中、開いていてもよい。

[0062]観測された出力が論理１である場合、制御器５５０は、変化に関して出力を観測しながら、第２の補償回路５２０内の補償トランジスタ５２５−１〜５２５−ｎを１つずつオンにし得る。制御器５５０は、補償トランジスタ５２５−１〜５２５−ｎを漸増的（incrementally）にオンにするように符号ビットを０に設定することと、ＣＡＬＣＯＤＥを変更することとによって、補償トランジスタ５２５−１〜５２５−ｎを１つずつオンにし得る。ＳＲラッチ１２０の出力が変化する（すなわち、１から０に交差する）と、制御器５５０は、変化が生じたときにオンにされている補償トランジスタ５２５−１〜５２５−ｎの数を決定する。制御器５５０は、次いで、補償トランジスタ５２５−１〜５２５−ｎの決定された数に対応するＣＡＬＣＯＤＥ設定および０の符号ビットをメモリに記憶し得る。通常動作中、制御器５５０は、オフセット補償を提供するために、記憶されたＣＡＬＣＯＤＥ設定および符号ビット値にしたがってＣＡＬＣＯＤＥおよび符号ビットを設定し得る。

[0063]較正プロシージャ中の観測された出力が論理０である場合、制御器５５０は、変化に関して出力を観測しながら、第１の補償回路５１０内の補償トランジスタ５１５−１〜５１５−ｎを１つずつオンにし得る。制御器５１０は、補償トランジスタ５１５−１〜５１５−ｎを漸増的にオンにするように符号ビットを１に設定することと、ＣＡＬＣＯＤＥを変更することとによって、補償トランジスタ５１５−１〜５１５−ｎを１つずつオンにし得る。ＳＲラッチ１２０の出力が変化する（すなわち、０から１に交差する）と、制御器５５０は、変化が生じたときにオンにされている補償トランジスタ５１５−１〜５１５−ｎの数を決定する。制御器５５０は、次いで、補償トランジスタの決定された数に対応するＣＡＬＣＯＤＥ設定および１の符号ビットをメモリに記憶し得る。通常動作中、制御器５５０は、オフセット補償を提供するために、記憶されたＣＡＬＣＯＤＥビットおよび符号ビット値にしたがってＣＡＬＣＯＤＥおよび符号ビットを設定し得る。

[0064]上述されたように、ＩＣＯＤＥ設定は、設計段階中に決定され、オフセット制御器５５０へとプリプログラミングされ得る。オフセット制御器５５０は、また、ステップサイズ較正プロシージャ中にＩＣＯＤＥ設定を決定し得る。これに関して、オフセット制御器５５０は、上述されたように、約０ボルトの差動電圧をラッチ１０５の差動入力に印加し、ＩＣＯＤＥを最小ステップサイズ設定に設定し得る。オフセット制御器５５０は、次いで、ラッチ１０５のオフセット電圧が最小ステップサイズで補償されることができるかを決定するために、上述されたオフセット較正プロシージャを行い得る。オフセット電圧が成功裏に補償された場合、オフセット制御器５５０は、メモリにオフセット較正プロシージャ中に決定された符号ビット値およびＣＡＬＣＯＤＥ設定を記憶する。オフセット制御器５５０は、また、メモリに最小ステップサイズ設定のためのＩＣＯＤＥ設定も記憶し得る。通常動作中、オフセット制御器５５０は、記憶されたＣＡＬＣＯＤＥ設定、符号ビット値、およびＩＣＯＤＥ設定にしたがって、ＣＡＬＣＯＤＥ、符号ビット、およびＩＣＯＤＥを設定する。

[0065]最小ステップサイズのためのオフセット較正プロシージャがオフセット電圧を補償できない場合、オフセット制御器５５０は、ＩＣＯＤＥを第１のより大きいステップサイズ設定（最小ステップサイズ設定から次により大きいステップサイズ設定）に変更する。オフセット制御器５５０は、次いで、第１のより大きいステップサイズ設定に関してオフセット較正プロシージャを繰り返し得る。オフセット電圧が成功裏に補償された場合、オフセット制御器５５０は、メモリにオフセット較正プロシージャ中に決定された符号ビット値およびＣＡＬＣＯＤＥ設定を記憶する。オフセット制御器５５０は、また、メモリに第１のより大きいステップサイズ設定のためのＩＣＯＤＥ設定を記憶し得る。通常動作中、オフセット制御器５５０は、記憶されたＣＡＬＣＯＤＥ設定、符号ビット値、およびＩＣＯＤＥ設定にしたがって、ＣＡＬＣＯＤＥ、符号ビット、およびＩＣＯＤＥを設定する。

[0066]オフセット較正プロシージャが第１のより大きいステップサイズ設定に関して失敗した場合、オフセット制御器５５０は、ＩＣＯＤＥを第２のより大きいステップサイズ設定（第１のより大きいステップサイズ設定から次により大きいステップサイズ設定）に変更する。オフセット制御器５５０は、次いで、第２のより大きいステップサイズ設定に関してオフセット較正プロシージャを繰り返す、というように続け得る。よって、オフセット制御器５５０は、特定のデバイスのためのオフセット補償を提供する、ＩＣＯＤＥ設定、ＣＡＬＣＯＤＥ設定、および符号ビット値を決定して記憶する。通常動作中、オフセット制御器５５０は、記憶されたＣＡＬＣＯＤＥ設定、符号ビット値、およびＩＣＯＤＥ設定にしたがって、ＣＡＬＣＯＤＥ、符号ビット、およびＩＣＯＤＥを設定する。

[0067]図７は、本開示のある特定の態様による、オフセット電圧補償のための方法７００を例示するフローチャートである。方法７００は、図５のオフセット補償システムによって行われ得る。

[0068]ステップ７１０において、１つまたは複数の補償トランジスタがオンにされ、ここにおいて、１つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する。例えば、オフセット制御器（例えば、オフセット制御器５５０）は、オフセット電圧を低減するために補償トランジスタ（例えば、補償トランジスタ３１５−１〜３１５−ｎ）のうちの１つまたは複数をオンにし得る。１つの例において、上述されたように、オンにされる補償トランジスタの数は、オフセット電圧の大きさに依存し得、ここにおいて、その数は、オフセット較正プロシージャ中に決定され得る。

[0069]ステップ７２０において、１つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧が印加され、ここにおいて、１つまたは複数のステップ調整トランジスタの各々は、１つまたは複数の補償トランジスタのそれぞれ１つと直列に結合されている。例えば、バイアス回路（例えば、バイアス回路５３０）は、それぞれの補償トランジスタのオフセット補償電流を制御するために、１つまたは複数のステップ調整トランジスタ（例えば、ステップ調整トランジスタ５１５−１〜５１５−ｎ）の各々のゲートに電圧バイアス（例えば、ＶＢ）を印加し得る。

[0070]当業者であれば、本明細書での開示に関連して説明された例示的な様々な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとしてインプリメントされ得ることを認識するであろう。このハードウェアとソフトウェアの互換性を明確に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、概して、それらの機能性の観点から上述されている。このような機能性が、ハードウェアとしてインプリメントされるか、ソフトウェアとしてインプリメントされるかは、特定の用途およびシステム全体に課せられる設計制約に依存する。当業者は、説明された機能性を、特定の用途ごとの多様な手法でインプリメントすることができるが、そのようなインプリメンテーションの判断は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。

[0001]本明細書の開示に関連して説明されている様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理回路、ディスクリートハードウェアコンポーネント、または、本明細書において説明されている機能を実行するように設計されたこれらの任意の組合せを用いてインプリメントあるいは実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、このプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、また、例えば、ＤＳＰとマクロプロセッサの組合せのようなコンピューティングデバイスの組合せ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つまたは複数のマイクロプロセッサ、または他の任意のそのような構成、としてインプリメントされ得る。

[0002]本明細書の開示に関連して説明されている方法またはアルゴリズムのステップは、ハードウェアにおいて直接的に、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこの２つの組合せで具現化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当該技術分野で既知の他の任意の形態の記憶媒体に存在し得る。実例的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、また記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、ＡＳＩＣに存在し得る。ＡＳＩＣは、ユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末内のディスクリートコンポーネントとして存在し得る。

[0003]１つまたは複数の実例的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組合せでインプリメントされ得る。ソフトウェアにおいてインプリメントされる場合、これらの機能は、コンピュータ可読媒体上で、１つまたは複数の命令またはコードとして送信または記憶され得る。コンピュータ可読媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体およびコンピュータ記憶媒体の両方を含む。記憶媒体は、汎用または専用コンピュータによってアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、命令またはデータ構造の形態で所望のプログラムコード手段を記憶または搬送するために使用されることができ、ならびに、汎用または専用コンピュータ、もしくは汎用または専用プロセッサによってアクセスされることができる、他の任意の媒体を備えることができる。また、任意の接続は、送信された信号の非一時的な記憶を伴う範囲でコンピュータ可読媒体と厳密には称され得る。例えば、ソフトウェアが、ウェブサイト、サーバ、または、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技術を使用して他の遠隔ソースから送信される場合には、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技術は、任意の非一時的な長さの時間の間、デバイスメモリまたは記憶媒体上の送信チェーンに信号が保持される範囲で、媒体の定義に含まれる。ディスク（disk）およびディスク（disc）は、本明細書で使用されるとき、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスクを含み、ここで、ディスク（disk）は通常、磁気的にデータを再生するが、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含まれるべきである。

[0071]本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供されている。本開示に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の範囲または趣旨から逸脱せずに、他の変形物に適用され得る。よって、本開示は、本明細書において説明されている例に限定されるようには意図されておらず、本明細書に開示されている原理および新規の特徴と矛盾しない最大範囲であると認められるべきである。

[0071]本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供されている。本開示に対する様々な修正は、当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の範囲または趣旨から逸脱せずに、他の変形物に適用され得る。よって、本開示は、本明細書において説明されている例に限定されるようには意図されておらず、本明細書に開示されている原理および新規の特徴と矛盾しない最大範囲であると認められるべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
受信機であって、
サンプリングクロック信号にしたがってデータ信号をサンプリングするように構成されたラッチと、
複数のオフセット補償セグメント、ここにおいて、前記セグメントの各々は、前記ラッチの内部ノードに結合され、前記セグメントの各々は、
補償トランジスタと、
前記補償トランジスタと直列に結合されたステップ調整トランジスタと
を備える、と、
前記ラッチのオフセット電圧を低減するために前記補償トランジスタのうちの１つまた複数を選択的にオンにするように構成されたオフセット制御器と、
前記ステップ調整トランジスタのうちの１つまたは複数の各々のゲートにバイアス電圧を印加するように構成されたバイアス回路と
を備える、受信機。
［Ｃ２］
前記オフセット制御器は、ｋ個の異なる電圧のうちの１つを示すコードを前記バイアス回路に出力するように構成され、ｋは整数であり、前記バイアス回路は、前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに前記バイアス電圧を設定するように構成される、
Ｃ１に記載の受信機。
［Ｃ３］
ｋは、３以上である、Ｃ２に記載の受信機。
［Ｃ４］
前記オフセット制御器は、複数の制御ビットを出力するように構成され、前記制御ビットの各々は、前記補償トランジスタのそれぞれ１つがオンにされるかどうかを制御する、
Ｃ１に記載の受信機。
［Ｃ５］
前記ラッチは、
交差結合されたインバータ、ここにおいて、前記インバータのうちの第１のインバータの入力は、前記インバータのうちの第２のインバータの出力に結合され、前記インバータのうちの前記第１のインバータの出力は、前記インバータのうちの第２のインバータの入力に結合されている、と、
前記交差結合されたインバータに結合された第１および第２の入力トランジスタ、ここにおいて、前記第１および第２の入力トランジスタは、前記データ信号に基づいて２つの出力状態のうちの１つへと前記交差結合されたインバータを駆動するように構成され、前記ラッチの前記内部ノードは、前記交差結合されたインバータと前記第１および第２の入力トランジスタとの間にある、と
を備える、Ｃ１に記載の受信機。
［Ｃ６］
前記セグメントの各々は、前記第１の入力トランジスタのドレインとソースとの間に結合されている、
Ｃ５に記載の受信機。
［Ｃ７］
前記サンプリングクロック信号の感知フェーズ中に前記第１の入力トランジスタの前記ソースをグラウンドに結合し、前記サンプリングクロック信号のリセットフェーズ中に前記第１の入力トランジスタの前記ソースを減結合するように構成されたスイッチングトランジスタをさらに備える、
Ｃ６に記載の受信機。
［Ｃ８］
前記オフセット制御器は、ｋ個の異なる電圧のうちの１つを示すコードを前記バイアス回路に出力するように構成され、ｋは整数であり、前記バイアス回路は、前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに前記バイアス電圧を設定するように構成される、
Ｃ６に記載の受信機。
［Ｃ９］
ｋは、３以上である、Ｃ８に記載の受信機。
［Ｃ１０］
前記バイアス回路は、
前記ラッチの第１の入力と第２の入力との間に直列に結合された第１および第２のレジスタと、
前記第１のレジスタと前記第２のレジスタとの間のノードに結合された電流ソース、ここにおいて、前記バイアス電圧は、前記第１のレジスタと前記第２のレジスタとの間の前記ノードにおいて生成される、と
を備える、Ｃ１に記載の受信機。
［Ｃ１１］
オフセット電圧補償のための方法であって、
１つまたは複数の補償トランジスタをオンにすること、ここにおいて、前記１つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する、と、
１つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧を印加すること、ここにおいて、前記１つまたは複数のステップ調整トランジスタの各々は、前記１つまたは複数の補償トランジスタのそれぞれ１つと直列に結合されている、と
を備える、方法。
［Ｃ１２］
ｋ個の異なる電圧のうちの１つを示すコードを受信すること、ここにおいて、ｋは整数である、と、
前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに前記バイアス電圧を設定することと
をさらに備える、Ｃ１１に記載の方法。
［Ｃ１３］
ｋは、３以上である、Ｃ１２に記載の方法。
［Ｃ１４］
前記バイアス電圧を生成するためにレジスタネットワークに電流を与えることをさらに備える、
Ｃ１１に記載の方法。
［Ｃ１５］
ｋ個の異なる電圧のうちの１つを示すコードを受信すること、ここにおいて、ｋは整数である、と、
前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに基づいて前記電流のレベルを設定することと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１６］
ｋは、３以上である、Ｃ１５に記載の方法。
［Ｃ１７］
オフセット電圧補償のための装置であって、
１つまたは複数の補償トランジスタをオンにするための手段、ここにおいて、前記１つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する、と、
１つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧を印加するための手段、ここにおいて、前記１つまたは複数のステップ調整トランジスタの各々は、前記１つまたは複数の補償トランジスタのそれぞれ１つに直列に結合されている、と
を備える、装置。
［Ｃ１８］
ｋ個の異なる電圧のうちの１つを示すコードを受信するための手段、ここにおいて、ｋは整数である、と、
前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに前記バイアス電圧を設定するための手段と
をさらに備える、Ｃ１７に記載の装置。
［Ｃ１９］
ｋは３以上である、Ｃ１８に記載の装置。
［Ｃ２０］
前記バイアス電圧を生成するためにレジスタネットワークに電流を与えるための手段をさらに備える、Ｃ１７に記載の装置。
［Ｃ２１］
ｋ個の異なる電圧のうちの１つを示すコードを受信するための手段、ここにおいて、ｋは整数である、と、
前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに基づいて前記電流のレベルを設定するための手段と
をさらに備える、Ｃ２０に記載の装置。
［Ｃ２２］
ｋは３以上である、Ｃ２１に記載の装置。

Claims (22)

1. 受信機であって、
   サンプリングクロック信号にしたがってデータ信号をサンプリングするように構成されたラッチと、
   複数のオフセット補償セグメント、ここにおいて、前記セグメントの各々は、前記ラッチの内部ノードに結合され、前記セグメントの各々は、
   補償トランジスタと、
   前記補償トランジスタと直列に結合されたステップ調整トランジスタと
   を備える、と、
   前記ラッチのオフセット電圧を低減するために前記補償トランジスタのうちの１つまた複数を選択的にオンにするように構成されたオフセット制御器と、
   前記ステップ調整トランジスタのうちの１つまたは複数の各々のゲートにバイアス電圧を印加するように構成されたバイアス回路と
   を備える、受信機。
2. 前記オフセット制御器は、ｋ個の異なる電圧のうちの１つを示すコードを前記バイアス回路に出力するように構成され、ｋは整数であり、前記バイアス回路は、前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに前記バイアス電圧を設定するように構成される、
   請求項１に記載の受信機。
3. ｋは、３以上である、請求項２に記載の受信機。
4. 前記オフセット制御器は、複数の制御ビットを出力するように構成され、前記制御ビットの各々は、前記補償トランジスタのそれぞれ１つがオンにされるかどうかを制御する、
   請求項１に記載の受信機。
5. 前記ラッチは、
   交差結合されたインバータ、ここにおいて、前記インバータのうちの第１のインバータの入力は、前記インバータのうちの第２のインバータの出力に結合され、前記インバータのうちの前記第１のインバータの出力は、前記インバータのうちの第２のインバータの入力に結合されている、と、
   前記交差結合されたインバータに結合された第１および第２の入力トランジスタ、ここにおいて、前記第１および第２の入力トランジスタは、前記データ信号に基づいて２つの出力状態のうちの１つへと前記交差結合されたインバータを駆動するように構成され、前記ラッチの前記内部ノードは、前記交差結合されたインバータと前記第１および第２の入力トランジスタとの間にある、と
   を備える、請求項１に記載の受信機。
6. 前記セグメントの各々は、前記第１の入力トランジスタのドレインとソースとの間に結合されている、
   請求項５に記載の受信機。
7. 前記サンプリングクロック信号の感知フェーズ中に前記第１の入力トランジスタの前記ソースをグラウンドに結合し、前記サンプリングクロック信号のリセットフェーズ中に前記第１の入力トランジスタの前記ソースを減結合するように構成されたスイッチングトランジスタをさらに備える、
   請求項６に記載の受信機。
8. 前記オフセット制御器は、ｋ個の異なる電圧のうちの１つを示すコードを前記バイアス回路に出力するように構成され、ｋは整数であり、前記バイアス回路は、前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに前記バイアス電圧を設定するように構成される、
   請求項６に記載の受信機。
9. ｋは、３以上である、請求項８に記載の受信機。
10. 前記バイアス回路は、
    前記ラッチの第１の入力と第２の入力との間に直列に結合された第１および第２のレジスタと、
    前記第１のレジスタと前記第２のレジスタとの間のノードに結合された電流ソース、ここにおいて、前記バイアス電圧は、前記第１のレジスタと前記第２のレジスタとの間の前記ノードにおいて生成される、と
    を備える、請求項１に記載の受信機。
11. オフセット電圧補償のための方法であって、
    １つまたは複数の補償トランジスタをオンにすること、ここにおいて、前記１つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する、と、
    １つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧を印加すること、ここにおいて、前記１つまたは複数のステップ調整トランジスタの各々は、前記１つまたは複数の補償トランジスタのそれぞれ１つと直列に結合されている、と
    を備える、方法。
12. ｋ個の異なる電圧のうちの１つを示すコードを受信すること、ここにおいて、ｋは整数である、と、
    前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに前記バイアス電圧を設定することと
    をさらに備える、請求項１１に記載の方法。
13. ｋは、３以上である、請求項１２に記載の方法。
14. 前記バイアス電圧を生成するためにレジスタネットワークに電流を与えることをさらに備える、
    請求項１１に記載の方法。
15. ｋ個の異なる電圧のうちの１つを示すコードを受信すること、ここにおいて、ｋは整数である、と、
    前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに基づいて前記電流のレベルを設定することと
    をさらに備える、請求項１４に記載の方法。
16. ｋは、３以上である、請求項１５に記載の方法。
17. オフセット電圧補償のための装置であって、
    １つまたは複数の補償トランジスタをオンにするための手段、ここにおいて、前記１つまたは複数の補償トランジスタの各々は、ラッチのオフセット電圧を低減するためのオフセット補償電流を供給する、と、
    １つまたは複数のステップ調整トランジスタの各々のゲートにバイアス電圧を印加するための手段、ここにおいて、前記１つまたは複数のステップ調整トランジスタの各々は、前記１つまたは複数の補償トランジスタのそれぞれ１つに直列に結合されている、と
    を備える、装置。
18. ｋ個の異なる電圧のうちの１つを示すコードを受信するための手段、ここにおいて、ｋは整数である、と、
    前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに前記バイアス電圧を設定するための手段と
    をさらに備える、請求項１７に記載の装置。
19. ｋは３以上である、請求項１８に記載の装置。
20. 前記バイアス電圧を生成するためにレジスタネットワークに電流を与えるための手段をさらに備える、請求項１７に記載の装置。
21. ｋ個の異なる電圧のうちの１つを示すコードを受信するための手段、ここにおいて、ｋは整数である、と、
    前記コードにおいて示された前記ｋ個の電圧のうちの前記１つに基づいて前記電流のレベルを設定するための手段と
    をさらに備える、請求項２０に記載の装置。
22. ｋは３以上である、請求項２１に記載の装置。