JP2018525712A - プロセッサシステムのプログラムカウンタ構造を保護する方法及び装置並びに中断要求の処理を監視する方法及び装置 - Google Patents
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Abstract
Description
これを背景にして、本願に提示されているアプローチによって、中断要求の際にプロセッサシステムのプログラムカウンタ構造を保護する方法、中断要求の処理を監視する方法、さらに、これらの方法を使用する装置、最後に、独立請求項に記載されている対応するコンピュータプログラムが提示される。従属請求項に記載されている措置によって、独立請求項に記載されている装置の有利な発展形態及び改善が可能である。
メモリインタフェースからアドレスを読み込むステップと、
比較結果を得るために、中断要求に割り当てられている目標アドレスとこのアドレスとを比較するステップと、
この比較結果を用いて、一致信号を供給するステップと、
を有している。
プログラムカウンタ構造を保護する上述した方法のステップを実施するステップと、
一致信号を用いて、中断要求の処理を監視するステップと、
を有している。
メモリインタフェースからアドレスを読み込むインタフェースと、
比較結果を得るために、中断要求に属する目標アドレスとこのアドレスとを比較する比較機構と、
この比較結果を用いて、一致信号を供給する出力機構と、
を備えていることを特徴とする。
Claims (10)
- 中断要求(106)の際にプロセッサシステム(104)のプログラムカウンタ構造(102)を保護する方法(400)であって、
前記プロセッサシステム(104)は、少なくとも、プログラムカウンタ構造(102)と、中断制御機構(108)と、メモリ(110)とを含んでおり、
前記中断制御機構(108)は、前記中断要求(106)に応答して、前記中断要求(106)に属するアドレス(112)を前記プログラムカウンタ構造(102)へ供給するように構成されており、
前記プログラムカウンタ構造(102)は、メモリインタフェース(114)を介して前記メモリ(110)に対してアドレスを出力するように構成されており、
前記方法(400)は、
前記メモリインタフェース(114)からアドレス(352)を読み込むステップ(402)と、
比較結果(126)を得るために、前記中断要求(106)に割り当てられている目標アドレス(120)と前記アドレス(352)とを比較するステップ(406)と、
前記比較結果(126)を用いて、一致信号(124)を供給するステップ(408)と、
を有している、
中断要求(106)の際にプロセッサシステム(104)のプログラムカウンタ構造(102)を保護する方法(400)。 - 前記一致信号(124)を用いて、前記中断要求の前記処理の開始の成功を伝達するステップを有している、請求項1に記載の方法(400)。
- 前記プログラムカウンタ構造(102)は、前記アドレス(352)に論理的に後続する後続アドレスを前記メモリインタフェース(114)に供給するように構成されており、
前記読み込みステップ(402)では、さらに、前記後続アドレスが読み込まれ、前記比較ステップ(404)では、前記比較結果(126)を得るために、前記目標アドレス(120)に論理的に後続する後続目標アドレスと前記後続アドレスとを比較する、請求項1又は2に記載の方法(400)。 - 中断要求(106)の処理を監視する方法であって、
請求項1乃至3のいずれか一項に記載の、プログラムカウンタ構造(102)を保護する方法のステップ(402,406,408)を実施するステップと、
前記一致信号(124)を用いて、前記中断要求(106)の前記処理を監視するステップと、
を有している、
中断要求(106)の処理を監視する方法。 - 中断要求(106)の際にプロセッサシステム(104)のプログラムカウンタ構造(102)を保護する装置(100)であって、
前記プロセッサシステム(104)は、少なくとも、プログラムカウンタ構造(102)と、中断制御機構(108)と、メモリ(110)とを含んでおり、
前記中断制御機構(108)は、前記中断要求(106)に応答して、前記中断要求(106)に属するアドレス(112)を前記プログラムカウンタ構造(102)へ供給するように構成されており、
前記プログラムカウンタ構造(102)は、前記メモリ(110)に対するメモリインタフェース(114)へ、アドレス(352)を出力するように構成されており、
前記装置(100)は、
前記メモリインタフェース(114)からアドレス(352)を読み込むインタフェース(116)と、
比較結果(126)を得るために、前記中断要求(106)に割り当てられている目標アドレス(120)と前記アドレス(352)とを比較する比較機構(118)と、
前記比較結果(126)を用いて、一致信号(124)を供給する出力機構(122)と、
を備えていることを特徴とする、
中断要求(106)の際にプロセッサシステム(104)のプログラムカウンタ構造(102)を保護する装置(100)。 - プロセッサシステム(104)であって、
前記プロセッサシステム(104)は、少なくとも、中断制御機構(108)と、プログラムカウンタ構造(102)と、メモリ(110)と、請求項5に記載された、前記プログラムカウンタ構造(102)を保護する装置(100)とを含んでおり、
前記中断制御機構(108)は、中断要求(106)に応答して、前記中断要求(106)に属するアドレス(112)を前記プログラムカウンタ構造(102)へ供給するように構成されており、
前記プログラムカウンタ構造(102)は、前記メモリ(110)に対するメモリインタフェース(114)へ、アドレス(352)を出力するように構成されており、
前記装置(100)は、
前記メモリインタフェース(114)から前記アドレス(352)を読み込み、前記中断要求(106)に割り当てられている目標アドレス(120)と当該アドレス(352)とを比較し、当該比較の比較結果(126)を用いて、一致信号(124)を供給するように構成されている、
プロセッサシステム(104)。 - 前記プログラムカウンタ構造(102)は、プロセッサコア(300)の一部であり、当該プロセッサコア(300)は、前記プログラムカウンタ構造(102)の他に、少なくとも電子計算機構(318)を含んでいる、請求項6に記載のプロセッサシステム(104)。
- 集積回路として実現されている、請求項7に記載のプロセッサシステム(104)。
- 請求項1乃至4のいずれか一項に記載の方法を実施するために構成されている、
コンピュータプログラム。 - 請求項9に記載のコンピュータプログラムが格納されている、
機械可読記録媒体。
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