JP2018523919A - 複数のダイを含むパッケージオンパッケージ（ｐｏｐ）構造 - Google Patents

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Abstract

パッケージオンパッケージ（ＰＯＰ）構造が開示される。ＰＯＰ構造は、第１のダイと、第２のダイと、フォトイメージング誘電体（ＰＩＤ）層とを含む。ＰＩＤ層は、第１のダイと第２のダイとの間に配設される。また、ＰＯＰ構造は、第１のダイからＰＩＤ層を通って第２のダイに至る第１の導電性経路を含む。第１の導電性経路は、ＰＩＤ層の第１の領域を直接的に通って第１のダイと第２のダイとの間で直接的に延びる。ＰＯＰ構造は、第１のダイからＰＩＤ層を通って第２のダイに至る第２の導電性経路をさらに含む。第２の導電性経路の特定の部分は第１の導電性経路に直角であり、第１のダイと第２のダイとの間で直接的にではなく、ＰＩＤ層の第２の領域を通って延びる。

Description

優先権の主張
本出願は、参照によりその内容全体が本明細書に明確に組み込まれる、同一出願人が所有する２０１５年７月２９日に出願の米国非仮特許出願第１４／８１２，４７６号の優先権を主張する。
本開示は、一般に、複数のダイを含むパッケージオンパッケージ（ＰＯＰ）構造に関する。
技術の進歩は、より小型で、より強力なコンピューティングデバイスをもたらしてきた。たとえば、小型で軽量であり、ユーザによって容易に携帯される、モバイルフォンおよびスマートフォンなどのワイヤレス電話、タブレットおよびラップトップコンピュータを含む、様々なポータブルパーソナルコンピューティングデバイスが存在する。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを伝達することができる。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤなどの追加の機能を組み込んでいる。また、そのようなデバイスは、インターネットへのアクセスに使用することができるウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む、実行可能命令を処理することができる。したがって、これらのデバイスは、高度の計算能力を含むことができる。
ワイヤレス電話などの電子デバイスは、半導体デバイス内の集積回路を含み得る。半導体デバイスは、第１の集積回路（ＩＣ）パッケージと第２のＩＣパッケージとを含み得る。第１のＩＣパッケージはメモリを含んでよく、第２のＩＣパッケージはプロセッサを含んでもよい。第１のＩＣパッケージおよび第２のＩＣパッケージは同一平面内にあってもよい。金属トレースは、第１のＩＣパッケージと第２のＩＣパッケージとの間に経路を形成するために使用され得る。
第１のＩＣパッケージと第２のＩＣパッケージとの間の導電性経路の数は、その数が増えると半導体デバイスを製造する複雑さおよびコストが実質的に増加する場合があるため、制限される場合がある。
本開示は、第１のダイおよび第２のダイを含むパッケージオンパッケージ（ＰＯＰ）構造を提供する。フォトイメージング誘電体（ＰＩＤ）層は、第１のダイと第２のダイとの間に配設され得る。ＰＯＰ構造は、第１のダイからＰＩＤ層を通って第２のダイに至る１つまたは複数の導電性経路を含み得る。
特定の態様では、パッケージオンパッケージ（ＰＯＰ）構造は、第１のダイと、第２のダイと、フォトイメージング誘電体（ＰＩＤ）層とを含む。ＰＩＤ層は、第１のダイと第２のダイとの間に配設される。また、ＰＯＰ構造は、第１のダイからＰＩＤ層を通って第２のダイに至る第１の導電性経路を含む。第１の導電性経路は、ＰＩＤ層の第１の領域を直接的に通って第１のダイと第２のダイとの間で直接的に延びる。ＰＯＰ構造は、第１のダイからＰＩＤ層を通って第２のダイに至る第２の導電性経路をさらに含む。第２の導電性経路の一部は第１の導電性経路に直角であり、第１のダイと第２のダイとの間で直接的にではなく、ＰＩＤ層の第２の領域を通って延びる。
別の態様では、パッケージオンパッケージ（ＰＯＰ）構造を形成する方法は、フォトイメージング可能誘電体材料を、第１のダイが埋め込まれているパッケージの表面上に堆積させるステップを含む。また、方法は、フォトイメージング誘電体（ＰＩＤ）層を形成するためにフォトイメージング可能誘電体材料をパターニングするステップを含む。方法は、ＰＩＤ層を通って第１のダイに至る第１の導電性経路および第２の導電性経路を形成するために導電材料をＰＩＤ層上に堆積させるステップをさらに含む。また、方法は、第２のダイが第１の導電性経路および第２の導電性経路を介して第１のダイに電気的に接続されるように、第２のダイをパッケージに結合するステップを含む。第１の導電性経路は、ＰＩＤ層を通って第１のダイから第２のダイに直接的に延びる。第２の導電性経路の一部は第１の導電性経路に直角であり、第１のダイと第２のダイとの間で直接的にではなく、ＰＩＤ層の領域を通って延びる。
別の態様では、パッケージオンパッケージ（ＰＯＰ）構造を形成するための方法は、フォトイメージング可能誘電体材料を、第１のダイが埋め込まれているパッケージの表面上に堆積させるステップを含む。また、方法は、フォトイメージング誘電体（ＰＩＤ）層を形成するためにフォトイメージング可能誘電体材料をパターニングするステップを含む。方法は、第１のダイからＰＩＤ層を経由して第２のダイに至る第１の導電性経路および第２の導電性経路を形成するステップをさらに含む。第１の導電性経路は、ＰＩＤ層を通って第１のダイから第２のダイに直接的に延びる。第２の導電性経路の一部は第１の導電性経路に直角であり、第１のダイと第２のダイとの間で直接的にではなく、ＰＩＤ層の領域を通って延びる。
開示する態様のうちの少なくとも１つによって提供される１つの特有の利点は、パッケージオンパッケージ（ＰＯＰ）構造が、第１のダイと第２のダイとの間の他の導電性経路に加えて真っすぐな導電性経路を含み得ることである。第１のダイと第２のダイとの間で直接的に延びるいくつかの導電性経路を有することで、ＰＯＰ構造を製造する複雑さおよびコストが低減され得る。別の特有の利点は、ＰＩＤ層を含むＰＯＰ構造が、ＰＩＤ層を除外する別の同様のサイズのＰＯＰ構造より多数の導電性経路を第１のダイと第２のダイとの間に含み得ることである。たとえば、ＰＩＤ層を通るフォトビアは、スルーシリコンビア（ＴＳＶ）より薄い（たとえば、より小さい直径を有する）場合がある。ＰＩＤ層を有するＰＯＰ構造は、ＰＩＤ層を除外する別の同様のサイズのＰＯＰ構造より多数の導電性経路を第１のダイと第２のダイとの間に含み得る。なぜならば、ＰＩＤ層のフォトビアを通る各導電性経路は、ＰＩＤ層を除外するＰＯＰ構造のＴＳＶを通る導電性経路より薄い場合があるからである。第１のダイは、第２のダイと異なるサイズを有し得る。たとえば、ＰＯＰ構造は、第１のダイの第１の表面から第２のダイの第２の表面に至る導電性経路を含み得る。第１の表面は、第２の表面の第２の表面領域より大きい（または小さい）第１の表面領域を有し得る。第１の表面と第２の表面との間で真っすぐな導電性経路に直角である一部を有するいくつかの導電性経路を有することで、ＰＯＰ構造が第１の表面の一部と第２の表面との間で導電性経路を有することが可能になる場合があり、ここで第１の表面の一部は第２の表面を越えて延びる。
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本出願全体の検討後に明らかになるであろう。
パッケージオンパッケージ（ＰＯＰ）構造の断面図である。 図１のＰＯＰ構造の横断面図を示す図である。 図１のＰＯＰ構造の横断面図を示す図である。 図１のＰＯＰ構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を作製する少なくとも１つの段階の間に形成された構造の横断面図を示す図である。 図１のＰＯＰ構造を形成する方法の特定の例示的な態様のフローチャートである。 図１のＰＯＰ構造を形成する方法の別の態様のフローチャートである。 ＰＯＰ構造を含む電子デバイスのブロック図である。 ＰＯＰ構造を含む電子デバイスを製造するための製造プロセスの特定の例示的な態様のデータフロー図である。
図１を参照すると、パッケージオンパッケージ（ＰＯＰ）構造の特定の例示的な態様が開示され、全体が１００で示されている。ＰＯＰ構造１００は、第１のダイ１１６（たとえば、プロセッサ）と第２のダイ１５６（たとえば、メモリ）とを含む。第１のダイ１１６は、アプリケーションプロセッサ（ＡＰ）、デジタル信号プロセッサ（ＤＳＰ）、グラフィックスプロセッサ、または別のプロセッサのうちの少なくとも１つを含み得る。第２のダイ１５６は、キャッシュメモリ、別のメモリまたは両方を含み得る。特定の実装形態では、第１のダイ１１６はメモリ（たとえば、キャッシュメモリ、別のメモリまたは両方）を含んでよく、第２のダイ１５６はプロセッサ（たとえば、アプリケーションプロセッサ（ＡＰ）、デジタル信号プロセッサ（ＤＳＰ）、グラフィックスプロセッサ、または別のプロセッサ）を含んでもよい。
第１のダイ１１６は、第２のダイ１５６の第２の寸法（たとえば、第２の高さ、第２の幅、および第２の長さ）とは異なる第１の寸法（たとえば、第１の高さ、第１の幅、および第１の長さ）を有し得る。たとえば、第１の高さは第２の高さと異なってよく、第１の幅は第２の幅と異なってよく、第１の長さは第２の長さと異なってよく、またはそれらの組合せであってもよい。
フォトイメージング誘電体（ＰＩＤ）層１２４（たとえば、ポリアミド層）は、第１のダイ１１６と第２のダイ１５６との間に配設され得る。ＰＯＰ構造１００は、上部構造１６８（たとえば、上部パッケージ）と下部構造１７０（たとえば、下部パッケージ）とを含み得る。下部構造１７０は、第１のダイ１１６とコア層１１０とを含み得る。コア層１１０は、シリコン（Ｓｉ）、有機材料または両方を含み得る。
特定の態様では、下部構造１７０はまた、ラミネート１２０、ＰＩＤ層１２４、誘電体層１３６、誘電体層１３８、はんだレジスト１５２、１つまたは複数のシード層、ビア１４６、１つまたは複数の導電層、はんだパッド１５０、はんだパッド１８６、はんだバンプ１５１、はんだバンプ１５３、はんだバンプ１５４、およびはんだバンプ１８４を含み得る。ラミネート１２０は、プリント回路基板（ＰＣＢ）基板材料（たとえば、ポリマー樹脂）を含み得る。ラミネート１２０は、非導電材料を含み得る。誘電体層１３６、誘電体層１３８または両方は、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、シリコン、ハフニウム、ジルコニウム、バリウム、チタン、またはそれらの組合せの成分を含み得る。たとえば、誘電体層１３６、誘電体層１３８または両方は、一酸化ケイ素、二酸化ケイ素、窒化ケイ素、酸化ハフニウム、酸化ジルコニウム、チタン酸バリウム、酸化チタン、またはそれらの組合せを含み得る。はんだレジスト１５２（たとえば、はんだマスク）は、ポリマーを含み得る。１つまたは複数のシード層は、銅または他の金属を含み得る。ビア１４６、１つまたは複数の導電層、またはそれらの組合せは、導電材料（たとえば銅、スズ、ニッケル、または別の金属）を含み得る。はんだパッド１５０、はんだパッド１８６、はんだバンプ１５１、はんだバンプ１５３、はんだバンプ１５４、はんだバンプ１８４、またはそれらの組合せは、可溶性金属合金を含み得る。たとえば、はんだパッド１５０、はんだパッド１８６、はんだバンプ１５１、はんだバンプ１５３、はんだバンプ１５４、はんだバンプ１８４、またはそれらの組合せは、スズ、鉛、銅、銀、ビスマス、インジウム、亜鉛、またはアンチモンのうちの少なくとも１つを含み得る。
上部構造１６８は、第２のダイ１５６、１つまたは複数の第２の導電層、および基板１５８（たとえば、メモリ基板）を含み得る。１つまたは複数の第２の導電層は、導電材料（たとえば銅、スズ、ニッケル、または別の金属）を含み得る。基板１５８は、非導電性ペースト（たとえば、非導電性ポリマーペースト）を含み得る。
ＰＯＰ構造１００は、第１のダイ１１６からＰＩＤ層１２４を通って第２のダイ１５６に至る１つまたは複数の導電性経路を含み得る。たとえば、ＰＯＰ構造１００は、図２を参照しながらさらに説明するように、第１のダイ１１６からビア１４６（たとえば、金属ビア）を通って第２のダイ１５６に至る導電性経路（ＣＰ）１６２を含む。ビア１４６は、ＰＩＤ層１２４を通過し得る。別の例として、ＰＯＰ構造１００は、第１のダイ１１６から第２のダイ１５６に至るＣＰ１８２、ＣＰ１０３または両方を含み得る。
ＰＯＰ構造１００は、ＰＯＰ構造１００の第１のダイ１１６からはんだバンプに至る１つまたは複数の導電性経路を含み得る。たとえば、ＰＯＰ構造１００は、第１のダイ１１６からＰＩＤ層１２４を通ってはんだバンプ１５１に至るＣＰ１０５を含み得る。
ＰＯＰ構造１００は、ＰＯＰ構造１００の第２のダイ１５６からはんだバンプに至る１つまたは複数の導電性経路を含み得る。たとえば、ＰＯＰ構造１００は、第２のダイ１５６からＰＩＤ層１２４を通ってはんだバンプ１５３に至るＣＰ１０７を含み得る。別の例として、ＰＯＰ構造１００は、第２のダイ１５６からＰＩＤ層１２４を通ってはんだバンプ１８４に至るＣＰ１０１を含み得る。ＣＰ１０１は、第２のダイ１５６からはんだバンプ１８４に至る真っすぐな（または実質的に真っすぐな）経路を含み得る。
ＰＯＰ構造１００は、ＰＩＤ層１２４を通って第１のダイ１１６から第２のダイ１５６まで直接的に延びる１つまたは複数の導電性経路（たとえば、ＣＰ１６２、ＣＰ１８２または両方）を含み得る。ＣＰ１６２、ＣＰ１８２または両方は、第１のダイ１１６と第２のダイ１５６との間の真っすぐな（または実質的に真っすぐな）経路であり得る。ＣＰ１０３、ＣＰ１６２、ＣＰ１８２、またはそれらの組合せは、第１のダイ１１６の第１の表面から第２のダイ１５６の第２の表面まで延び得る。第１のダイ１１６の第１の表面は、第２のダイ１５６の第２の表面に対向することができる。ＣＰ１０１は、ＣＰ１６２、ＣＰ１８２または両方に平行（または実質的に平行）であり得る。ＣＰ１０３は、図２を参照しながらさらに説明するように、導電性経路１６２、導電性経路１８２または両方に直角（またはほぼ直角）である少なくとも１つの部分（たとえば、部分１１３）を含み得る。第２のダイ１５６は、ＣＰ１６２、ＣＰ１８２または両方に直角（またはほぼ直角）である軸（たとえば、図１の水平軸）に沿って第１のダイ１１６を越えて延びる少なくとも１つの部分（たとえば、部分１９０）を含み得る。ＣＰ１０３は、第１のダイ１１６の第１の表面から第２のダイ１５６の第２の表面まで延び得る。たとえば、ＣＰ１０３は、第１のダイ１１６の第１の表面から第２のダイ１５６の第２の表面に対応する部分１９０の表面まで延び得る。ＣＰ１６２、ＣＰ１８２または両方に直角（またはほぼ直角）である部分１１３を有することで、ＣＰ１０３は第２のダイ１５６の部分１９０から第１のダイ１１６まで延びることが可能になり、ここで部分１９０は、図１の水平軸に沿って第１のダイ１１６を越えて延びる。
ＰＩＤ層１２４を通るフォトビア（たとえば、ビア１４６）は、スルーシリコンビア（ＴＳＶ）より薄い（たとえば、より小さい直径を有する）場合がある。ＰＩＤ層１２４を有するＰＯＰ構造１００は、ＰＩＤ層１２４を除外する別の同様のサイズのＰＯＰ構造より多数の導電性経路を含み得る。
ＰＯＰ構造１００は、図５〜図８を参照しながら説明するように、第１のダイ１１６をコア層１１０内に埋め込むことによって、および図９〜図１７を参照しながら説明するように、導電性経路１０１、１０３、１０５、１０７、１６２および１８２を形成することによって形成され得る。特定の態様では、ＰＯＰ構造１００は、図１１を参照しながら説明するように、ＰＩＤ層１２４を形成するためにフォトイメージング可能誘電体材料を下部構造１７０上に堆積させることによって、および図１２〜図１７を参照しながら説明するように、導電性経路１０１、１０３、１０５、１０７、１６２および１８２を形成することによって形成され得る。
本明細書で説明する図２〜図４は、図１のＰＯＰ構造１００の横断面図を示す。ＰＯＰ構造１００の導電性経路の様々な態様は、図２〜図４を参照しながらさらに説明する。
図２を参照すると、ＰＯＰ構造１００の横断面図の例示的な図が示されている。ＰＯＰ構造１００は、ＣＰ１０３、ＣＰ１６２または両方を含み得る。
ＣＰ１０３は、ＣＰ１６２、ＣＰ１８２または両方に直角（またはほぼ直角）である少なくとも１つの部分（たとえば、部分１１３）を含み得る。部分１１３は、第１の端部２１５から第２の端部２１７まで延び得る。第１のダイ１１６から第１の端部２１５に至るＣＰ１０３の第１の部分２０８は、ＣＰ１６２、ＣＰ１８２または両方に平行（または実質的に平行）であり得る。第２の端部２１７から第２のダイ１５６に至るＣＰ１０３の第２の部分２１１は、ＣＰ１６２、ＣＰ１８２または両方に平行（または実質的に平行）であり得る。
第１の部分２０８は、第１のダイ１１６からシード層（ＳＬ）２１９を通ってビア２０１まで延び得る。ビア２０１は、ＰＩＤ層１２４を通過し得る。部分１１３は、第１の端部２１５におけるビア２０１からから第２の端部２１７におけるビア２０４まで延び得る。部分１１３は、誘電体層１３６の１つまたは複数の部分、およびビア２０１とビア２０４との間の１つまたは複数のビアを通過し得る。第２の部分２１１は、ビア２０４から第１の導電層（ＣＬ）２４２、はんだ２６２および第２のＣＬ２４４を通って第２のダイ１５６まで延び得る。第２の部分２１１は、部分１９０まで延び得る。部分１９０は、部分１１３に平行である軸（たとえば、図２の水平軸）に沿って第１のダイ１１６を越えて延び得る。
ＣＰ１６２は、第１のダイ１１６からＳＬ２１８、ビア１４６、第１のＣＬ２６４、はんだ２６０、および第２のＣＬ２６６を通って第２のダイ１５６まで延び得る。ＣＰ１６２は、第１のダイ１１６と第２のダイ１５６との間の真っすぐな（たとえば、実質的に真っすぐな）経路を含み得る。特定の態様では、図１の上部構造１６８は、第２のＣＬ２６６を含み得る。
ＳＬ２１８、ＳＬ２１９または両方は、銅または他の金属を含み得る。ビア２０１、ビア２０４、第１のＣＬ２４２、第２のＣＬ２４４、第１のＣＬ２６４、第２のＣＬ２６６、またはそれらの組合せは、導電材料（たとえば、銅、スズ、ニッケル、または別の金属）を含み得る。はんだ２６０、はんだ２６２または両方は、可溶性金属合金を含み得る。はんだ２６０、はんだ２６２または両方は、導電材料を含み得る。
ＰＩＤ層１２４は、第１のダイ１１６と第２のダイ１５６との間で真っすぐな第１のＰＩＤ領域２２２を含み得る。たとえば、第１のＰＩＤ領域２２２は、図２の水平軸に沿って第１のダイ１１６と重複し得る。ＰＩＤ層１２４は、第１のダイ１１６と第２のダイ１５６との間で直接的ではない第２のＰＩＤ領域２２４を含み得る。たとえば、第２のＰＩＤ領域２２４は、第１のダイ１１６を越えて図２の水平軸に沿って一方または両方に延び得る。説明のために、第２のＰＩＤ領域２２４の第１の部分は、第１のダイ１１６を越えて図２の水平軸に沿って第１の方向に延びてよく、第２のＰＩＤ領域２２４の第２の部分は、第１のダイ１１６を越えて図２の水平軸に沿って第２の方向に延びてもよい。第２のＰＩＤ領域２２４は、（たとえば、図２の垂直軸に沿って）第１のダイ１１６と第２のダイ１５６との間にあり得る。しかしながら、第２のＰＩＤ領域２２４の表面に直角の平面は第２のダイ１５６と交差するが、第１のダイ１１６と交差しないので、第２のＰＩＤ領域２２４は、第１のダイ１１６と第２のダイ１５６との間で直接的になり得ない。第２のＰＩＤ領域２２４は、図２の水平軸に沿って第２のダイ１５６と重なることができる（たとえば、ＰＩＤ領域２２４は、図２の水平軸に沿った一方向に第１のダイ１１６を越えて延び得る）。
ＣＰ１６２、ＣＰ１８２または両方は、第１のＰＩＤ領域２２２を通って第１のダイ１１６から第２のダイ１５６まで延び得る。第１の部分２０８は、第１のダイ１１６から第１のＰＩＤ領域２２２を通って第１の端部２１５まで延び得る。部分１１３は、第１の端部２１５から第１のＰＩＤ領域２２２、第２のＰＩＤ領域２２４または両方を通って第２の端部２１７まで延び得る。第２の部分２１１は、第２の端部２１７から第２のＰＩＤ領域２２４を通って第２のダイ１５６まで延び得る。
ＰＯＰ構造１００は、第１のダイ１１６と第２のダイ１５６との間で複数の導電性経路を含み得る。第１のダイ１１６と第２のダイ１５６との間の導電性経路のうちのいくつかは、真っすぐ（または実質的に真っすぐ）であり得る。真っすぐな導電性経路は、ＰＩＤ層を通って第１のダイ１１６から第２のダイ１５６に直接的に延び得る。第１のダイ１１６と第２のダイ１５６との間の他の導電性経路は、第１のダイ１１６と第２のダイ１５６との間の真っすぐな導電性経路に直角（またはほぼ直角）である部分を含み得る。直角（またはほぼ直角）の部分を含む導電性経路は、第１のダイ１１６から第２のダイ１５６の部分１９０まで延び得る。直角の部分は、第１のダイ１１６と第２のダイ１５６との間で直接的にではなく、ＰＩＤ層の領域（たとえば、第２のＰＩＤ領域２２４）を通って延び得る。たとえば、直角の部分は、図２の水平軸に沿って第１の方向に第１のダイ１１６を越えて延びる第２のＰＩＤ領域２２４の部分を通って延び得る。部分１９０は、ある軸（たとえば、図２の水平軸）に沿って第１のダイ１１６を越えて延び得る。
図３を参照すると、ＰＯＰ構造１００の横断面図の例示的な図が示されている。ＰＯＰ構造１００は、ＣＰ１０１、ＣＰ１０５または両方を含み得る。
ＣＰ１０１は、はんだバンプ（ＳＢ）１８４からビア３４６、第１のＣＬ３６４、はんだ３６０および第２のＣＬ３６６を通って第２のダイ１５６まで延び得る。ＣＰ１０１は、ＳＢ１８４から第２のダイ１５６に至る真っすぐな（または実質的に真っすぐな）経路を含み得る。ビア３４６の少なくとも一部は、図１のＰＩＤ層１２４を通過し得る。特定の態様では、ビア３４６は、複数のビアを含み得る。たとえば、ビア３４６は、誘電体層１３８を通って延びる第１のビア、ラミネート１２０を通って延びる第２のビア、コア層１１０を通って延びる第３のビア、ＰＩＤ層１２４を通って延びる第４のビア、誘電体層１３６を通って延びる第５のビア、またはそれらの組合せを含み得る。第４のビアは、第２のＰＩＤ領域２２４を通って延び得る。
ＣＰ１０５は、ＳＢ１５１からビア３４６、ラミネート１２０、ビア３４８、１つまたは複数の追加のビア、誘電体層１３６の１つまたは複数の部分、ビア３５０、およびシード層３１８を通って第１のダイ１１６まで延び得る。ビア３５０は、第１のＰＩＤ領域２２２を通って延び得る。ＣＰ１０５の少なくとも一部は、ＣＰ１０１に直角（またはほぼ直角）であり得る。たとえば、ビア３５０からビア３４８までのＣＰ１０５の一部は、ＣＰ１０１に直角（またはほぼ直角）であり得る。ビア３４８は、第２のＰＩＤ領域２２４を通って延び得る。ＣＰ１０５の少なくとも一部は、ＣＰ１０１に平行（または実質的に平行）であり得る。たとえば、ビア３５０から第１のダイ１１６に至るＣＰ１０５の一部は、ＣＰ１０１に平行（または実質的に平行）であり得る。別の例として、ラミネート１２０からＳＢ１５１に至るＣＰ１０５の一部は、ＣＰ１０１に平行（または実質的に平行）であり得る。
ＳＢ１８４、ＳＢ１５１、はんだ３６０またはそれらの組合せは、可溶性金属合金を含み得る。ビア３４６、ビア３４８、１つまたは複数の追加のビア、第１のＣＬ３６４、第２のＣＬ３６６、またはそれらの組合せは、導電材料（たとえば、銅、スズ、ニッケル、または別の金属）を含み得る。シード層３１８は、銅または他の金属を含み得る。はんだ３６０は、導電材料を含み得る。はんだ３６０は、可溶性金属合金を含み得る。
ＰＯＰ構造１００は、ダイからはんだバンプに至る導電性経路を含み得る。たとえば、ＰＯＰ構造１００は、第２のダイ１５６からはんだバンプに至る真っすぐな（または実質的に真っすぐな）導電性経路を含み得る。第２のダイ１５６とはんだバンプとの間の導電性経路は、電力経路または信号経路に対応し得る。別の例として、ＰＯＰ構造１００は、第１のダイ１１６からはんだバンプに至る導電性経路を含み得る。第１のダイ１１６とはんだバンプとの間の導電性経路は、電力経路または信号経路に対応し得る。
図４を参照すると、ＰＯＰ構造１００の横断面図の例示的な図が示されている。ＰＯＰ構造１００は、ＣＰ１０７を含み得る。
ＣＰ１０７は、はんだボール１５３からビア４４８、誘電体層１３６の１つまたは複数の部分、１つまたは複数の追加のビア、ビア４４６、第１のＣＬ４６４、はんだ４６０、および第２のＣＬ４６６を通って第２のダイ１５６まで延び得る。ビア４４６の少なくとも一部は、図１のＰＩＤ層１２４を通過し得る。ＣＰ１０７の少なくとも一部は、ＣＰ１０１に平行（または実質的に平行）であり得る。たとえば、ビア４４８からはんだボール１５３まで延びるＣＰ１０７の一部は、ＣＰ１０１に平行（または実質的に平行）であり得る。別の例として、ビア４４６から第２のダイ１５６まで延びるＣＰ１０７の一部は、ＣＰ１０１に平行（または実質的に平行）であり得る。ＣＰ１０７の少なくとも一部は、ＣＰ１０１に直角（またはほぼ直角）であり得る。たとえば、ビア４４８からビア４４６まで延びるＣＰ１０７の一部は、ＣＰ１０１に直角（またはほぼ直角）であり得る。特定の態様では、ビア４４６は、複数のビアを含み得る。たとえば、ビア４４６は、ラミネート１２０を通って延びる第１のビア、コア層１１０を通って延びる第２のビア、ＰＩＤ層１２４を通って延びる第３のビア、誘電体層１３６を通って延びる第４のビア、またはそれらの組合せを含み得る。第３のビアは、第２のＰＩＤ領域２２４を通って延び得る。ビア４４８は、誘電体層１３８を通って延び得る。
はんだボール１５３、はんだ４６０または両方は、可溶性金属合金を含み得る。ビア４４８、１つまたは複数の追加のビア、ビア４４６、またはそれらの組合せは、導電材料（たとえば、銅、スズ、ニッケル、または別の金属）を含み得る。はんだ４６０は、可溶性金属合金を含み得る。はんだ４６０は、導電材料を含み得る。
ＰＯＰ構造１００は、ダイからはんだバンプに至る複数の導電性経路を含み得る。たとえば、ＰＯＰ構造１００は、第２のダイ１５６からはんだバンプに至る導電性経路を含み得る。第２のダイ１５６とはんだバンプとの間の導電性経路は、電力経路または信号経路に対応し得る。導電性経路は、第２のダイ１５６とはんだバンプとの間に真っすぐな（または実質的に真っすぐな）経路を含み得る。代替として、導電性経路は、第２のダイ１５６と別のはんだバンプとの間に、真っすぐな導電性経路に直角（またはほぼ直角）である部分を含み得る。
本明細書で説明するように、図５〜図１７は、図１のＰＯＰ構造１００を作製する特定の段階の間に形成される構造の横断面図を示す。特定の態様では、図５〜図１７に示す各構造は、電子デバイス（たとえば、半導体デバイス）を作製する特定の段階の間に形成される。電子デバイスは、ＰＯＰ構造１００を含み得る。
図５を参照すると、構造の横断面図の例示的な図が示され、全体が５００で示されている。構造５００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。特定の態様では、構造５００は、事前作製され得る。構造５００は、図１のコア層１１０を含み得る。コア層１１０は、１つまたは複数のビア（たとえば、ビア５１２、ビア５１８または両方）を含み得る。１つまたは複数のビア（たとえば、ビア５１２、ビア５１８または両方）は、銅または他の金属を含み得る。コア層１１０の表面は、１つまたは複数の導電層（たとえば、ＣＬ５１４、ＣＬ５１６または両方）を含み得る。１つまたは複数の導電層（たとえば、ＣＬ５１４、ＣＬ５１６または両方）は、銅または他の金属を含み得る。構造５０２は、コア層１１０内に空洞をあけることによって形成され得る。たとえば、空洞は、機械的ドリル加工またはレーザドリル加工によって形成され得る。
図６を参照すると、構造の横断面図の例示的な図が示され、全体が６００で示されている。構造６００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造６００は、接着膜６１４を図５の構造５０２に接着することによって形成され得る。たとえば、接着膜６１４は、コア層１１０の残りの部分が接着膜６１４上で離間されるように、コア層１１０に接着され得る。接着膜６１４は、粘着テープ（たとえば、ポリエチレンテープ）またはエポキシ接着剤を含み得る。
図７を参照すると、構造の横断面図の例示的な図が示され、全体が７００で示されている。構造７００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造７００は、第１のダイ１１６を図６の構造６００上に設置することによって形成され得る。たとえば、第１のダイ１１６は、コア層１１０の残りの部分によって形成されるギャップ内の接着膜６１４上に、表を下にして設置され得る。１つまたは複数のシード層（たとえば、シード層（ＳＬ）２１８、ＳＬ２１９、ＳＬ３１８、またはそれらの組合せ）は、第１のダイ１１６に接着され得る。第１のダイ１１６を接着膜６１４上に設置するステップは、第１のダイ１１６を１つまたは複数のシード層（たとえば、ＳＬ１１８、ＳＬ２１９、ＳＬ３１８、またはそれらの組合せ）および接着膜６１４の上に設置する前に、１つまたは複数のシード層を接着膜６１４上に設置するステップを含み得る。
図８を参照すると、構造の横断面図の例示的な図が示され、全体が８００で示されている。構造８００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造８００は、図７の構造７００をラミネートすることによって形成され得る。たとえば、ラミネート１２０は、第１のダイ１１６を接着膜６１４上に設置した後で構造７００上に堆積され得る。ラミネート１２０は、コア層１１０および第１のダイ１１６の上に液体状態で堆積され得る。ラミネート１２０は、第１のダイ１１６とコア層１１０との間の１つまたは複数のギャップを充填し得る。ラミネート１２０は、固体状態に遷移し得る。たとえば、ラミネート１２０を固化させるために、熱が構造８００に加えられてもよい。
図９を参照すると、構造の横断面図の例示的な図が示され、全体が９００で示されている。構造９００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造９００は、図８の構造８００をドリル加工することによって形成され得る。たとえば、ラミネート１２０の部分は、１つまたは複数の開口（たとえば、開口９２２、開口９２４、開口９２６、またはそれらの組合せ）を形成するためにドリル加工され得る。開口９２２は、ビア５１２上に（たとえば、ビア５１２と位置合わせされて）形成され得る。開口９２４は、導電層５１４上に（または導電層５１４と位置合わせされて）形成され得る。開口９２６は、ビア５１８上に（たとえば、ビア５１８と位置合わせされて）形成され得る。
図１０を参照すると、構造の横断面図の例示的な図が示され、全体が１０００で示されている。構造１０００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造１０００は、接着膜６１４を図９の構造９００から除去することによって形成され得る。特定の態様では、接着膜６１４は、はぎ取られる場合がある。代替態様では、粘着剥離剤（たとえば、エポキシ溶媒）が、接着膜６１４を除去するために構造９００に塗布され得る。特定の態様では、接着膜６１４は、図９の１つまたは複数のビア（たとえば、開口９２２、開口９２４、開口９２６、またはそれらの組合せ）を形成する前に除去され得る。たとえば、接着膜６１４は、図８の構造８００から除去されてよく、開口９２２は、接着膜６１４を除去した後に形成されてもよい。構造１０００は、接着膜６１４を除去した後に（または除去する前に）反転され得る（たとえば、１８０度回転され得る）。
図１１を参照すると、構造の横断面図の例示的な図が示され、全体が１１００で示されている。構造１１００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造１１００は、フォトイメージング可能誘電体材料１１２４を図１０の構造１０００上に堆積させることによって形成され得る。たとえば、フォトイメージング可能誘電体材料１１２４は、接着膜６１４を除去した後に、コア層１１０および第１のダイ１１６の上に堆積され得る。特定の態様では、下部構造１７０は、コア層１１０と第１のダイ１１６とを含み得る。下部構造１７０は、事前作製され得る。フォトイメージング可能誘電体材料１１２４は、下部構造１７０上に堆積され得る。
特定の態様では、図１のＰＩＤ層１２４は、スピンオン誘電体（ＳＯＤ）層を含み得る。たとえば、フォトイメージング可能誘電体材料１１２４は溶媒中に溶解され、コア層１１０および第１のダイ１１６の上に回転塗布され得る。ＰＩＤ層１２４を形成するために、溶媒がベーキングおよび炉硬化によって除去され得る。代替態様では、フォトイメージング可能誘電体材料１１２４は、化学気相堆積（ＣＶＤ）を使用して塗布され得る。
図１２を参照すると、構造の横断面図の例示的な図が示され、全体が１２００で示されている。構造１２００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造１２００は、図１１の構造１１００のフォトイメージング可能誘電体材料１１２４を露出して現像することによって形成され得る。フォトイメージング可能誘電体材料１１２４は、ＰＩＤ層１２４を形成するためにパターン化され得る。たとえば、フォトイメージング可能誘電体材料１１２４は、フォトマスクを通して紫外光に露出され得る。露出されていない領域が、現像液を塗布することによって除去され得る。ＰＩＤ層１２４の複数の部分が、１つまたは複数の開口を形成するためにリソグラフィを使用して除去され得る。説明のために、ＰＩＤ層１２４の複数の部分が、開口１２２６、開口１２２８、開口１２３０、開口１２３２、開口１２３４、開口１２３６、またはそれらの組合せを形成するために除去され得る。開口１２２６は、シード層２１８の少なくとも一部を露出し得る。開口１２２８は、ビア５１２上に形成され得る（またはビア５１２と位置合わせされ得る）。開口１２３０は、ビア５１８上に形成され得る（またはビア５１８と位置合わせされ得る）。開口１２３０は、開口９２６上に形成され得る（または開口９２６と位置合わせされ得る）。開口１２３２は、ＣＬ５１６上に形成され得る（またはＣＬ５１６と位置合わせされ得る）。開口１２３４は、シード層３１８の少なくとも一部を露出し得る。開口１２３６は、シード層３１８の少なくとも一部を露出し得る。
図１３を参照すると、構造の横断面図の例示的な図が示され、全体が１３００で示されている。構造１３００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造１３００は、図１２の構造１２００の１つまたは複数のビアを導電材料（たとえば、銅または他の金属）で充填することによって形成され得る。たとえば、開口１２２８および開口９２２は、ビア１３３２を形成するために導電材料（たとえば、銅）で充填され得る。ビア１３３２は、構造１６００を通過し得る。別の例として、開口１２２６は、ビア１３３４を形成するために導電材料（たとえば、銅）で充填され得る。ビア１３３４は、シード層２１８を介して第１のダイ１１６に電気的に結合され得る。追加の例として、開口９２４は、ビア１３３６を形成するために導電材料（たとえば、銅）で充填され得る。開口１２３６は、ビア３５０を形成するために導電材料（たとえば、銅）で充填され得る。開口１２３４は、ビア２０１を形成するために導電材料（たとえば、銅）で充填され得る。開口１２３２は、ビア１３０８を形成するために導電材料（たとえば、銅）で充填され得る。開口１２３０および開口９２６は、ビア１３０４を形成するために導電材料（たとえば、銅）で充填され得る。導電材料の一部は、ＰＩＤ層１２４上に１つまたは複数の導電性パッドを形成するために、開口１２３０、開口１２３２、開口１２３４、開口１２２６、開口１２３６、開口１２２８、またはそれらの組合せからオーバーフローしてもよい。導電材料の一部は、ラミネート１２０の表面上に１つまたは複数の導電性パッドを形成するために、開口９２６、開口９２４、開口９２２、またはそれらの組合せからオーバーフローしてもよい。
図１４を参照すると、構造の横断面図の例示的な図が示され、全体が１４００で示されている。構造１４００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造１４００は、図１３の構造１３００上に１つまたは複数の誘電体層を堆積させることによって形成され得る。たとえば、誘電体層１３６は、ＰＩＤ層１２４上に堆積され得る。別の例として、誘電体層１３８は、ラミネート１２０上に堆積され得る。特定の態様では、１つまたは複数の導電層（たとえば、ＣＬ１４４４、ＣＬ１４７２、ＣＬ１４７４、またはそれらの組合せ）は、誘電体層１３８を堆積させる前にラミネート１２０上に堆積され得る。
誘電体層１３６、誘電体層１３８または両方の部分は、開口を形成するために除去（エッチング）され得る。誘電体層１３６の１つまたは複数の開口（たとえば、開口１４４０、開口１４４２、開口１４４６、開口１４５６、またはそれらの組合せ）は、ＰＩＤ層１２４のビアと位置合わせされ得る。たとえば、開口１４４０は、ビア１３３２上に形成され得る（またはビア１３３２と位置合わせされ得る）。別の例として、開口１４４２は、ビア１３３４上に形成され得る（またはビア１３３４と位置合わせされ得る）。開口１４４２は、シード層２１８と位置合わせされ得る。開口１４４６は、ビア１３０４上に形成され得る（またはビア１３０４と位置合わせされ得る）。開口１４５６は、ビア１３０８上に形成され得る（またはビア１３０８と位置合わせされ得る）。誘電体層１３６の１つまたは複数の開口（たとえば、開口１４５４）は、ＰＩＤ層１２４上に堆積された導電層上に形成され得る（または導電層と位置合わせされ得る）。たとえば、開口１４５４は、ＣＬ１３０６上に形成され得る（またはＣＬ１３０６と位置合わせされ得る）。開口は、マスクを第１の誘電体層（たとえば、誘電体層１３６または誘電体層１３８）に塗布することによって形成され得る。マスクは、第１の誘電体層の特定の領域を露出するためにパターン化され得る。特定の領域は、構造（たとえば、構造１４００）の別の部分と位置合わせされ得る。たとえば、マスクは、ＣＬ１３０６と位置合わせされている誘電体層１３６の領域を露出し得る。第１の誘電体層の特定の領域が、除去（エッチング）され得る。
誘電体層１３８の１つまたは複数の開口（たとえば、開口１４４８、開口１４６２、開口１４６４、またはそれらの組合せ）は、ラミネート１２０上に堆積された導電層と位置合わせされ得る。たとえば、開口１４４８は、導電層１４４４上に形成され得る（または導電層１４４４と位置合わせされ得る）。開口１４６２は、ＣＬ１４７２上に形成され得る（またはＣＬ１４７２と位置合わせされ得る）。開口１４６４は、ＣＬ１４７４上に形成され得る（またはＣＬ１４７４と位置合わせされ得る）。誘電体層１３８の１つまたは複数の開口（たとえば、開口１４５２、開口１４５０または両方）は、ラミネート１２０のビアと位置合わせされ得る。たとえば、開口１４５０は、ビア１３３６上に形成され得る（またはビア１３３６と位置合わせされ得る）。開口１４５２は、ビア１３０４上に形成され得る（またはビア１３０４と位置合わせされ得る）。
図１５を参照すると、構造の横断面図の例示的な図が示され、全体が１５００で示されている。構造１５００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造１５００は、誘電体層１３６の１つまたは複数のビア、誘電体層１３８の１つまたは複数のビア、またはそれらの組合せを導電材料（たとえば、銅）で充填することによって形成され得る。たとえば、開口１４４２は、ビア１４６を形成するために導電材料（たとえば、銅）で充填され得る。ビア１４６は、誘電体層１３６およびＰＩＤ層１２４を通過してシード層２１８に至ることができる。別の例として、開口１４４０は、ビア４４６を形成するために導電材料（たとえば、銅）で充填され得る。開口１４４６および開口１４５２は、ビア３４６を形成するために導電材料（たとえば、銅）で充填され得る。開口１４５４は、ビア２０４を形成するために導電材料（たとえば、銅）で充填され得る。開口１４５６は、ビア１５５４を形成するために導電材料（たとえば、銅）で充填され得る。導電材料の一部は、１つまたは複数の導電性パッドが誘電体層１３６の表面上に形成されるように、開口１４４０、開口１４４２、開口１４４６、開口１４５４、開口１４５６、またはそれらの組合せからオーバーフローしてもよい。特定の実装形態では、導電材料は、開口１４４０、開口１４４２、開口１４４６、開口１４５４、開口１４５６、またはそれらの組合せを充填し、誘電体層１３６の表面上に層を形成してもよい。導電材料の層の複数の部分は、１つまたは複数の導電性パッドを形成するために除去（たとえば、エッチング）されてもよい。
開口１４４８は、はんだパッド１５０を形成するために導電材料（たとえば、銅）で充填され得る。説明のために、導電材料の一部は、はんだパッド１５０を形成するために誘電体層１３８の表面上にオーバーフローしてもよい。別の例として、開口１４５０は、ビア１５５０を形成するために導電材料（たとえば、銅）で充填され得る。開口１４６２は、ビア３４６を形成するために導電材料（たとえば、銅）で充填され得る。開口１４６４は、ビア４４８を形成するために導電材料（たとえば、銅）で充填され得る。
導電材料（たとえば、銅）は、１つまたは複数のはんだパッド（たとえば、はんだパッド１５５２）を形成するために誘電体層１３８上に堆積され得る。特定の態様では、導電材料（たとえば、銅）は、誘電体層１３８上に堆積され得る。導電材料は、開口１４４８、開口１４５０、開口１４５２、開口１４６２、開口１４６４、またはそれらの組合せを充填し得る。導電材料の複数の部分は、はんだパッド１５０、はんだパッド１５５２、ビア３４６に対応するはんだパッド、ビア３４６に対応するはんだパッド、ビア４４８に対応するはんだパッド、またはそれらの組合せを形成するために除去（たとえば、エッチング）されてもよい。
図１６を参照すると、構造の横断面図の例示的な図が示され、全体が１６００で示されている。構造１６００は、図１のＰＯＰ構造１００を作製するプロセスにおいて少なくとも１つの段階の間に形成され得る。構造１６００は、はんだレジスト１５２を図１５の構造１５００上に堆積させることによって形成され得る。たとえば、はんだレジスト１５２は、誘電体層１３６、誘電体層１３８または両方の上に堆積され得る。はんだレジスト１５２の複数の部分は開口を形成するために除去（たとえば、エッチング）されてよく、それによって、１つまたは複数のビア（たとえば、ビア３４６、ビア２０４、ビア１４６、ビア４４６、ビア３４６、ビア４４８、またはそれらの組合せ）がカバーを取られ、１つまたは複数のはんだパッド（たとえば、はんだパッド１５０、はんだパッド１５５２または両方）がカバーを取られる。たとえば、開口１６５０は、ビア１４６上に形成され得る（またはビア１４６と位置合わせされ得る）。別の例として、開口１６５２は、はんだパッド１５０上に形成され得る（またははんだパッド１５０と位置合わせされ得る）。開口１６５４および開口１６５６は、ビア３４６上に形成され得る（またはビア３４６と位置合わせされ得る）。開口１６５４および開口１６５６は、ビア３４６の対向面上に存在し得る。開口１６５８は、ビア２０４上に形成され得る（またはビア２０４と位置合わせされ得る）。開口１６６４は、ビア４４６上に形成され得る（またはビア４４６と位置合わせされ得る）。開口１６６０は、ビア３４６上に形成され得る（またはビア３４６と位置合わせされ得る）。開口１６６２は、ビア４４８上に形成され得る（またはビア４４８と位置合わせされ得る）。
図１７を参照すると、ＰＯＰ構造１００の横断面図の例示的な図が示されている。ＰＯＰ構造１００は、図１６の構造１６００の１つまたは複数の開口を導電材料（たとえば、銅）で部分的に充填することによって形成され得る。たとえば、開口１６５０は、第１の導電層２６４を形成するために導電材料（たとえば、銅）で部分的に充填され得る。開口１６６４は、第１のＣＬ４６４を形成するために導電材料（たとえば、銅）で部分的に充填され得る。開口１６５８は、第１のＣＬ２４２を形成するために導電材料（たとえば、銅）で部分的に充填され得る。開口１６５４は、第１のＣＬ３６４を形成するために導電材料（たとえば、銅）で部分的に充填され得る。
１つまたは複数のはんだバンプ（またははんだボール）は、構造１６００上に堆積され得る。たとえば、はんだバンプ１５４は、はんだパッド１５０上に設置され得る。開口１６５６の一部は、はんだパッド１８６に対応し得る。はんだバンプ１８４は、はんだパッド１８６上に設置され得る。はんだバンプ１５１は、はんだパッドに対応するビア３４６の一部の上に設置され得る。はんだバンプ１５３は、はんだパッドに対応するビア４４８の一部の上に設置される。
はんだ材料（たとえば、はんだペースト）は、はんだレジスト１５２の開口内に配設された導電材料上に堆積され得る。たとえば、はんだ２６０、はんだ４６０、はんだ２６２、はんだ３６０は、開口１６５０内の第１の導電層２６４、開口１６６４内の第１のＣＬ４６４、開口１６５８内の第１のＣＬ２４２、および開口１６５４内の第１のＣＬ３６４の上にそれぞれ堆積され得る。基板材料（たとえば、非導電性ペースト）が、基板１５８を形成するためにはんだレジスト１５２上に塗布され得る。
導電材料は、１つまたは複数の第２の導電層を形成するために第２のダイ１５６の複数の部分の上に配設され得る。たとえば、第２のＣＬ２４４、第２のＣＬ２６６、第２のＣＬ３６６、第２のＣＬ４６６、またはそれらの組合せが、第２のダイ１５６上に配設され得る。１つまたは複数の導電性経路が、上部構造１６８と下部構造１７０との間に形成され得る。たとえば、第２のダイ１５６が基板１５８上に設置されてよく、それによって、第２のダイ１５６上に配設された導電材料がはんだ材料と位置合わせされる。説明のために、第２のダイ１５６が基板１５８上に設置されてよく、それによって、第２のＣＬ２４４がはんだ２６２と位置合わせされ、第２のＣＬ２６６がはんだ２６０と位置合わせされ、第２のＣＬ３６６がはんだ３６０と位置合わせされ、第２のＣＬ４６６がはんだ４６０と位置合わせされ、またはそれらの組合せが存在する。
第２のダイ１５６を基板１５８上に設置することで、導電材料（たとえば、第２のＣＬ２４４、第２のＣＬ２６６、第２のＣＬ３６６、第２のＣＬ４６６、またはそれらの組合せ）とはんだ材料（たとえば、はんだ２６２、はんだ２６０、はんだ３６０、はんだ４６０、またはそれらの組合せ）との間にある基板材料（たとえば、非導電性ペースト）の一部が導電材料およびはんだ材料の側に移動され得る。特定の態様では、第２のダイ１５６を基板１５８上に設置する前に導電材料（たとえば、第２のＣＬ２４４、第２のＣＬ２６６、第２のＣＬ３６６、第２のＣＬ４６６、またはそれらの組合せ）を露出させるために、基板材料の複数の部分が（たとえば、エッチングによって）除去され得る。
リフローはんだ付けが、第２のダイ１５６を基板１５８上に設置した後に実行され得る。リフローはんだに続いて、第１の導電層２６４がはんだ２６０を介して第２の導電層２６６に付着（たとえば、はんだ付け）されてよく、第１のＣＬ４６４がはんだ４６０を介して第２のＣＬ４６６に付着されてよく、第１のＣＬ２４２がはんだ２６２を介して第２のＣＬ２４４に付着されてよく、第１のＣＬ３６４がはんだ３６０を介して第２のＣＬ３６６に付着されてよく、またはそれらの組合せが存在する。リフローはんだに続いて、はんだバンプ１５４がはんだパッド１５０に付着（はんだ付け）されてよく、はんだバンプ１８４がはんだパッド１８６に付着（はんだ付け）されてよく、はんだバンプ１５１がはんだパッドに対応するビア３４６の一部に付着されてよく、はんだバンプ１５３がはんだパッドに対応するビア４４８の一部に付着されてよく、またはそれらの組合せが存在する。
特定の態様では、上部構造１６８は、第２のダイ１５６、基板１５８、第２の導電層２６６、第２のＣＬ３６６、第２のＣＬ２４４、第２のＣＬ４６６、またはそれらの組合せを含み得る。上部構造１６８は、事前作製され得る。ＰＯＰ構造１００は、はんだ２６０を第１の導電層２６４上に、第２のはんだ４６０を第１のＣＬ４６４上に、はんだ２６２を第１のＣＬ２４２上に、はんだ３６０を第１のＣＬ３６４上に設置することによって形成され得る。第２の導電層２６６がはんだ２６０上に設置され、第２のＣＬ４６６がはんだ４６０上に設置され、第２のＣＬ２４４がはんだ２６２上に設置され、第２のＣＬ３６６がはんだ３６０上に設置され、または何らかの組合せが存在するように、上部構造１６８が設置され得る。リフローはんだ付けは、上部構造１６８の設置に続いて実行され得る。
ＰＯＰ構造１００は、第１のダイ１１６からシード層２１８、ビア１４６、第１の導電層２６４、はんだ２６０、および第２の導電層２６６を経由して第２のダイ１５６に至る導電性経路１６２を含み得る。ビア１４６は、ＰＩＤ層１２４を通過し得る。導電性経路１６２は、真っすぐ（または実質的に真っすぐ）であり得る。ＰＯＰ構造１００は、第２のダイ１５６から第２のＣＬ３６６、はんだ３６０、第１のＣＬ３６４、およびビア３４６を経由してはんだバンプ１８４に至る導電性経路１０１を含み得る。導電性経路１０１は、真っすぐ（または実質的に真っすぐ）であり得る。導電性経路１０１は、導電性経路１６２に平行（または実質的に平行）であり得る。
ＰＯＰ構造１００は、第２のダイ１５６から第２のＣＬ２４４、はんだ２６２、第１のＣＬ２４２、ビア２０４、誘電体層１３８の１つまたは複数の部分、１つまたは複数の追加のビア、ビア２０１、およびシード層２１９を経由して第１のダイ１１６に至る導電性経路１０３を含み得る。ＰＯＰ構造１００は、第１のダイ１１６からシード層３１８、ビア３５０、誘電体層１３８の１つまたは複数の部分、１つまたは複数の追加の導電層、ビア３４８、ラミネート１２０、およびビア３４６を経由してはんだバンプ１５１に至る導電性経路１０５を含み得る。
誘電体層（たとえば、誘電体層１３６または誘電体層１３８）は、１つまたは複数の第１のビアを含み得る。第１のビアは、導電材料（たとえば、銅）で充填され得る。誘電体層を通って延びる導電性経路（たとえば、導電性経路１０３、導電性経路１０５、または導電性経路１０７）は、第１のビアを通って延び得る。ラミネート（たとえば、ラミネート１２０）は、１つまたは複数の第２のビアを含み得る。第２のビアは、導電材料（たとえば、銅）で充填され得る。ラミネート１２０を通って延びる導電性経路（たとえば、導電性経路１０５）は、第２のビアを通って延び得る。
ＰＯＰ構造１００は、第２のダイ１５６から第２のＣＬ４６６、はんだ４６０、第１のＣＬ４６４、ビア４４６、誘電体層１３８の１つまたは複数の部分、１つまたは複数の追加の導電層、およびビア４４８を経由してはんだバンプ１５３に至る導電性経路１０７を含み得る。
図５〜図１７を参照しながら説明するように形成されたＰＯＰ構造１００は、第１のダイ１１６と第２のダイ１５６との間でＰＩＤ層１２４を通る１つまたは複数の導電性経路を含み得る。たとえば、ＰＯＰ構造１００は、導電性経路１６２を含み得る。導電性経路１６２は、第１のダイ１１６からシード層２１８、ビア１４６、第１の導電層２６４、はんだ２６０、および第２の導電層２６６を通って第２のダイ１５６まで延び得る。ビア１４６は、ＰＩＤ層１２４を通過し得る。
図１８は、図１のＰＯＰ構造１００を形成する方法１８００の特定の態様を示すフローチャートである。方法１８００は、１８０２において、フォトイメージング可能誘電体材料を、第１のダイが埋め込まれているパッケージの表面上に堆積させるステップを含む。たとえば、図１のＰＯＰ構造１００は、図１１を参照しながら説明するように、フォトイメージング可能誘電体材料１１２４を構造１０００上に堆積させることによって形成され得る。第１のダイ１１６は、図５〜図１０を参照して説明する構造１０００の中に埋め込まれ得る。
また、方法１８００は、１８０４において、フォトイメージング誘電体（ＰＩＤ）層を形成するためにフォトイメージング可能誘電体材料をパターニングするステップを含む。たとえば、図１のＰＯＰ構造１００を形成するステップは、図１２を参照しながら説明するように、ＰＩＤ層１２４を形成するためにフォトイメージング可能誘電体材料１１２４をパターニングするステップを含み得る。
方法１８００は、１８０６において、ＰＩＤ層を通って第１のダイに至る第１の導電性経路および第２の導電性経路を形成するために導電材料をＰＩＤ層上に堆積させるステップをさらに含む。たとえば、図１のＰＯＰ構造１００を形成するステップは、図１３〜図１７を参照しながら説明するように、ＰＩＤ層１２４を通る導電性経路１６２および導電性経路１０３を形成するために導電材料を堆積させるステップを含み得る。
また、方法１８００は、１８０８において、第２のダイが第１の導電性経路および第２の導電性経路を介して第１のダイに電気的に接続されるように、第２のダイをパッケージに結合するステップを含む。たとえば、ＰＯＰ構造１００は、図１７を参照しながら説明するように、第２のダイ１５６が導電性経路１６２および導電性経路１０３を介して第１のダイ１１６に電気的に接続されるように第２のダイ１５６を下部構造１７０に結合することによって形成され得る。導電性経路１６２は、ＰＩＤ層１２４を通って第１のダイ１１６から第２のダイ１５６に直接的に延び得る。たとえば、導電性経路１６２は、図２を参照しながら説明するように、第１のダイ１１６から第１のＰＩＤ領域２２２を通って第２のダイ１５６まで延び得る。導電性経路１０３の部分１１３は、図２を参照しながら説明するように、導電性経路１６２に直角（またはほぼ直角）であってよく、第１のダイ１１６と第２のダイ１５６との間で直接的にではなく、ＰＩＤ層１２４の第２のＰＩＤ領域２２４を通って延び得る。たとえば、導電性経路１０３の部分１１３は、第１のＰＩＤ領域２２２、第２のＰＩＤ領域２２４または両方を通って延び得る。
図１９は、図１のＰＯＰ構造１００を形成する方法の別の態様を示すフローチャートである。方法１９００は、１９０２において、フォトイメージング可能誘電体材料を、第１のダイが埋め込まれているパッケージの表面上に堆積させるステップを含む。たとえば、図１のＰＯＰ構造１００は、図１１を参照しながら説明するように、フォトイメージング可能誘電体材料１１２４を構造１０００上に堆積させることによって形成され得る。第１のダイ１１６は、図５〜図１０を参照して説明する構造１０００の中に埋め込まれ得る。
また、方法１９００は、１９０４において、フォトイメージング誘電体（ＰＩＤ）層を形成するためにフォトイメージング可能誘電体材料をパターニングするステップを含む。たとえば、図１のＰＯＰ構造１００は、図１２を参照しながら説明するように、ＰＩＤ層１２４を形成するためにフォトイメージング可能誘電体材料１１２４をパターニングすることによって形成され得る。
方法１９００は、１９０６において、第１のダイからＰＩＤ層を経由して第２のダイに至る第１の導電性経路および第２の導電性経路を形成するステップをさらに含む。たとえば、図１のＰＯＰ構造１００は、第１のダイ１１６からＰＩＤ層１２４を経由して第２のダイ１５６に至る導電性経路１６２および導電性経路１０３を形成することによって形成され得る。導電性経路１６２は、図２を参照しながら説明するように、ＰＩＤ層１２４を通って第１のダイ１１６から第２のダイ１５６に直接的に延び得る。たとえば、導電性経路１６２は、図２を参照しながらさらに説明するように、第１のダイ１１６から第１のＰＩＤ領域２２２を通って第２のダイ１５６まで延び得る。導電性経路１０３の部分１１３は、図２を参照しながら説明するように、導電性経路１６２に直角（またはほぼ直角）であってよく、第１のダイ１１６と第２のダイ１５６との間で直接的にではなく、ＰＩＤ層１２４の第２のＰＩＤ領域２２４を通って延び得る。たとえば、導電性経路１０３の部分１１３は、第１のＰＩＤ領域２２２、第２のＰＩＤ領域２２４または両方を通って延び得る。
図２０を参照すると、電子デバイスの特定の例示的な態様のブロック図が図示されており、全体が２０００で示されている。デバイス２０００は、メモリ２０３２に結合された、デジタル信号プロセッサ（ＤＳＰ）のようなプロセッサ２０１０を含む。特定の態様では、プロセッサ２０１０は図１の第１のダイ１１６に対応してよく、メモリ２０３２は第２のダイ１５６に対応してもよい。たとえば、デバイス２０００は、図１のＰＯＰ構造１００を含み得る。第１のダイ１１６は、プロセッサ２０１０に含まれてもよく、または結合されてもよい。第２のダイ１５６は、メモリ２０３２に含まれてもよく、または結合されてもよい。プロセッサ２０１０は、メモリ２０３２に結合され得る。たとえば、ＰＯＰ構造１００は、プロセッサ２０１０とメモリ２０３２との間に１つまたは複数の導電性経路（たとえば、導電性経路１０３、導電性経路１６２、導電性経路１８２、またはそれらの組合せ）を含み得る。例示的な態様では、ＰＯＰ構造１００は、図５〜図１９を参照して説明する方法または動作のうちの１つまたは複数に従って形成され得る。
図２０は、さらに、プロセッサ２０１０とディスプレイ２０２８とに結合されるディスプレイコントローラ２０２６を示す。コーダ／デコーダ（コーデック）２０３４が、さらに、プロセッサ２０１０に結合され得る。スピーカ２０３６およびマイクロフォン２０３８をコーデック２０３４に結合することができる。
図２０は、さらに、ワイヤレスコントローラ２０４０をプロセッサ２０１０とアンテナ２０４２とに結合できることを示す。特定の態様では、プロセッサ２０１０、ディスプレイコントローラ２０２６、メモリ２０３２、コーデック２０３４、およびワイヤレスコントローラ２０４０は、システムインパッケージ２０２２内に含まれる。特定の態様では、入力デバイス２０３０および電源２０４４は、システムインパッケージデバイス２０２２に結合される。さらに、特定の態様では、図２０に示されるように、ディスプレイ２０２８、入力デバイス２０３０、スピーカ２０３６、マイクロフォン２０３８、アンテナ２０４２、および電源２０４４は、システムインパッケージデバイス２０２２の外部にある。しかしながら、ディスプレイ２０２８、入力デバイス２０３０、スピーカ２０３６、マイクロフォン２０３８、アンテナ２０４２、および電源２０４４の各々は、インターフェースまたはコントローラなどのシステムインパッケージデバイス２０２２の構成要素に結合され得る。
説明する態様に関連して、第１のダイおよびフォトイメージング誘電体（ＰＩＤ）層を含む第１の集積回路ＩＣをパッケージングするための第１の手段を含み得る装置が開示される。たとえば、パッケージングするための第１の手段は、図１の下部構造１７０、ＩＣおよびＰＩＤ層をパッケージングするように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの組合せを含み得る。
また、装置は、第２のダイを含む第２のＩＣをパッケージングするための第２の手段を含み得る。たとえば、パッケージングするための第２の手段は、図１の上部構造１６８、ＩＣをパッケージングするように構成された１つまたは複数の他のデバイスもしくは回路、またはそれらの組合せを含み得る。第１のダイ１１６からＰＩＤ層１２４を通って第２のダイ１５６に至る導電性経路１６２は、ＰＩＤ層１２４を通って第１のダイ１１６から第２のダイ１５６まで直接的に延び得る。第１のダイ１１６からＰＩＤ層１２４を通って第２のダイ１５６に至る導電性経路１０３の部分１１３は、導電性経路１６２に直角（またはほぼ直角）であってよく、第１のダイ１１６と第２のダイ１５６との間で直接的にではなく、ＰＩＤ層１２４の第２のＰＩＤ領域２２４を通って延び得る。
上記で開示したデバイスおよび機能は、コンピュータ可読媒体上に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）に設計および構成されてもよい。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造者に提供されてもよい。結果として得られる製品は、半導体ウエハを含み、次いで、半導体ウエハは半導体ダイに切断され、半導体チップにパッケージングされる。次いでチップが、上で説明されたデバイスにおいて利用される。図２１は、電子デバイス製造プロセス２１００の特定の例示的な態様を示す。
物理デバイス情報２１０２は、研究用コンピュータ２１０６などにおいて、製造プロセス２１００において受け取られる。物理デバイス情報２１０２は、ＰＯＰ構造１００など、半導体デバイスの少なくとも１つの物理的な特性を表す設計情報を含み得る。たとえば、物理デバイス情報２１０２は、物理パラメータ、材料特性、および、研究用コンピュータ２１０６に結合されたユーザインターフェース２１０４を介して入力された構造情報を含み得る。研究コンピュータ２１０６は、メモリ２１１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ２１０８を含む。メモリ２１１０は、プロセッサ２１０８に、ファイルフォーマットに準拠するように物理デバイス情報２１０２を変換させ、ライブラリファイル２１１２を生成させるように実行可能である、コンピュータ可読命令を記憶することができる。
特定の態様では、ライブラリファイル２１１２は、変換された設計情報を含む、少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル２１１２は、電子設計オートメーション（ＥＤＡ）ツール２１２０とともに使用するために設けられているＰＯＰ構造１００を含むデバイスを含む半導体デバイスのライブラリを含み得る。
ライブラリファイル２１１２は、メモリ２１１８に結合された１つまたは複数の処理コアなどのプロセッサ２１１６を含む設計用コンピュータ２１１４において、ＥＤＡツール２１２０とともに使用され得る。ＥＤＡツール２１２０は、設計コンピュータ２１１４のユーザがライブラリファイル２１１２のＰＯＰ構造１００を含む回路を設計することを可能にするために、メモリ２１１８においてプロセッサ実行可能命令として記憶され得る。たとえば設計コンピュータ２１１４のユーザは、設計コンピュータ２１１４に結合されたユーザインターフェース１８２４を介して回路設計情報２１２２を入力することができる。回路設計情報２１２２は、ＰＯＰ構造１００などの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。例示するために、回路設計特性は、特定の回路の識別および回路設計における他の要素に対する関係、位置情報、フィーチャのサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
設計用コンピュータ２１１４は、回路設計情報２１２２を含む設計情報をファイルフォーマットに準拠するように変換するように構成することができる。例示するために、ファイル構成は、平面幾何学的形状と、テキストラベルと、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層的フォーマット内の回路レイアウトについての他の情報とを表すデータベースバイナリファイルフォーマットを含み得る。設計コンピュータ２１１４は、他の回路または情報に加えて、ＰＯＰ構造１００を記述する情報を含むＧＤＳＩＩファイル２１２６などの変換された設計情報を含むデータファイルを生成するように構成され得る。説明のために、データファイルは、ＰＯＰ構造１００を含み、同じくシステムインパッケージ内の追加の電子回路および構成要素を含むシステムインパッケージに対応する情報を含み得る。
ＧＤＳＩＩファイル２１２６は、ＧＤＳＩＩファイル２１２６内の変換された情報に従ってＰＯＰ構造を製造するために、製造プロセス２１２８において受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク２１３２として示される、フォトリソグラフィプロセスとともに使用されることになるマスクなどの、１つまたは複数のマスクを作製するために、マスク製造業者２１３０にＧＤＳＩＩファイル２１２６を提供することを含み得る。マスク２１３２は、試験されて代表的なダイ２１３６などのダイへと分割され得る１つまたは複数のウエハ２１３４を生成するための製作プロセスの間、使用され得る。ダイ２１３６は、ＰＯＰ構造１００を含むデバイスを含む回路を含む。
ダイ２１３６は、ダイ２１３６が代表的なパッケージ２１４０へと組み込まれるパッケージングプロセス２１３８に提供され得る。たとえば、パッケージ２１４０は、単一のダイ２１３６、またはシステムインパッケージ（ＳｉＰ）構成などの複数のダイを含み得る。パッケージ２１４０は、電子デバイスエンジニアリング連合評議会（ＪＥＤＥＣ）規格のような１つまたは複数の規格または仕様に準拠するように構成され得る。
パッケージ２１４０に関する情報は、コンピュータ２１４６に記憶されているコンポーネントライブラリなどを介して、様々な製品設計者に配布され得る。コンピュータ２１４６は、メモリ２１５０に結合された、１つまたは複数の処理コアなどのプロセッサ２１４８を含み得る。プリント回路基板（ＰＣＢ）ツールは、ユーザインターフェース２１４４を介してコンピュータ２１４６のユーザから受け取られたＰＣＢ設計情報２１４２を処理するために、プロセッサ実行可能命令としてメモリ２１５０に記憶され得る。ＰＣＢ設計情報２１４２は、回路板上にパッケージングされた半導体デバイスの物理的位置情報を含んでもよく、パッケージングされた半導体デバイスはＰＯＰ構造１００を含むパッケージ２１４０に対応する。
コンピュータ２１４６は、ＰＣＢ設計情報２１４２を変換して、回路板上にパッケージングされた半導体デバイスの物理的位置情報とともに、配線およびビアなどの電気的接続のレイアウトを含むデータを有するＧＥＲＢＥＲファイル２１５２などのデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスはＰＯＰ構造１００を含むパッケージ２１４０に対応する。他の態様では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
ＧＥＲＢＥＲファイル２１５２は、基板組立プロセス２１５４において受け取られてよく、ＧＥＲＢＥＲファイル２１５２内に記憶されている設計情報に従って製造される代表的なＰＣＢ２１５６などのＰＣＢを作成するために使用されてよい。たとえばＧＥＲＢＥＲファイル２１５２は、ＰＣＢ製造プロセスの様々なステップを実行するために、１つまたは複数の機械にアップロードされ得る。ＰＣＢ２１５６は、代表的なプリント回路アセンブリ（ＰＣＡ）２１５８を形成するために、パッケージ２１４０を含む電子構成要素を装着され得る。
ＰＣＡ２１５８は、製品製造プロセス２１６０において受け取られ、第１の代表的な電子デバイス２１６２および第２の代表的な電子デバイス２１６４などの１つまたは複数の電子デバイスに組み込まれ得る。例示的かつ非限定的な例として、第１の代表的な電子デバイス２１６２、第２の代表的な電子デバイス２１６４、またはこれら両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、コンピュータというグループから選択されてもよく、その中に、ＰＯＰ構造１００が組み込まれる。別の例示的で非限定的な例として、電子デバイス２１６２および２１６４のうちの１つもしくは複数は、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ検針機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するか、もしくは引き出す任意の他のデバイス、またはそれらの任意の組合せなどの、遠隔ユニットとすることができる。図２１は、本開示の教示による遠隔ユニットを示しているが、本開示は、これらの例示されたユニットに限定されない。本開示の態様は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用され得る。
ＰＯＰ構造１００を含むデバイスは、例示的プロセス２１００において説明したように、製造し、処理し、電子デバイスに組み込むことができる。図１〜図２０に関して開示する態様のうちの１つまたは複数の態様は、ライブラリファイル２１１２、ＧＤＳＩＩファイル２１２６、およびＧＥＲＢＥＲファイル２１５２内など、様々な処理ステージにおいて含まれ、ならびに、調査コンピュータ２１０６のメモリ２１１０、設計コンピュータ２１１４のメモリ２１１８、コンピュータ２１４６のメモリ２１５０、基板アセンブリプロセス２１５４においてなど様々なステージにおいて使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリにおいて格納され、また、マスク２１３２、ダイ２１３６、パッケージ２１４０、ＰＣＡ２１５８、プロトタイプ回路もしくはデバイス（図示せず）などの他の製品、またはその任意の組合せなどの１つまたは複数の他の物理的態様に組み込まれ得る。物理的デバイス設計から最終製品までの製品の様々な代表的な段階が示されているが、他の態様では、より少数の段階が使用されてよく、または、追加の段階が含まれてもよい。同様に、プロセス２１００は、単一のエンティティによって、またはプロセス２１００の様々な段階を実行する１つまたは複数のエンティティによって実行され得る。
さらに、本明細書で開示された態様に関して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は理解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、上記では概してそれらの機能性に関して説明された。そのような機能性がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、特定の適用例および全体的なシステムに課された設計制約に依存する。当業者は、記載された機能性を特定の適用例ごとに様々な方法で実現することができるが、そのような実施態様の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書で開示した態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその２つの組合せにおいて具現される場合がある。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読出し専用メモリ（ＲＯＭ）、プログラマブル読出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読出し専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で既知の任意の他の形態の非一時的記憶媒体に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替では、記憶媒体はプロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）に存在することができる。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末に存在することができる。代替では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末に個別の構成要素として存在することができる。
開示した態様の上記の説明は、開示した態様を当業者が作成または使用できるようにするために提供される。これらの態様への様々な修正は当業者には容易に明らかになり、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の態様に適用されてもよい。したがって、本開示は、本明細書に示す態様に限定されることを意図するものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴と可能な限り一致する最も広い範囲が与えられるべきである。
１００ パッケージオンパッケージ（ＰＯＰ）構造
１０１ 導電性経路（ＣＰ）
１０３ ＣＰ
１０５ ＣＰ
１０７ ＣＰ
１１０ コア層
１１３ ＣＰの一部
１１６ 第１のダイ
１２０ ラミネート
１２４ フォトイメージング誘電体（ＰＩＤ）層
１３６ 誘電体層
１３８ 誘電体層
１４６ ビア
１５０ はんだパッド
１５１ はんだバンプ
１５２ はんだレジスト
１５３ はんだバンプ
１５４ はんだバンプ
１５６ 第２のダイ
１５８ 基板
１６２ ＣＰ
１６８ 上部構造
１７０ 下部構造
１８２ ＣＰ
１８４ はんだバンプ
１８６ はんだパッド
１９０ ＣＰの一部
２０１ ビア
２０４ ビア
２０８ ＣＰの一部
２１１ ＣＰの一部
２１５ 第１の端部
２１７ 第２の端部
２１８ シード層（ＳＬ）
２１９ ＳＬ
２２２ 第１のＰＩＤ領域
２２４ 第２のＰＩＤ領域
２４２ 第１の導電層（ＣＬ）
２４４ 第２のＣＬ
２６０ はんだ
２６２ はんだ
２６４ 第１のＣＬ
２６６ 第２のＣＬ
３１８ シード層
３４６ ビア
３４８ ビア
３５０ ビア
３６０ はんだ
３６４ 第１のＣＬ
３６６ 第２のＣＬ
４４６ ビア
４４８ ビア
４６０ はんだ
４６４ 第１のＣＬ
４６６ 第２のＣＬ
５００ 構造
５０２ 構造
５１２ ビア
５１４ ＣＬ
５１６ ＣＬ
５１８ ビア
６００ 構造
６１４ 接着膜
７００ 構造
８００ 構造
９００ 構造
９２２ 開口
９２４ 開口
９２６ 開口
１０００ 構造
１１００ 構造
１１２４ フォトイメージング可能誘電体材料
１２００ 構造
１２２６ 開口
１２２８ 開口
１２３０ 開口
１２３２ 開口
１２３４ 開口
１２３６ 開口
１３００ 構造
１３０４ ビア
１３０６ ＣＬ
１３０８ ビア
１３３２ ビア
１３３４ ビア
１３３６ ビア
１４００ 構造
１４４０ 開口
１４４２ 開口
１４４４ ＣＬ
１４４６ 開口
１４４８ 開口
１４５０ 開口
１４５２ 開口
１４５４ 開口
１４５６ 開口
１４６２ 開口
１４６４ 開口
１４７２ ＣＬ
１４７４ ＣＬ
１５００ 構造
１５５０ ビア
１５５２ はんだパッド
１５５４ ビア
１６００ 構造
１６５０ 開口
１６５２ 開口
１６５４ 開口
１６５６ 開口
１６５８ 開口
１６６０ 開口
１６６２ 開口
１６６４ 開口
２０００ 電子デバイスのブロック図
２０１０ プロセッサ
２０２２ システムインパッケージ
２０２６ ディスプレイコントローラ
２０２８ ディスプレイ
２０３０ 入力デバイス
２０３２ メモリ
２０３４ コーデック
２０３６ スピーカ
２０３８ マイクロフォン
２０４０ ワイヤレスコントローラ
２０４２ アンテナ
２０４４ 電源
２１００ 電子デバイス製造プロセス
２１０２ 物理デバイス情報
２１０４ ユーザインターフェース
２１０６ 研究用コンピュータ
２１０８ プロセッサ
２１１０ メモリ
２１１２ ライブラリファイル
２１１４ 設計用コンピュータ
２１１６ プロセッサ
２１１８ メモリ
２１２０ 電子設計オートメーション（ＥＤＡ）ツール
２１２２ 回路設計情報
２１２４ ユーザインターフェース
２１２６ グラフィックデータシステム（ＧＤＳＩＩ）ファイル
２１２８ 製造プロセス
２１３０ マスク製造業者
２１３２ マスク
２１３３ １つまたは複数のウエハ
２１３５ メモリ
２１３６ ダイ
２１３８ パッケージングプロセス
２１４０ パッケージ
２１４２ プリント回路基板（ＰＣＢ）設計情報
２１４４ ユーザインターフェース
２１４６ コンピュータ
２１４８ プロセッサ
２１５０ メモリ
２１５２ ＧＥＲＢＥＲファイル
２１５４ 基板組立プロセス
２１５６ ＰＣＢ
２１５８ プリント回路アセンブリ（ＰＣＡ）
２１６０ 製品製造プロセス
２１６２ 電子デバイス
２１６４ 電子デバイス

Claims (30)

  1. 第１のダイと、
    第２のダイと、
    前記第１のダイと前記第２のダイとの間に配設されたフォトイメージング誘電体（ＰＩＤ）層と、
    前記第１のダイから前記ＰＩＤ層を通って前記第２のダイに至る第１の導電性経路であって、前記ＰＩＤ層の第１の領域を直接的に通って前記第１のダイと前記第２のダイとの間で直接的に延びる、第１の導電性経路と、
    前記第１のダイから前記ＰＩＤ層を通って前記第２のダイに至る第２の導電性経路であって、前記第２の導電性経路の特定の部分が前記第１の導電性経路に直角であり、前記第１のダイと前記第２のダイとの間で直接的にではなく、前記ＰＩＤ層の第２の領域を通って延びる、第２の導電性経路とを備える、パッケージオンパッケージ（ＰＯＰ）構造。
  2. 前記第１の導電性経路および前記第２の導電性経路が、前記第１のダイの第１の表面から前記第２のダイの第２の表面まで延びる、請求項１に記載のＰＯＰ構造。
  3. 前記第１のダイから前記第２の導電性経路の前記特定の部分の第１の端部までの、前記第２の導電性経路の第１の部分が、前記第１の導電性経路に平行であり、前記第２の導電性経路の前記特定の部分の第２の端部から前記第２のダイまでの、前記第２の導電性経路の第２の部分が、前記第１の導電性経路に平行である、請求項１に記載のＰＯＰ構造。
  4. 前記ＰＩＤ層を通るビアをさらに備える、請求項１に記載のＰＯＰ構造。
  5. 前記第１の導電性経路が、前記ビアを通って前記第２のダイまで延びる、請求項４に記載のＰＯＰ構造。
  6. 前記第１の導電性経路が、シード層、前記ビア、第１の導電層、はんだ、および第２の導電層を通って前記第２のダイまで延びる、請求項４に記載のＰＯＰ構造。
  7. 前記ビアが銅を含む、請求項４に記載のＰＯＰ構造。
  8. 前記第１のダイがプロセッサを含む、請求項１に記載のＰＯＰ構造。
  9. 前記プロセッサが、アプリケーションプロセッサ、デジタル信号プロセッサ、グラフィックスプロセッサ、またはそれらの組合せを備える、請求項８に記載のＰＯＰ構造。
  10. 前記第２のダイがメモリを含む、請求項１に記載のＰＯＰ構造。
  11. 前記メモリがキャッシュメモリを備える、請求項１０に記載のＰＯＰ構造。
  12. 前記第１のダイ、前記第２のダイ、および前記ＰＩＤ層が、コンピュータ、通信デバイス、携帯情報端末（ＰＤＡ）、エンターテインメントユニット、ナビゲーションデバイス、音楽プレーヤ、ビデオプレーヤ、固定ロケーションデータユニット、セットトップボックス、またはそれらの組合せに組み込まれる、請求項１に記載のＰＯＰ構造。
  13. パッケージオンパッケージ構造を形成する方法であって、
    フォトイメージング可能誘電体材料を、第１のダイが埋め込まれているパッケージの表面上に堆積させるステップと、
    フォトイメージング誘電体（ＰＩＤ）層を形成するために前記フォトイメージング可能誘電体材料をパターニングするステップと、
    前記ＰＩＤ層を通って前記第１のダイに至る第１の導電性経路および第２の導電性経路を形成するために導電材料を前記ＰＩＤ層上に堆積させるステップと、
    第２のダイが前記第１の導電性経路および前記第２の導電性経路を介して前記第１のダイに電気的に接続されるように、前記第２のダイを前記パッケージに結合するステップとを含み、
    前記第１の導電性経路が、前記ＰＩＤ層を通って前記第１のダイから前記第２のダイに直接的に延び、
    前記第２の導電性経路の一部が前記第１の導電性経路に直角であり、前記第１のダイと前記第２のダイとの間で直接的にではなく、前記ＰＩＤ層の領域を通って延びる、方法。
  14. 前記第１のダイを前記パッケージ内に、
    コア層内に空洞をあけるステップと、
    前記空洞をあけるステップに続いて、前記コア層の残りの部分が接着膜上で離間されるように、前記接着膜を前記コア層に接着するステップと、
    前記コア層の前記残りの部分によって形成されるギャップ内の前記接着膜上に前記第１のダイを設置するステップと、
    前記接着膜上に前記第１のダイを設置するステップに続いて、ラミネートを前記コア層および前記第１のダイの上に堆積させるステップとによって埋め込むステップをさらに含む、請求項１３に記載の方法。
  15. 少なくとも１つのシード層が前記第１のダイ上に配設され、前記第１のダイを前記接着膜上に設置するステップが前記少なくとも１つのシード層を前記接着膜上に設置するステップを含む、請求項１４に記載の方法。
  16. 前記ラミネートを堆積させるステップに続いて、前記接着膜を除去するステップをさらに含む、請求項１４に記載の方法。
  17. 第１のビアおよび第２のビアを前記ＰＩＤ層内に形成するステップをさらに含み、前記第１のビアが、前記第１のダイ上に配設された第１のシード層を露出させるために形成され、前記第２のビアが、前記第１のダイ上に配設された第２のシード層を露出させるために形成される、請求項１３に記載の方法。
  18. 前記導電材料を前記ＰＩＤ層上に堆積させるステップが、前記ＰＩＤ層の第１のビアおよび第２のビアを前記導電材料で充填するステップを含み、前記第１のビアが、前記第１のダイ上に配設された第１のシード層と位置合わせされ、前記第２のビアが、前記第１のダイ上に配設された第２のシード層と位置合わせされる、請求項１３に記載の方法。
  19. 誘電体層を前記ＰＩＤ層上に堆積させるステップをさらに含む、請求項１３に記載の方法。
  20. 前記ＰＩＤ層の第１のビアと位置合わせされた第１の特定のビアを前記誘電体層内に形成するステップであって、前記第１のビアが前記第１のダイ上に配設された第１のシード層と位置合わせされる、形成するステップと、
    第２の特定のビアを前記誘電体層内に形成するステップとをさらに含む、請求項１９に記載の方法。
  21. 前記誘電体層の第１の特定のビアを前記導電材料で充填することによって、前記誘電体層および前記ＰＩＤ層を通る第１の導電ビアを形成するステップと、
    前記誘電体層の第２の特定のビアを前記導電材料で充填することによって、前記誘電体層を通る第２の導電ビアを形成するステップとをさらに含み、
    前記第１の特定のビアが、前記ＰＩＤ層の第１のビアと位置合わせされ、
    前記第２の特定のビアが、前記ＰＩＤ層の第２のビアに電気的に結合され、
    前記第１のビアおよび前記第２のビアが、前記導電材料で充填され、
    前記第１のビアが、前記第１のダイ上に配設された第１のシード層と位置合わせされ、
    前記第２のビアが、前記第１のダイ上に配設された第２のシード層と位置合わせされる、請求項１９に記載の方法。
  22. はんだレジストを前記誘電体層上に堆積させるステップをさらに含む、請求項１９に記載の方法。
  23. 第１の特定のビアを前記はんだレジスト内に形成するステップと、
    第２の特定のビアを前記はんだレジスト内に形成するステップとをさらに含み、
    前記第１の特定のビアが、前記誘電体層および前記ＰＩＤ層を通る第１の導電ビアと位置合わせされ、
    前記第２の特定のビアが、前記誘電体層を通る第２の導電ビアと位置合わせされ、
    前記第１の導電ビアが、前記第１のダイ上に配設された第１のシード層と位置合わせされ、
    前記第２の導電ビアが、前記第１のダイ上に配設された第２のシード層に電気的に結合される、請求項２２に記載の方法。
  24. 第１の導電層を前記第１の特定のビア内に堆積させるステップと、
    第２の導電層を前記第２の特定のビア内に堆積させるステップと、
    第１のはんだを前記第１の導電層上に堆積させるステップと、
    第２のはんだを前記第２の導電層上に堆積させるステップと、
    基板材料を前記はんだレジスト上に堆積させるステップと、
    前記第２のダイ上に配設された第１の特定の導電層が前記第１のはんだ上に設置され、前記第２のダイ上に配設された第２の特定の導電層が前記第２のはんだ上に設置されるように、前記第２のダイを前記基板材料上に設置するステップとをさらに含み、
    前記第１の導電性経路が、前記第１のダイから前記第１のシード層、前記第１の導電ビア、前記第１の導電層、前記第１のはんだ、および前記第１の特定の導電層を通って前記第２のダイまで形成され、
    前記第２の導電性経路が、前記第１のダイから前記第２のシード層、前記誘電体層、前記第２の導電ビア、前記第２の導電層、前記第２のはんだ、および前記第２の特定の導電層を通って前記第２のダイまで形成される、請求項２３に記載の方法。
  25. パッケージオンパッケージ（ＰＯＰ）構造を形成する方法であって、
    フォトイメージング可能誘電体材料を、第１のダイが埋め込まれているパッケージの表面上に堆積させるステップと、
    フォトイメージング誘電体（ＰＩＤ）層を形成するために前記フォトイメージング可能誘電体材料をパターニングするステップと、
    前記第１のダイから前記ＰＩＤ層を経由して第２のダイに至る第１の導電性経路および第２の導電性経路を形成するステップとを含み、
    前記第１の導電性経路が、前記ＰＩＤ層を通って前記第１のダイから前記第２のダイに直接的に延び、
    前記第２の導電性経路の一部が前記第１の導電性経路に直角であり、前記第１のダイと前記第２のダイとの間で直接的にではなく、前記ＰＩＤ層の領域を通って延びる、方法。
  26. 前記パッケージがコア層をさらに含み、前記第１のダイが前記コア層内に埋め込まれ、電力およびデータの複数の接続が前記コア層の第１の側面上に配設され、前記第２のダイが前記第１の側面に対向する前記コア層の第２の側面に結合される、請求項２５に記載の方法。
  27. 前記ＰＩＤ層が第１のビアおよび第２のビアを含み、前記第１の導電性経路が前記第１のビアを通って形成され、前記第２の導電性経路が前記第２のビアを通って形成される、請求項２５に記載の方法。
  28. 前記第１のビアおよび前記第２のビアが銅で充填される、請求項２７に記載の方法。
  29. 第１のダイおよびフォトイメージング誘電体（ＰＩＤ）層を含む第１の集積回路（ＩＣ）をパッケージングするための第１の手段と、
    第２のダイを含む第２のＩＣをパッケージングするための第２の手段とを含み、前記第１のダイから前記ＰＩＤ層を通って前記第２のダイに至る第１の導電性経路が、前記ＰＩＤ層を通って前記第１のダイから前記第２のダイに直接的に延び、前記第１のダイから前記ＰＩＤ層を通って前記第２のダイに至る第２の導電性経路の一部が、前記第１の導電性経路に直角であり、前記第１のダイと前記第２のダイとの間で直接的にではなく、前記ＰＩＤ層の領域を通って延びる、装置。
  30. パッケージングするための前記第１の手段およびパッケージングするための前記第２の手段が、コンピュータ、通信デバイス、携帯情報端末（ＰＤＡ）、エンターテインメントユニット、ナビゲーションデバイス、音楽プレーヤ、ビデオプレーヤ、固定ロケーションデータユニット、セットトップボックス、またはそれらの組合せに組み込まれる、請求項２９に記載の装置。
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