JP2018512690A - 記憶素子をリフレッシュするためのシステムおよび方法 - Google Patents

記憶素子をリフレッシュするためのシステムおよび方法 Download PDF

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Abstract

リフレッシュ動作を記憶デバイスに実行する方法は、弱記憶素子に結合されたワード線を識別するステップを含む。方法は、別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化するステップをさらに含む。複数のワード線の各々は、対応する弱記憶素子に結合される。方法は、単一のリフレッシュアドレスのリフレッシュを実行するステップをさらに含む。

Description

優先権主張
本願は、本願の権利者が所有する2015年3月17日に出願された米国非仮特許出願第14/660,366号からの優先権を主張し、その内容は、その全体が参照により本明細書に明示的に組み込まれる。
本開示は、一般に、記憶素子のリフレッシュに関する。
技術の進歩は、より小さくより強力なコンピューティングデバイスをもたらしている。たとえば、現在、小型で、軽量で、ユーザが容易に持ち運べる、ポータブルワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどの、ワイヤレスコンピューティングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスが存在する。より具体的には、セルラー電話およびインターネットプロトコル(IP)電話などのポータブルワイヤレス通信デバイスは、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス通信デバイスは、その中に組み込まれている他のタイプのデバイスを含む。たとえば、ワイヤレス通信デバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをさらに含むことができる。さらに、そのようなワイヤレス通信デバイスは、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することができる。そのため、これらのワイヤレス通信デバイスは、かなりのコンピューティング能力を含むことができる。
ワイヤレス通信デバイスは、データ完全性を維持するために定期的にリフレッシュされる記憶素子(たとえば、メモリセル)をもつ揮発性メモリデバイスを含むことができる。たとえば、記憶素子のうちの一部の保持時間は閾値保持時間(たとえば、32ミリ秒)よりも短いことがある。様々な手法が、少ない保持時間が存在する状態でデータ完全性を維持するために提案されている。第1の手法では、最悪の場合の保持時間内にメモリセルがリフレッシュされるように、リフレッシュコマンドの頻度を増加させることができる。最悪の場合の保持時間は、複数のメモリセルの最少の保持時間を有する特定のメモリセルの保持時間に対応することができる。この手法では、特定の期間に発行されるリフレッシュコマンドの数が2倍以上になることがあり、その結果、メモリセルの多くは、必要であるよりもはるかに多い頻度でリフレッシュされる。第2の手法では、追加のリフレッシュコマンドが、少ない保持時間をもつ各メモリセルに発行され得る。この手法では、特定の期間中に発行されるリフレッシュコマンドの数は、低い保持時間をもつメモリセルの数だけ増加され得る。両方の手法では、リフレッシュコマンドに応答して、メモリセルの単一の行のアドレスが抽出され、メモリセルの単一の行の各セルがリフレッシュされる。
記憶素子をリフレッシュするシステムおよび方法が開示される。デバイスは、複数のメモリバンクを有するメモリアレイを含むことができる。複数のメモリバンクは、記憶素子(たとえば、メモリセル)の複数の行を含むことができる。記憶素子の各行は、特定のワード線に結合され得る。デバイスは、メモリアレイに結合されたリフレッシュ回路(たとえば、周辺回路、メモリコントローラ、または両方)をさらに含むことができる。メモリアレイは、閾値保持時間よりも少ないデータ保持時間を有する1つまたは複数の「弱記憶素子」を含むことがある。弱記憶素子は、メモリアレイまたはデバイスの製造プロセスの試験フェーズの間に識別され得る。メモリアレイの記憶素子の「弱行」に結合されたワード線を識別する情報(たとえば、アドレス)は、記憶デバイス(たとえば、ワンタイムプログラマブル(OTP)メモリ)に記憶され得る。弱行は、少なくとも1つの弱記憶素子を含み得る。リフレッシュ回路は、OTPメモリに結合され得る。
別個のバンクオフセットを有する複数のワード線の各々は、対応する弱記憶素子に結合され得る。たとえば、メモリアレイの第1のメモリバンクの第1のワード線は第1のバンクオフセットを有することができ、メモリアレイの第2のメモリバンクの第2のワード線は第2のバンクオフセットを有することができる。第1のワード線は記憶素子の第1の行に結合され得る。記憶素子の第1の行は、少なくとも1つの弱記憶素子を含み得る。第2のワード線は、記憶素子の第2の行に結合され得る。記憶素子の第2の行は、少なくとも1つの弱記憶素子を含み得る。
リフレッシュ回路は、第1のワード線と第2のワード線とを単一のリフレッシュアドレスにグループ化することができる。たとえば、リフレッシュ回路は、第1のワード線の第1のワード線アドレスと第2のワード線の第2のワード線アドレスとに単一のリフレッシュアドレスをマッピングすることによって第1のワード線と第2のワード線とをグループ化することができる。例証すると、リフレッシュ回路は、OTPメモリに記憶されたデータに基づいて、第1のワード線アドレスと第2のワード線アドレスとに単一のリフレッシュアドレスをマッピングすることができる。
リフレッシュ回路は、単一のリフレッシュアドレスのリフレッシュを実行することができる。たとえば、単一のリフレッシュアドレスは、記憶素子の行に結合されたワード線のワード線アドレスに位置することができる。リフレッシュ回路は、対応する記憶素子の行のリフレッシュを実行することによって単一のリフレッシュアドレスのリフレッシュを実行することができる。たとえば、リフレッシュ回路は、記憶素子の第1の行および記憶素子の第2の行のリフレッシュを実行することができる。リフレッシュ回路は、記憶素子の第1の行から第1のデータを読み出し、その第1のデータを記憶素子の第1の行に書き込み、記憶素子の第2の行から第2のデータを読み出し、その第2のデータを記憶素子の第2の行に書き込むことによってリフレッシュを実行することができる。
特定の態様では、リフレッシュ動作を記憶デバイスに実行する方法は、弱記憶素子に結合されたワード線を識別するステップを含む。方法は、別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化するステップをさらに含む。複数のワード線の各々は、対応する弱記憶素子に結合される。たとえば、複数のワード線は、識別されたワード線のサブセットとすることができる。方法は、単一のリフレッシュアドレスのリフレッシュを実行するステップをさらに含む。
別の態様では、デバイスは、メモリアレイと記憶デバイスとを含む。デバイスはリフレッシュ回路をさらに含む。メモリアレイは、記憶素子の複数の行を含む。各行は特定のワード線に結合される。記憶デバイスは、弱記憶素子に結合されたワード線を識別する情報を記憶するように構成される。リフレッシュ回路は、別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化するように構成される。複数のワード線の各々は、対応する弱記憶素子に結合される。たとえば、複数のワード線は、識別されたワード線のサブセットとすることができる。リフレッシュ回路は、さらに、単一のリフレッシュアドレスのリフレッシュを実行するように構成される。たとえば、リフレッシュ回路は、記憶デバイスに記憶された情報に基づいて複数のワード線アドレスに単一のリフレッシュアドレスをマッピングすることができる。複数のワード線アドレスは、複数のワード線を識別することができる。複数のワード線は、記憶素子の行に結合され得る。リフレッシュ回路は、対応する記憶素子の行のリフレッシュを実行することによって単一のリフレッシュアドレスのリフレッシュを実行することができる。リフレッシュ回路は、記憶素子の行からデータ値を読み出し、そのデータをその記憶素子の行に書き込むことによって記憶素子の行の各々をリフレッシュすることができる。
別の態様では、システムは、メモリアレイと記憶デバイスとを含む。システムはリフレッシュ回路をさらに含む。メモリアレイは、記憶素子の複数の行を含む。各行は特定のワード線に結合される。記憶デバイスは、弱記憶素子に結合されたワード線を識別する情報を記憶するように構成される。リフレッシュ回路は、別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化するように構成される。複数のワード線の各々は、対応する弱記憶素子に結合される。リフレッシュ回路は、さらに、単一のリフレッシュアドレスのリフレッシュを実行するように構成される。
開示される例のうちの少なくとも1つによって提供される1つの特定の利点は、別個のバンクオフセットに対応する多数の弱行が単一のリフレッシュアドレスを使用してリフレッシュされ得ることである。たとえば、リフレッシュアドレスは、弱行に結合されたワード線のワード線アドレスに位置することができる。リフレッシュアドレスは、リフレッシュコマンドの受取り(または生成)に応答して決定され得る。この例では、別個のバンクオフセットを有する多数の弱行は、単一のリフレッシュコマンドに応答してリフレッシュアドレスに基づいてリフレッシュされ得る。本開示の他の態様、利点、および特徴は、以下のセクションを含む本願全体のレビューの後明らかになるであろう。
記憶素子をリフレッシュするように動作可能なシステムの特定の説明的な例のブロック図である。 リフレッシュスケジュールの特定の例の図である。 リフレッシュスケジュールに対応するリフレッシュコマンドの特定の例のタイミング図である。 記憶素子をリフレッシュするように動作可能なシステムの特定の例の図である。 リフレッシュコマンドの特定の例のタイミング図である。 記憶素子をリフレッシュするように動作可能なシステムの特定の例の図である。 記憶素子をリフレッシュするように動作可能なシステムの特定の例の図である。 記憶素子をリフレッシュする方法の特定の説明的な例の流れ図である。 記憶素子をリフレッシュするように動作可能なデバイスのブロック図である。
図1を参照すると、記憶素子をリフレッシュするように動作可能なシステムの特定の説明的な例が開示され、全体的に100で指定される。特定の態様では、システム100の1つまたは複数の構成要素は、通信デバイス、携帯情報端末(PDA)、タブレット、コンピュータ、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、またはセットトップボックスに統合され得る。
以下の説明では、図1のシステム100によって実行される様々な機能は、いくつかの構成要素またはモジュールによって実行されるとして説明されることに留意されたい。しかしながら、構成要素およびモジュールのこの区分は、単に説明のためのものである。代替例では、特定の構成要素またはモジュールによって実行される機能は、多数の構成要素またはモジュールの間で分割されることがある。その上、代替例では、図1の2つ以上の構成要素またはモジュールが、単一の構成要素またはモジュールに統合されることがある。図1に示された各構成要素またはモジュールは、ハードウェア(たとえば、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、コントローラなど)、ソフトウェア(たとえば、プロセッサによって実行可能な命令)、またはそれらの任意の組合せを使用して実装することができる。
システム100は、複数のメモリバンク(たとえば、第1のメモリバンク180および第2のメモリバンク182)を含むメモリアレイ(たとえば、揮発性メモリ)を含む。複数のメモリバンクは、記憶素子(たとえば、メモリセル)のアレイを含むことができる。たとえば、第1のメモリバンク180は、記憶素子の行120を含む。行120の第1の行124は、記憶素子(SE)140、SE142、SE144、1つまたは複数の他の記憶素子、またはそれらの組合せを含むことができる。第2のメモリバンク182は、記憶素子の行184を含む。行184の第2の行126は、SE150、SE152、1つまたは複数の他の記憶素子、またはそれらの組合せを含むことができる。
第1のメモリバンク180および第2のメモリバンク182の各行は、対応するワード線に結合され得る。たとえば、第1の行124は第1のワード線134に結合され得、第2の行126は第2のワード線136に結合され得る。メモリアレイは、図3を参照して説明するように、複数のメモリバンクにわたって複数の領域に分割され得る。各メモリバンクは、図3を参照して説明するように、複数のセクションを含むことができる。
特定のメモリバンクのワード線のバンクオフセットは、特定のメモリバンクにおける対応する記憶素子の行の行インデクスを表すことができる。たとえば、第1のワード線134は、行120の第1の行124の第1の行インデクスを表す第1のバンクオフセット186を有することができる。第2のワード線136は、行184の第2の行126の第2の行インデクスを表す第2のバンクオフセット188を有することができる。第1のバンクオフセット186は第2のバンクオフセット188と異なることがある。
システム100は、第1のメモリバンク180と第2のメモリバンク182とに結合されたリフレッシュ回路(たとえば、メモリコントローラ166、周辺回路164、または両方)を含むことができる。システム100は、行選択(RAS)に先立つ列選択(CAS)リフレッシュ(CBR)ブロック104、不揮発性メモリ(たとえば、ワンタイムプログラマブル(OTP)メモリ102)、または両方を含むことができる。CBRブロック104、OTPメモリ102、または両方は、リフレッシュ回路(たとえば、周辺回路164)に結合され得る。特定の実施態様では、CBRブロック104、OTPメモリ102、および周辺回路164のうちの少なくとも1つは、揮発性メモリデバイスまたはダイナミックランダムアクセスメモリ(DRAM)に含まれ得る。
OTPメモリ102は、行120および行184の第1のサブセットの行(たとえば、弱行)のワード線アドレス116を記憶する(または表す)ことができる。第1のサブセットの行の各行は、閾値保持時間(たとえば、32ミリ秒)を満たさない(たとえば、閾値保持時間よりも少ない)データ保持時間を有する少なくとも1つの記憶素子に結合され得る。特定の例では、OTPメモリ102は、行120および行184の第2のサブセットの行(たとえば、強行)の第2のワード線アドレスを記憶する(または表す)ことができる。第2のサブセットの行の各行の各記憶素子は、閾値保持時間を満たす(たとえば、閾値保持時間以上である)データ保持時間を有することができる。第1のサブセットの行、第2のサブセットの行、または両方は、第1のメモリバンク180および第2のメモリバンク182の製造プロセスの一部としてのスクリーニング(または試験)中に識別され得、ワード線アドレス116、第2のワード線アドレス、またはそれらの組合せを表すデータが、OTPメモリ102に記憶され得る。
動作中、リフレッシュ回路(たとえば、メモリコントローラ166または周辺回路164)は、リフレッシュコマンド108を生成することができる。たとえば、リフレッシュ回路は、リフレッシュコマンド108を周期的に生成することができる。リフレッシュ回路は、特定の期間(たとえば、32ミリ秒)内に特定の数(たとえば、8192(8K)+512個)のリフレッシュコマンドを生成することができる。特定の実施態様では、メモリコントローラ166は、リフレッシュコマンド108を生成することができ、リフレッシュコマンド108を周辺回路164に供給することができる。代替の実施態様では、周辺回路164が、リフレッシュコマンド108を生成することができる。
周辺回路164は、カウンタ170に基づいて、リフレッシュコマンド108が弱行リフレッシュコマンドであるかどうかを決定することができる。たとえば、すべてのn番目のリフレッシュコマンドは弱行リフレッシュコマンドに対応することができ、他の(たとえば、1番目からn-1番目の)リフレッシュコマンドは、正規行リフレッシュコマンド(または強行リフレッシュコマンド)に対応することができる。周辺回路164は、カウンタ170が特定の値(たとえば、0)を有するという決定に応答してリフレッシュコマンド108が弱行リフレッシュコマンドであると決定することができる。周辺回路164は、カウンタ170が別の値(たとえば、正の値)を有するという決定に応答してリフレッシュコマンド108が正規行リフレッシュコマンド(または強行リフレッシュコマンド)であると決定することができる。周辺回路164は、リフレッシュコマンド108が弱行リフレッシュコマンドであるかどうかを決定した後にまたは決定する前にカウンタ170を更新(たとえば、1モジュロnだけインクリメント)することができる。
各正規行リフレッシュコマンドの受取り(または生成)に応答して、周辺回路164は、図3を参照して説明するように、CBRブロック104によって表されたインデクス値118に基づいて、行120、行184、または両方の連続する行を更新することができる。各弱行リフレッシュコマンド(または各強行リフレッシュコマンド)の受取りに応答して、周辺回路164は、図3を参照して説明するように、複数のワード線(たとえば、第1のワード線134および第2のワード線136)を単一のリフレッシュアドレス(たとえば、リフレッシュアドレス172または第2のリフレッシュアドレス)にグループ化することができ、リフレッシュアドレス172のリフレッシュを実行することができる。たとえば、周辺回路164は、図5を参照して説明するように、OTPメモリ102に記憶されたデータに基づいてリフレッシュアドレスをワード線アドレスにマッピングすることができる。ワード線アドレスは、記憶素子の行に結合されたワード線を識別することができる。記憶素子の行は、別個のバンクオフセットを有することができる。周辺回路164は、記憶素子の行の各々をリフレッシュすることによってリフレッシュアドレスのリフレッシュを実行することができる。たとえば、周辺回路164は、記憶素子の行の各行からデータを読み出し、そのデータをその行に書き込むことができる。
システム100は、別個のバンクオフセットを有する複数の弱行のメモリリフレッシュを行うために単一のリフレッシュアドレスの使用を可能にすることができる。たとえば、複数のワード線が、単一のリフレッシュアドレスにグループ化され得る。複数のワード線が、別個のバンクオフセットを有する複数の弱行に結合され得る。単一のリフレッシュアドレスのリフレッシュは、複数の弱行の各々をリフレッシュすることによって実行され得る。
図2Aを参照すると、リフレッシュスケジュール204の特定の例の図が示される。特定の態様では、周辺回路164は、本明細書で説明するように、リフレッシュスケジュール204に基づいて、図1のリフレッシュコマンド108が弱行リフレッシュコマンドあるかまたは正規行リフレッシュコマンドであるかを決定することができる。
図1のメモリアレイは、図3を参照して説明するように、複数のメモリバンクにわたって複数の領域(たとえば、領域0〜3)に分割することができる。リフレッシュスケジュール204は、第1の数(たとえば、8192(8K)個)の正規行リフレッシュタイムスロットと、第2の数(たとえば、512個)の弱行リフレッシュタイムスロットとを含むことができる。第1の数の正規行リフレッシュタイムスロットは、領域の間で分割され得る。たとえば、リフレッシュスケジュール204は、領域0に対応する0〜2047正規行リフレッシュタイムスロットを含むことができ、領域1に対応する2048〜4095の正規行リフレッシュタイムスロットを含むことができ、領域2に対応する4096〜6143正規行リフレッシュタイムスロットを含むことができ、領域3に対応する6144〜8191の正規行リフレッシュタイムスロットを含むことができ、またはそれらの組合せである。
リフレッシュスケジュール204において、特定の領域の正規行リフレッシュタイムスロットには、別の領域に対応する弱行リフレッシュタイムスロットが散在することができる。たとえば、領域0の正規行リフレッシュタイムスロット0〜2047には、領域2に対応する弱行リフレッシュタイムスロット(たとえば、弱行リフレッシュタイムスロット206)が散在することができ、領域1の正規行リフレッシュタイムスロット2048〜4095には、領域3に対応する弱行リフレッシュタイムスロット(たとえば、弱行リフレッシュタイムスロット208)が散在することができ、領域2の正規行リフレッシュタイムスロット4096〜6143には、領域0に対応する弱行リフレッシュタイムスロット(たとえば、弱行リフレッシュタイムスロット210)が散在することができ、領域3の正規行リフレッシュタイムスロット6144〜8191には、領域1に対応する弱行リフレッシュタイムスロット(たとえば、弱行リフレッシュタイムスロット212)が散在することができ、またはそれらの組合せである。
周辺回路164は、カウンタ170に基づいて、リフレッシュコマンド108に対応するリフレッシュスケジュール204のリフレッシュタイムスロットを識別することができる。たとえば、カウンタ170の特定の値は、リフレッシュスケジュール204の特定のタイムスロットに対応することができる。周辺回路164は、リフレッシュタイムスロットが正規行リフレッシュタイムスロットに対応するかまたは弱行リフレッシュタイムスロットに対応するかに基づいてリフレッシュコマンド108が正規行リフレッシュに対応するかまたは弱行リフレッシュに対応するかを決定することができる。周辺回路164は、図3を参照して説明するように、リフレッシュタイムスロットが正規行リフレッシュタイムスロット(たとえば、正規行リフレッシュタイムスロット0〜8191のうちの1つ)に対応するという決定に応答して、CBRブロック104によって表されたインデクス値118に基づいて正規行リフレッシュを実行することができる。周辺回路164は、図3を参照して説明するように、リフレッシュタイムスロットが弱行リフレッシュタイムスロット(たとえば、弱行リフレッシュタイムスロット206〜212のうちの1つ)に対応するという決定に応答して、リフレッシュアドレス172に基づいて弱行リフレッシュを実行することができる。
特定の例では、第1のリフレッシュスケジュールは、弱行リフレッシュタイムスロットを含むことができ、第2のリフレッシュスケジュールは、強行リフレッシュタイムスロットを含むことができる。たとえば、「強」行リフレッシュタイムスロットは、記憶素子の強行のリフレッシュに対応することができる。記憶素子の強行の各記憶素子は、閾値保持時間を満たすデータ保持時間を有することができる。周辺回路164は、図1に関して説明したように、カウンタ170に基づいて、リフレッシュコマンドが弱行リフレッシュコマンドに対応するかまたは強行リフレッシュコマンドに対応するかを決定することができる。周辺回路164は、リフレッシュコマンドが弱行リフレッシュコマンドに対応するという決定に応答して第1のリフレッシュスケジュールに基づいてリフレッシュを実行することができる。代替として、周辺回路164は、リフレッシュコマンドが強行リフレッシュコマンドに対応するという決定に応答して第2のリフレッシュスケジュールに基づいてリフレッシュを実行することができる。第1のリフレッシュスケジュールは、第2のリフレッシュスケジュールと無関係とすることができる。周辺回路164は、第1のリフレッシュスケジュールに基づいてリフレッシュアドレス172のリフレッシュを実行することができ、第2のリフレッシュスケジュールに基づいて第2のリフレッシュアドレスのリフレッシュを実行することができる。第2のリフレッシュアドレスは、図1を参照して説明したように、強行のワード線アドレスに位置することができる。特定の例では、リフレッシュアドレス172の第1のリフレッシュレートは、第2のリフレッシュアドレスの第2のリフレッシュレートの実質的に2倍とすることができる。たとえば、第1の弱行リフレッシュと次の弱行リフレッシュとの間の第1の間隔は、第1の強行リフレッシュと次の強行リフレッシュとの間の第2の間隔のほぼ半分とすることができる。
リフレッシュスケジュール204は、弱行のリフレッシュ間の間隔を減少させることができる。たとえば、特定の領域(たとえば、領域0)の特定の弱行(たとえば、図1の第1の行124)は、特定の領域(たとえば、領域0)に対応する正規行リフレッシュタイムスロット(たとえば、正規行リフレッシュタイムスロット0〜2047のうちの1つ)に基づいてリフレッシュされてもよく、別の領域(たとえば、領域2)の正規行リフレッシュタイムスロットの中間の弱行リフレッシュタイムスロット(たとえば、弱行リフレッシュタイムスロット210)に基づいてリフレッシュされてもよい。
図2Bを参照すると、リフレッシュコマンドの特定の例のタイミング図が示され、全体的に202で指定される。タイミング図202は、リフレッシュスケジュール(たとえば、リフレッシュスケジュール204)に対応することができる。
図1のリフレッシュ回路(たとえば、メモリコントローラ166または周辺回路164)は、第1の信号(REF)をアサートすることによって正規行リフレッシュコマンド(たとえば、リフレッシュコマンド108)を生成することができる。正規行リフレッシュコマンドは、リフレッシュスケジュール204に対応することができる。たとえば、周辺回路164は、正規行リフレッシュコマンド246が正規行リフレッシュタイムスロット0〜2047に対応し、正規行リフレッシュコマンド248が正規行リフレッシュタイムスロット2048〜4095に対応し、正規行リフレッシュコマンド250が正規行リフレッシュタイムスロット4096〜6143に対応し、正規行リフレッシュコマンド252が正規行リフレッシュタイムスロット6144〜8191に対応し、またはそれらの組合せであると決定することができる。
リフレッシュ回路(たとえば、メモリコントローラ166または周辺回路164)は、第2の信号(追加のリフレッシュ)をアサートすることによって弱行リフレッシュコマンド(たとえば、リフレッシュコマンド108)を生成することができる。弱行リフレッシュコマンドは、リフレッシュスケジュール204に対応することができる。たとえば、周辺回路164は、弱行リフレッシュコマンド236が弱行リフレッシュタイムスロット206に対応し、弱行リフレッシュコマンド238が弱行リフレッシュタイムスロット208に対応し、弱行リフレッシュコマンド240が弱行リフレッシュタイムスロット210に対応し、弱行リフレッシュコマンド242が弱行リフレッシュタイムスロット212に対応し、またはそれらの組合せであると決定することができる。
したがって、タイミング図202に基づいて生成されたリフレッシュコマンドは、弱行のリフレッシュ間の間隔を減少させることができる。たとえば、特定の領域(たとえば、領域0)の特定の弱行(たとえば、図1の第1の行124)は、特定の領域(たとえば、領域0)に対応する正規行リフレッシュコマンド(たとえば、正規行リフレッシュコマンド246のうちの1つ)に基づいてリフレッシュされてもよく、別の領域(たとえば、領域2)の正規行リフレッシュコマンドの中間で生成される弱行リフレッシュコマンド(たとえば、弱行リフレッシュコマンド240)に基づいてリフレッシュされてもよい。
図3を参照すると、記憶素子をリフレッシュするように動作可能なシステムの特定の例の図が示され、全体的に300で指定される。システム300は、図1のシステム100の1つまたは複数の構成要素を含むことができる。たとえば、システム300は、周辺回路164、不揮発性メモリ(たとえば、OTPメモリ102)、CBRブロック104、またはそれらの組合せを含むことができる。特定の実施態様では、周辺回路164は、OTPメモリ102、CBRブロック104、または両方を含むことができる。周辺回路164は、マルチプレクサ(MUX)328を介してCBRブロック104に結合された行アドレス(RA)ラッチ306を含むことができる。MUX328は、パッド326に結合され得る。
システム300は、メモリアレイを含むことができる。メモリアレイは、複数のメモリバンク(たとえば、メモリバンク310、312、314、316、318、320、322、および324)を含むことができる。メモリバンク310〜324は、第1のメモリバンク180と第2のメモリバンク182とを含むことができる。各メモリバンクは、複数の(たとえば、2つの)セクション(たとえば、セクション0およびセクション1)を含む。各セクションは、複数の(たとえば、512の)領域(たとえば、領域0、領域1、領域2、および領域3)を含むことができる。各領域は、記憶素子の複数の行を含む。
メモリアレイの特定の行が、対応するワード線に結合され得る。各ワード線は、特定のワード線アドレスを有することができる。特定のワード線アドレスの第1の部分(たとえば、3つの最上位ビット)は、ワード線に対応する記憶素子の特定の行を含む特定のメモリバンク(たとえば、メモリバンク310、312、314、316、318、320、322、または324)を表すことができる。特定のワード線アドレスの第2の部分(たとえば、4番目〜17番目の最上位ビット)は、特定のワード線、特定の行、または両方のバンクオフセット(たとえば、行インデクス)を表すことができる。たとえば、特定のメモリバンクのセクション0の領域0は、第1のバンクオフセット(たとえば、0)から始めて第2のバンクオフセット(たとえば、2047)までのバンクオフセットをもつ行(またはワード線)を含むことができる。セクション0の領域1〜3の各々は、連続するバンクオフセットを有する行を含むことができる。セクション1の領域0は、第1のバンクオフセット(たとえば、8192)から始めて第2のバンクオフセット(たとえば、10239)までのバンクオフセットをもつ行(またはワード線)を含むことができる。セクション1の領域1〜3の各々は、連続するバンクオフセットを有する行を含むことができる。
システム300は、複数の弱行レジスタ(たとえば、弱行レジスタ308および弱行レジスタ330)を含む。特定の弱行レジスタは、特定のセクションに対応することができる。たとえば、弱行レジスタ308は、メモリバンク310の特定のセクション(たとえば、セクション1)に対応することができる。別の例として、弱行レジスタ330は、メモリバンク312の特定のセクション(たとえば、セクション1)に対応することができる。
メモリアレイの特定の記憶素子へのメモリ(たとえば、読出し/書込み)アクセス中に、周辺回路164は、特定の記憶素子のアドレスをパッド326に与えることができ、第1の制御信号をMUX328に与えることができる。特定の記憶素子は、特定のワード線と特定のビット線とに結合され得る。アドレスは、特定のワード線のワード線アドレスと、特定のビット線のビット線アドレスとを表すことができる。MUX328は、第1の制御信号に応答してパッド326からアドレスを読み出すことができ、アドレスに対応するセクションオフセットを決定することができ、セクションオフセットをRAラッチ306に与えることができる。周辺回路164は、同様に、アドレスに基づいて列アドレスを決定することができ、列アドレスを列アドレスラッチに与えることができる。周辺回路164は、特定のメモリバンク(たとえば、メモリバンク310、312、314、316、318、320、322、または324)の特定のセクション(たとえば、セクション0またはセクション1)に対応する行ストローブをアクティブにすることができる。周辺回路164は、特定のメモリバンクの特定のセクションに対応する列ストローブをアクティブにすることができる。周辺回路164は、データ(たとえば、0または1)を特定の記憶素子から読み出しまたは特定の記憶素子に書き込むことができる。
周辺回路164は、図1を参照して説明したように、正規行リフレッシュコマンド(たとえば、図1のリフレッシュコマンド108)を受け取る(または生成する)ことができる。CBRブロック104は、第1のセクションオフセットを表す図1のインデクス値118を記憶することができる。たとえば、第1のセクションオフセットは、第1の領域(たとえば、領域0または領域3)に含まれる特定の行(たとえば、行0、行100、行2047、または行8191)に結合された特定のワード線を表すことができる。周辺回路164は、正規行リフレッシュコマンドの受取り(または生成)に応答して第2の制御信号をMUX328に与えることができる。MUX328は、第2の制御信号に応答してCBRブロック104からのインデクス値118をRAラッチ306にロードすることができる。周辺回路164は、メモリアレイの各セクションのインデクス値118によって表された第1のセクションオフセットに対応する特定の行をリフレッシュすることができる。たとえば、周辺回路164は、各メモリバンク(たとえば、メモリバンク310、312、314、316、318、320、322、および324)の第1のセクション(たとえば、セクション0)の第1の行をリフレッシュすることができ、各メモリバンク(たとえば、メモリバンク310、312、314、316、318、320、322、および324)の第2のセクション(たとえば、セクション1)の第2の行をリフレッシュすることができる。第1の行は第1のワード線に結合され得、第2の行は第2のワード線に結合され得る。第1のワード線および第2のワード線は、同じセクションオフセット(たとえば、特定のセクションオフセット)に対応することができる。記憶素子の行(たとえば、図1の第1の行124または第2の行126)をリフレッシュすることは、記憶素子の行からデータ値を読み出すことと、そのデータ値をその記憶素子の行に戻して書き込むこととを含むことができる。
周辺回路164は、第2のインデクス値を表すためにCBRブロック104を更新(たとえば、1だけモジュロインクリメント)することができる。第2のインデクス値は、次の正規行リフレッシュコマンドの受取りに応答してリフレッシュされるべき第1の領域(たとえば、領域0)の次の行(たとえば、行1または行101)に結合された次のワード線または次の領域(たとえば、領域1または領域0)の第1の行(たとえば、行2048または行0)に結合された第1のワード線を表すことができる。
周辺回路164は、図1を参照して説明したように、弱行リフレッシュコマンド(たとえば、図1のリフレッシュコマンド108)を受け取る(または生成する)ことができる。OTPメモリ102は、図5を参照して説明するように、リフレッシュアドレス172をワード線アドレス116にマッピングするデータを含むことができる。ワード線アドレス116のうちの第1のワード線アドレスは、メモリバンク310の第1のセクション(たとえば、セクション1)の第1の行(たとえば、行0)に結合された第1のワード線に対応することができる。ワード線アドレス116のうちの第2のワード線アドレスは、メモリバンク310の第2のセクション(たとえば、セクション0)の第2の行(たとえば、行0または行3000)に結合された第2のワード線に対応することができる。追加としてまたは代替において、ワード線アドレス116のうちの第3のワード線アドレスは、別のメモリバンク(たとえば、メモリバンク312)の特定のセクション(たとえば、セクション0またはセクション1)の第3の行(たとえば、行0、行1102、行2056、行3000、または行8000)に結合された第3のワード線に対応することができる。第1のワード線、第2のワード線、および第3のワード線の各々は、少なくとも1つの対応する弱記憶素子に結合され得る。
特定の例では、第1のワード線アドレス、第2のワード線アドレス、および第3のワード線アドレスは、同じバンクオフセット(たとえば、行0)に対応することができる。代替例では、第1のワード線アドレス、第2のワード線アドレス、および第3のワード線アドレスのうちの少なくとも2つは、別個のバンクオフセットに対応することができる。第1のワード線アドレスは、メモリバンク310の第1のセクション(たとえば、セクション1)の第1の領域(たとえば、領域0、1、2、または3)に対応することができる。第2のワード線アドレスは、メモリバンク310の第2のセクション(たとえば、セクション0)の第2の領域(たとえば、領域0、1、2、または3)に対応することができる。第3のワード線アドレスは、メモリバンク312の特定のセクション(たとえば、セクション0またはセクション1)の第3の領域(たとえば、領域0、1、2、または3)に対応することができる。
特定の例では、第1のワード線アドレス、第2のワード線アドレス、または第3のワード線アドレスは、同じ領域に対応することができる。たとえば、第1のワード線アドレスは、メモリバンク310の第1のセクションの領域0に対応することができ、第2のワード線アドレスは、メモリバンク310の第2のセクションの領域0に対応することができ、第3のワード線アドレスは、メモリバンク312の特定のセクションの領域0に対応することができる。
代替例では、第1のワード線アドレス、第2のワード線アドレス、または第3のワード線アドレスのうちの少なくとも2つは、別個の領域に対応することができる。たとえば、第1のワード線アドレスは、メモリバンク310の第1のセクションの領域0に対応することができ、第2のワード線アドレスは、メモリバンク310の第2のセクションの領域2に対応することができ、第3のワード線アドレスは、メモリバンク312の特定のセクションの領域3に対応することができる。
周辺回路164は、第1のワード線、第2のワード線、および第3のワード線をリフレッシュアドレス172にグループ化することができる。たとえば、周辺回路164は、図5を参照して説明するように、OTPメモリ102に記憶されたデータに基づいてリフレッシュアドレス172をワード線アドレス116にマッピングすることができる。例証すると、OTPメモリ102は、図5を参照して説明するように、各メモリバンク(たとえば、メモリバンク310およびメモリバンク312)に対応するバンクOTPメモリを含むことができる。周辺回路164は、図5を参照して説明するように、リフレッシュアドレス172に基づいて1つまたは複数のインデクスを決定することができる。周辺回路164は、インデクスを各バンクOTPメモリのエントリにマッピングすることができる。バンクOTPメモリの特定のエントリは、ワード線アドレス116のうちの特定のワード線アドレスを表すエントリデータを含むことができる。周辺回路164は、1つまたは複数のインデクスに対応する各バンクOTPメモリのエントリのエントリデータに基づいてリフレッシュアドレス172をワード線アドレス116にマッピングすることができる。
周辺回路164は、ワード線アドレス116またはその一部を、対応する弱行レジスタに連続して書き込むことができる。たとえば、周辺回路164は、第1のワード線アドレスの第1の部分(たとえば、3つの最上位ビット)に基づいて第1のメモリバンク(たとえば、メモリバンク310)を決定することができる。第1のワード線の第1のバンクオフセットは、第1のワード線アドレスの第2の部分(たとえば、4番目〜17番目の最上位ビット)に対応することができる。周辺回路164は、第1のワード線アドレスの第3の部分(たとえば、4番目の最上位ビット)に基づいて第1のセクション(たとえば、セクション1)を決定することができる。周辺回路164は、第1のワード線アドレスの第4の部分(たとえば、5番目〜17番目の最上位ビット)に基づいて第1のセクションオフセットを決定することができる。
周辺回路164は、第1のメモリバンクの第1のセクションに対応する弱行レジスタに第1のセクションオフセットを書き込むことができる。たとえば、周辺回路164は、メモリバンク310の第1のセクション(たとえば、セクション1)に対応する弱行レジスタ308に第1のセクションオフセットを書き込むことができる。
周辺回路164は、同様に、ワード線アドレス116のうちの第2のワード線アドレスに基づく第2のセクションオフセットを、対応する弱行レジスタに書き込むことができる。周辺回路164は、ワード線アドレス116のうちの第3のワード線アドレスに基づく第3のセクションオフセットを、対応する弱行レジスタに書き込むことができる。特定の例では、周辺回路164は、メモリバンク310、312、314、316、318、320、322、および324の各々の各セクションに対応する弱行レジスタにセクションオフセットを書き込むことができる。
特定の例では、周辺回路164は、弱行リフレッシュコマンドの受取りの前に、セクションオフセットを、対応する弱行レジスタに書き込むことができる。たとえば、周辺回路164は、以前に受け取ったリフレッシュコマンド(たとえば、以前に受け取った弱行リフレッシュコマンドまたは以前に受け取った正規行リフレッシュコマンド)に対応する記憶素子をリフレッシュした後、対応する弱行レジスタにセクションオフセットを書き込むことができる。周辺回路164は、弱行リフレッシュコマンドの受取りに応答して、弱行レジスタのセクションオフセットによって表されたワード線に結合された記憶素子の行をリフレッシュすることができる。周辺回路164は、OTPメモリ102から読み出されるべき次のグループのワード線アドレスを表すためにリフレッシュアドレス172(たとえば、OTPインデクス)を更新(たとえば、1だけモジュロインクリメント)することができる。たとえば、周辺回路164は、特定のカウンタの値に基づいてリフレッシュアドレス172の値を決定することができ、リフレッシュアドレス172の値の決定の後、特定のカウンタの値を更新(たとえば、1だけモジュロインクリメント)することができる。OTPメモリ102は、図5を参照して説明するように、リフレッシュアドレス172の更新値を次のグループのワード線アドレスにマッピングするデータを含むことができる。
周辺回路164は、同じ時間間隔で、ワード線アドレス116に対応するワード線(たとえば、第1のワード線、第2のワード線、および第3のワード線)の各々をリフレッシュすることができる。たとえば、ワード線(たとえば、第1のワード線、第2のワード線、および第3のワード線)の各々の連続するリフレッシュ間の継続期間は同じとすることができる。例証すると、リフレッシュアドレス172は、時間t1に第1の値を有することができる。特定の時間間隔の間のリフレッシュアドレス172へのいくつかの更新の後、リフレッシュアドレス172は第1の値に循環して戻ることができる。第1の値はワード線アドレス116に位置することができる。ワード線アドレス116に対応するワード線(たとえば、第1のワード線、第2のワード線、および第3のワード線)の各々は、リフレッシュアドレス172が特定の時間間隔で第1の値を有することに応答してリフレッシュされ得る。
したがって、システム300は、弱行リフレッシュコマンドに応答して複数の弱行のメモリリフレッシュを可能にすることができる。したがって、弱行の弱記憶素子は、他の記憶素子よりも高い頻度でリフレッシュされ得る。たとえば、特定の弱行は、対応する正規行リフレッシュコマンドに応答しておよび対応する弱行リフレッシュコマンドに応答してリフレッシュされ得る。別個のバンクオフセットを有する複数の弱行は、単一のリフレッシュアドレスにグループ化され得る。別個のバンクオフセットを有する行は、弱行リフレッシュコマンドに応答してリフレッシュされ得る。
図4を参照すると、リフレッシュコマンドの特定の例のタイミング図が示され、全体的に400で指定される。特定の例では、タイミング図400は、図2のリフレッシュスケジュール204に対応することができる。
図1のリフレッシュ回路(たとえば、メモリコントローラ166または周辺回路164)は、リフレッシュコマンドを生成するために第1の信号(REF CMD)をアサートすることができる。たとえば、図1を参照して説明したように、すべてのn番目のリフレッシュコマンドは弱行リフレッシュコマンドとすることができ、他のリフレッシュコマンド(たとえば、1番目〜n-1番目)は正規行リフレッシュコマンドとすることができる。タイミング図400は、正規行リフレッシュコマンドが弱行リフレッシュコマンド236、238、240、および242と交互配置されることを表している。
周辺回路164は、第1の弱行リフレッシュコマンド(たとえば、弱行リフレッシュコマンド236)の受取りの後に、および後続の弱行リフレッシュコマンド(たとえば、弱行リフレッシュコマンド238)の受取りの前に、対応する弱行レジスタにセクションオフセットを書き込むことができる。対応する弱行リフレッシュコマンドの受取りの前に弱行レジスタにバンクオフセットを書き込むことは、より速い弱行リフレッシュをもたらすことができる。その結果として、メモリの一部(たとえば、弱行)がメモリ(たとえば、読出しまたは書込み)アクセスに利用できないリフレッシュ間隔がより短くなり得る。
図5を参照すると、記憶素子をリフレッシュするように動作可能なシステムの特定の例の図が示され、全体的に500で指定される。特定の例では、システム500は、図1のシステム100の1つまたは複数の構成要素、図3のシステム300の1つまたは複数の構成要素、またはそれらの組合せを含むことができる。図5において、システム500はメモリバンク310、312、314、316、318、320、322、および324を含む。
メモリバンク310、312、314、316、318、320、322、および324の各々は、複数のセクション(たとえば、(セクション0およびセクション1)を含む。各セクションは、各々特定の数(たとえば、16個)の行をもつ第2の数(たとえば、512個)の領域から形成された第1の数(たとえば、8192個)の行を含む。
図1のOTPメモリ102は、各メモリバンクに対応するバンクOTPメモリを含むことができる。たとえば、OTPメモリ102は、図3のメモリバンク310に対応する第1のバンクOTPメモリ、メモリバンク312に対応する第2のバンクOTPメモリなどを含むことができる。例証すると、OTPメモリ102は、メモリバンク310に関連付けられたバンクOTPメモリ502を含む。バンクOTPメモリ502は、メモリバンク310の第1のセクション(たとえば、セクション0)に対応する第1の組のエントリと、メモリバンク310の第2のセクション(たとえば、セクション1)に対応する第2の組のエントリとを含むことができる。第1の組のエントリおよび第2の組のエントリは各々第1の数(たとえば、512個)のエントリを含むことができる。第1の組のエントリは、メモリバンク310の第1のセクションの各領域に対応するエントリのサブセット(たとえば、単一のエントリ)を含むことができる。各エントリは、メモリバンク310の対応する領域の弱行に結合された特定のワード線のワード線アドレスを表すことができる。
図1のOTPメモリ102は、図1のリフレッシュアドレス172を複数のワード線アドレスにマッピングするデータを含むことができる。たとえば、リフレッシュアドレス172は、バンクOTPメモリ(たとえば、バンクOTPメモリ502)の各々の1つまたは複数のエントリインデクスに対応することができる。
動作中、周辺回路164は、メモリバンク310、312、314、316、318、320、322、および324の各々に関連付けられたバンクOTPメモリの各々からエントリを連続して読み出すことができる。たとえば、リフレッシュアドレス172が特定の値(たとえば、0)を有するとき、周辺回路164は、カウンタに基づいてバンクOTPメモリの各々から第1のエントリ(たとえば、エントリ0)および第2のエントリ(たとえば、エントリ512)を読み出すことができる。例証すると、周辺回路164は、リフレッシュアドレス172に基づいて、第1のエントリインデクス(たとえば、リフレッシュアドレス172の値)および第2のエントリインデクス(たとえば、512+リフレッシュアドレス172の値)を決定することができる。周辺回路164は、特定のバンクOTPメモリから、第1のエントリインデクス(たとえば、エントリ0)に対応する第1のエントリデータと、第2のエントリインデクス(たとえば、エントリ512)に対応する第2のエントリデータとを読み出す。周辺回路164は、本明細書で説明するように、第1のエントリデータに基づいて第1のワード線の第1のバンクオフセットを決定することができる。
第1のワード線の第1のワード線アドレスは、メモリバンク310を表す第1の部分と、第1のセクション(たとえば、セクション0)を表す第2の部分と、第1の領域(たとえば、領域3)を表す第3の部分と、第1の領域オフセット(たとえば、0〜15の間の値)を表す第4の部分とを含むことができる。第2の部分、第3の部分、および第4の部分は、第1のワード線の第1のバンクオフセット(たとえば、0〜16383の間の値)を表すことができる。第3の部分および第4の部分は、第1のセクションオフセット(たとえば、0〜8191の間の値)を表すことができる。周辺回路164は、メモリバンク310に対応するバンクOTPメモリから第1のエントリデータが抽出されたという決定に応答して第1のワード線アドレスの第1の部分を決定することができる。周辺回路164は、第1のエントリインデクスに基づいて第1のワード線アドレスの第2の部分および第3の部分を決定することができる。周辺回路164は、第1のエントリデータに基づいて第1のワード線アドレスの第4の部分を決定することができる。周辺回路164は、第3の部分と第4の部分とを連結することによって第1のセクションオフセットを決定することができる。周辺回路164は、メモリバンク310の第1のセクション(たとえば、セクション0)に対応する弱行レジスタに第1のセクションオフセットを書き込むことができる。
周辺回路164は、バンクOTPメモリ502の第2のエントリ(たとえば、エントリ512)から第2のエントリデータを読み出すことができる。周辺回路164は、メモリバンク310の第2のセクション(たとえば、セクション1)に対応する図3の弱行レジスタ308に、第2のエントリデータに対応する第2のセクションオフセットを書き込むことができる。
同様に、周辺回路164は、他のメモリバンク(たとえば、メモリバンク312)のうちの1つまたは複数に対応するメモリバンクの第1のエントリから第1のエントリデータを読み出すことができる。周辺回路164は、他のメモリバンクのうちの1つまたは複数に属する第1のセクション(たとえば、セクション0)に対応する弱行レジスタに、第1のエントリデータに対応する第1のセクションオフセットを書き込むことができる。周辺回路164は、第2のバンクOTPメモリの第2のエントリから第2のエントリデータを読み出すことができ、他のメモリバンクのうちの1つまたは複数に属する弱行レジスタに、第2のエントリデータに対応する第2のセクションオフセットを書き込むことができる。
周辺回路164は、リフレッシュアドレス172のリフレッシュを実行することができる。たとえば、周辺回路164は、第1のメモリバンク(たとえば、メモリバンク310)の第1の組のワード線に対応する記憶素子の第1の組の行をリフレッシュすることができる。例証すると、周辺回路164は、メモリバンク310のセクション0に関連付けられた弱行レジスタに記憶された第1のセクションオフセットに対応する第1の行(たとえば、図1の第1の行124)をリフレッシュすることができる。周辺回路164は、メモリバンク310のセクション1に関連付けられた弱行レジスタ308に記憶された第2のセクションオフセットに対応する第2の行(たとえば、図1の第2の行126)をリフレッシュすることができる。同様に、周辺回路164は、第2のメモリバンク(たとえば、メモリバンク312)の第2の組のワード線に対応する記憶素子の第2の行をリフレッシュすることができる。周辺回路164は、メモリバンク312のセクション0に関連付けられた弱行レジスタに記憶された第1のセクションオフセットに対応する第1の行(たとえば、図1の第1の行124)をリフレッシュすることができる。周辺回路164は、メモリバンク312のセクション1に関連付けられた弱行レジスタ330に記憶された第2のセクションオフセットに対応する第2の行(たとえば、図1の第2の行126)をリフレッシュすることができる。特定の例では、メモリバンク310の第1の組のワード線の第1のワード線は、第1のバンクオフセットを有することができる。メモリバンク312の第2の組のワード線は、第1のバンクオフセットを有する第2のワード線を除外することができる。第1のワード線はメモリバンク310の第1の行に結合され得、第2のワード線はメモリバンク312の第2の行に結合され得る。周辺回路164は、リフレッシュアドレス172のリフレッシュを実行すると、第1の行を含むメモリバンク310の第1の組の行をリフレッシュすることができ、第2の行を除くメモリバンク312の第2の組の行をリフレッシュすることができる。
特定のメモリバンク(たとえば、メモリバンク310)の特定のセクション(たとえば、セクション0)の特定の領域(たとえば、領域3)は、第1の数の弱行を含むことができる。対応するバンクOTPメモリ(たとえば、バンクOTPメモリ502)は、セクション0の領域3に対応する第2の数のエントリを有することができる。特定の例では、第1の数の弱行は第2の数のエントリと異なることがある。第1の数の弱行が第2の数のエントリよりも少ない場合、セクション0の領域3に対応するバンクOTPメモリ502の1つまたは複数のエントリは、正規行(たとえば、弱記憶素子を含まない行)のアドレスを含むことができる。
第1の数の弱行が第2の数のエントリよりも多い場合、弱行のうちの1つまたは複数は、セクション0の領域3に対応するバンクOTPメモリ502のエントリに含まれないことがある。交替に、バンクOTPメモリは、そのような状況に適合するために追加のビットを含むことができる。
たとえば、バンクOTPメモリ504は、エントリごとに追加のビットを含むバンクOTPメモリを示している。追加のビットは、エントリに関連付けられた領域を表すことができる。たとえば、バンクOTPメモリ504は、特定の領域(たとえば、メモリバンク310のセクション0の領域2)に関連付けられた多数の(たとえば、2つの)エントリを含むことができる。特定の例では、バンクOTPメモリ504は、特定の領域(たとえば、メモリバンク310のセクション0の領域3)に関連付けられたエントリを含まないことがある。この例では、周辺回路164は、バンクOTPメモリ504から特定のエントリに対応する追加のビットを読み出すことができる。周辺回路164は、特定のエントリのエントリインデクスに基づくセクションを表すワード線アドレスの第2の部分を決定することができ、追加のビットに基づく領域を表すワード線アドレスの第3の部分を決定することができる。周辺回路164は、特定のエントリの追加のビット(たとえば、第3の部分)とエントリデータとを連結することによって第1のセクションオフセットを生成することができる。
バンクOTPメモリ502は、バンクOTPメモリ504(たとえば、6ビット*1024エントリ=6144ビット)よりも小さいサイズ(たとえば、4ビット*1024エントリ=4096ビット)を有することができる。特定の例では、OTPメモリ102は、メモリバンク310、312、314、316、318、320、322、および324の各々に対応するバンクOTPメモリ502を含むことができる。この例では、OTPメモリ102は、第1のサイズ(たとえば、4096*8=32768ビット)を有することができる。代替例では、OTPメモリ102は、メモリバンク310、312、314、316、318、320、322、および324の各々に対応するバンクOTPメモリ504を含むことができる。この例では、OTPメモリ102は、第2のサイズ(たとえば、6144*8 =49152ビット)を有することができる。第1のサイズは第2のサイズよりも小さくてもよい。
バンクOTPメモリ504は、バンクOTPメモリ502よりも大きい柔軟性を備えることができる。たとえば、バンクOTPメモリ504の特定のエントリは多数の領域のうちの1つに対応することができ、一方、バンクOTPメモリ502の特定のエントリは単一の領域に対応することができる。
図6を参照すると、記憶素子をリフレッシュするように動作可能なシステムの特定の例の図が示され、全体的に600で指定される。システム600は、図1のシステム100の1つまたは複数の構成要素、図3のシステム300の1つまたは複数の構成要素、図5のシステム500の1つまたは複数の構成要素、またはそれらの組合せを含むことができる。
システム600は、複数のラッチ(たとえば、ラッチ606、ラッチ608など)を含むことができる。各ラッチは、複数のメモリバンクのうちの特定のバンクの特定のセクションに対応することができる。たとえば、ラッチ608は、メモリバンク310の特定のセクション(たとえば、セクション1)に対応することができる。周辺回路164は、図5を参照して説明したように、OTPメモリ102からエントリデータを連続して読み出し、エントリデータに基づいてセクションオフセットを決定することができる。周辺回路164は、弱行リフレッシュコマンド(たとえば、図1のリフレッシュコマンド108)の受取りに応答してセクションオフセットをRAラッチ306にロードすることができる。周辺回路164は、セクションオフセットの各々をロードした後、対応するラッチにセクションオフセットをラッチするために対応する行ストローブをアクティブにすることができる。たとえば、周辺回路164は、第1の弱行リフレッシュコマンドの受取りに応答して、第1のエントリデータをOTPメモリ102から読み出し、第1のエントリデータに基づいて第1のセクションオフセットを決定し、第1のセクションオフセットをRAラッチ306にロードすることができる。第1のセクションオフセットは、特定のメモリバンク(たとえば、メモリバンク310)の特定のセクション(たとえば、セクション1)に対応することができる。周辺回路164は、第1のセクションオフセットをラッチ608にラッチするために特定のメモリバンク(たとえば、メモリバンク310)の特定のセクション(たとえば、セクション1)に対応する行ストローブ610をアクティブにすることができる。周辺回路164は、第2のセクションオフセットをRAラッチ306にロードすることができる。第2のセクションオフセットは、特定のメモリバンク(たとえば、メモリバンク310)の別のセクション(たとえば、セクション0)に対応することができ、または別のメモリバンク(たとえば、メモリバンク312、314、316、318、320、322、または324)のセクション(たとえば、セクション0またはセクション1)に対応することができる。周辺回路164は、対応するラッチに第2のセクションオフセットをラッチするために別の行ストローブをアクティブにすることができる。第1のセクションオフセットは、第1の行(たとえば、行0)および第1の領域(たとえば、領域0)を表すことができる。第2のセクションオフセットは、第2の行(たとえば、行0または行1)および第1の領域(たとえば、領域0)を表すことができる。周辺回路164は、第1のセクションオフセットのラッチの後、第1のセクションオフセットに対応する記憶素子の行をリフレッシュすることができる。たとえば、周辺回路164は、特定のメモリバンク(たとえば、メモリバンク310)の特定のセクション(たとえば、セクション1)における第1の領域(たとえば、領域0)の第1の行(たとえば、行0)をリフレッシュすることができる。例証すると、周辺回路164は、記憶素子の第1の行から値を読み出し、その値を記憶素子の第1の行に書き戻すことができる。
特定の例では、周辺回路164は、図5を参照して説明したように、弱行リフレッシュコマンド(たとえば、リフレッシュコマンド108)に応答して異なる領域の行をリフレッシュすることができる。たとえば、周辺回路164は、第1のメモリバンク(たとえば、メモリバンク310)の第1のセクション(たとえば、セクション0)の第1の領域(たとえば、領域0)の第1の行と、第1のメモリバンク(たとえば、メモリバンク310)の第2のセクション(たとえば、セクション1)の第2の領域(たとえば、領域1)の第2の行とをリフレッシュすることができる。第1の領域(たとえば、領域0)および第2の領域(たとえば、領域1)は、互いに近接する(たとえば、隣接する)ことができる。
したがって、システム600は、弱行リフレッシュコマンドに応答して複数の弱行のメモリリフレッシュを可能にすることができる。弱行の弱記憶素子は、他の記憶素子よりも高い頻度でリフレッシュされ得る。たとえば、特定の弱行は、対応する正規行リフレッシュコマンドに応答し、および対応する弱行リフレッシュコマンドに応答してリフレッシュされ得る。別個のバンクオフセット、別個の領域、または両方を有する行は、弱行リフレッシュコマンドに応答してリフレッシュされ得る。
図7を参照すると、記憶素子をリフレッシュする方法の特定の例の流れ図が示され、全体的に700で指定される。特定の例では、方法700の1つまたは複数の動作は、図1のシステム100、図3のシステム300、図6のシステム600、またはそれらの組合せによって実行され得る。
方法700は、702において、弱記記憶素子に結合されたワード線を識別するステップを含む。たとえば、OTPメモリ102は、図1を参照して説明したように、弱記憶素子に結合されたワード線のワード線アドレス116を表すデータを含むことができる。
方法700は、704において、別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化するステップをさらに含む。複数のワード線の各々は、対応する弱記憶素子に結合され得る。たとえば、図1の周辺回路164は、図1および図5を参照して説明したように、複数のワード線に対応するワード線アドレス116にリフレッシュアドレス172をマッピングすることによって、別個のバンクオフセットを有する複数のワード線をリフレッシュアドレス172にグループ化することができる。
方法700は、706において、単一のリフレッシュアドレスのリフレッシュを実行するステップをさらに含む。たとえば、図1の周辺回路164は、図1および図5を参照して説明したように、ワード線アドレス116に対応する記憶素子の行をリフレッシュすることによってリフレッシュアドレス172をリフレッシュすることができる。たとえば、記憶素子の行は、ワード線アドレス116に対応するワード線に結合され得る。周辺回路164は、記憶素子の行の各々をリフレッシュすることによってリフレッシュアドレス172をリフレッシュすることができる。たとえば、周辺回路164は、記憶素子の行からデータ値を読み出し、そのデータ値をその記憶素子の行に書き込むことによって記憶素子の行の各々をリフレッシュすることができる。
したがって、方法700は、弱行の弱記憶素子が他の記憶素子よりも頻繁にリフレッシュされるようにすることができる。たとえば、特定の弱行は、対応する正規行リフレッシュコマンドに応答し、および対応する弱行リフレッシュコマンドに応答してリフレッシュされ得る。別個のバンクオフセットを有する行は、弱行リフレッシュコマンドに応答してリフレッシュされ得る。たとえば、リフレッシュアドレスは、弱行リフレッシュコマンドに応答して決定され得る。リフレッシュアドレスは、記憶素子の行に結合されたワード線のワード線アドレスに位置することができる。記憶素子の行は、別個のバンクオフセットを有することができる。リフレッシュアドレスのリフレッシュは、記憶素子の行の各々をリフレッシュすることによって実行され得る。
図7の方法は、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、中央処理装置(CPU)などの処理ユニット、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの任意の組合せによって実施され得る。一例として、図7の方法は、図8に関して説明するように、命令を実行するプロセッサによって実行されてもよい。
図8を参照すると、ワイヤレス通信デバイスの特定の説明的な例のブロック図が示され、全体的に800で指定される。デバイス800は、メモリ832に結合されたプロセッサ810(たとえば、デジタル信号プロセッサ(DSP))を含む。メモリ832は、第1のメモリバンク180、図1の第2のメモリバンク182、図3のメモリバンク310〜324のうちの1つまたは複数、またはそれらの組合せを含むことができる。プロセッサ810、メモリ832、または両方は、リフレッシュ回路864に結合され得る。リフレッシュ回路864は、メモリコントローラ166、周辺回路164、または両方を含むことができる。リフレッシュ回路864は、OTPメモリ102、CBRブロック104、または両方に結合され得る。特定の例では、周辺回路164は、OTPメモリ102、CBRブロック104、または両方を含むことができる。特定の例では、デバイス800の1つまたは複数の構成要素は、図1〜図7のシステムおよび方法を参照して説明した1つまたは複数の動作を実行することができる。
リフレッシュ回路864は、オフチップリフレッシュプロセスによるメモリリフレッシュを可能にするためにメモリ832に結合され得る。代替として、リフレッシュ回路864は、プロセッサ810などを介してオンチップで実装され得る。たとえば、メモリ832は、リフレッシュスケジュール(たとえば、図2のリフレッシュスケジュール204)に基づいて記憶素子の行をリフレッシュするためにリフレッシュコマンドを生成することによってプロセッサ810にメモリ832の記憶素子をリフレッシュさせるための、プロセッサ810によって実行可能である、コンピュータ実行可能命令856を記憶する非一時的コンピュータ可読媒体とすることができる。
図8は、さらに、プロセッサ810とディスプレイ828とに結合されるディスプレイコントローラ826を示している。符号器/復号器(CODEC)834が、さらに、プロセッサ810に結合され得る。スピーカ836およびマイクロホン838が、CODEC834に結合され得る。
図8は、さらに、ワイヤレスコントローラ840がプロセッサ810とワイヤレスアンテナ842とに結合され得ることを表している。特定の例では、プロセッサ810、ディスプレイコントローラ826、メモリ832、CODEC834、およびワイヤレスコントローラ840は、システムインパッケージまたはシステムオンチップデバイス822に含まれる。特定の例では、入力デバイス830および電源844が、システムオンチップデバイス822に結合される。その上、特定の例では、図8に示すように、ディスプレイ828、入力デバイス830、スピーカ836、マイクロホン838、ワイヤレスアンテナ842、および電源844は、システムオンチップデバイス822の外部にある。しかしながら、ディスプレイ828、入力デバイス830、スピーカ836、マイクロホン838、ワイヤレスアンテナ842、および電源844の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス822の構成要素に結合され得る。
説明した態様に関連して、第1のメモリバンク180、図1の第2のメモリバンク182、図3のメモリバンク310〜324のうちの1つまたは複数などの記憶素子の複数の行を含むデータを記憶するための手段、メモリ832、記憶素子の複数の行を含むデータを記憶するように構成された1つまたは複数の他のデバイスもしくは回路、またはそれらの任意の組合せを含むことができる装置が開示される。複数の行の各行は、特定のワード線に結合され得る。
装置は、不揮発性メモリ(たとえばOTPメモリ102)などの、弱記憶素子に結合されたワード線を識別する情報を記憶するための手段、弱記憶素子に結合されたワード線を識別する情報を記憶するように構成された1つまたは複数の他のデバイスもしくは回路、またはそれらの組合せをさらに含むことができる。
装置は、周辺回路164、リフレッシュ回路864、別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化するように構成された1つまたは複数の他のデバイスまたは回路、またはそれらの任意の組合せなどの、別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化し単一のリフレッシュアドレスのリフレッシュを実行するように構成されたワード線をリフレッシュするための手段、またはそれらの組合せをさらに含むことができる。複数のワード線の各々は、対応する弱記憶素子に結合され得る。
本明細書で開示された態様に関連して説明された様々な説明的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを当業者はさらに理解するであろう。様々な説明的な構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能に関して概略的に上述されている。そのような機能がハードウェアまたはプロセッサ実行可能命令として実装されるかどうかは、システム全体に課される特定の用途および設計制約に依存する。当業者は、特定の用途ごとに多種多様な方法で、説明された機能を実装することができるが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきでない。
本明細書で開示された態様に関連して説明された方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその2つの組合せで直接具現され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読出し専用メモリ(ROM)、プログラマブル読出し専用メモリ(PROM)、消去可能プログラマブル読出し専用メモリ(EPROM)、電気的消去可能プログラマブル読出し専用メモリ(EEPROM)、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読出し専用メモリ(CD-ROM)、または当技術分野で既知の任意の他の形態の非一時的記憶媒体に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替では、記憶媒体はプロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在することができる。ASICは、コンピューティングデバイスまたはユーザ端末に存在することができる。代替では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末に個別の構成要素として存在することができる。
開示された例の先の説明は、当業者が開示された例を作製するかまたは使用することができるように提供されている。これらの例への様々な変形が当業者には容易に明らかであろうし、本明細書で定義された原理は、本開示の範囲から逸脱することなく他の例に適用され得る。したがって、本開示は、本明細書に示された例に限定されるものではなく、以下の特許請求の範囲によって定義されるような原理および新規な特徴と矛盾しない可能な限り広い範囲が与えられ得る。
100 システム
102 ワンタイムプログラマブル(OTP)メモリ
104 行選択に先立つ列選択リフレッシュ(CBR)ブロック
108 リフレッシュコマンド
116 ワード線アドレス
118 インデクス値
120 記憶素子の行
124 行120の第1の行
126 行184の第2の行
134 第1のワード線
136 第2のワード線
140、142、144、150、152 記憶素子(SE)
164 周辺回路
166 メモリコントローラ
170 カウンタ
172 リフレッシュアドレス
180 第1のメモリバンク
182 第2のメモリバンク
184 記憶素子の行
186 第1のバンクオフセット
188 第2のバンクオフセット
202 タイミング図
204 リフレッシュスケジュール
206、208、210、212 弱行リフレッシュタイムスロット
236、238、240、242 弱行リフレッシュコマンド
246、248、250、252 正規行リフレッシュコマンド
300 システム
306 行アドレス(RA)ラッチ
308 弱行レジスタ
310、312、314、316、318、320、322、324 メモリバンク
326 パッド
328 マルチプレクサ(MUX)
330 弱行レジスタ
400 タイミング図
500 システム
502 バンクOTPメモリ
504 バンクOTPメモリ
600 システム
606 ラッチ
608 ラッチ
610 行ストローブ
700 方法
800 デバイス
810 プロセッサ
822 システムオンチップデバイス
826 ディスプレイコントローラ
828 ディスプレイ
830 入力デバイス
832 メモリ
834 符号器/復号器(CODEC)
836 スピーカ
838 マイクロホン
840 ワイヤレスコントローラ
842 ワイヤレスアンテナ
844 電源
856 コンピュータ実行可能命令
864 リフレッシュ回路

Claims (30)

  1. リフレッシュ動作を記憶デバイスに実行する方法であって、
    弱記憶素子に結合されたワード線を識別するステップと、
    別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化するステップであり、前記複数のワード線の各々が、対応する弱記憶素子に結合される、ステップと、
    前記単一のリフレッシュアドレスのリフレッシュを実行するステップと
    を含む、方法。
  2. 前記記憶デバイスが、特定のリフレッシュアドレスを一群のワード線アドレスにマッピングするデータを含む、請求項1に記載の方法。
  3. 前記複数のワード線を前記単一のリフレッシュアドレスにグループ化するステップが、前記単一のリフレッシュアドレスを前記複数のワード線の複数のワード線アドレスにマッピングするステップを含む、請求項1に記載の方法。
  4. 前記単一のリフレッシュアドレスが、ワンタイムプログラマブルメモリに記憶されたデータに基づいて前記複数のワード線アドレスにマッピングされる、請求項3に記載の方法。
  5. 前記複数のワード線の各々が、弱記憶素子に結合されていない第2のワード線よりも頻繁にリフレッシュされる、請求項1に記載の方法。
  6. 前記単一のリフレッシュアドレスの第1のリフレッシュレートが、前記第2のワード線の第2のリフレッシュアドレスの第2のリフレッシュレートの実質的に2倍である、請求項5に記載の方法。
  7. 前記複数のワード線が、前記第2のワード線をリフレッシュするために使用される第2のリフレッシュスケジュールと無関係である第1のリフレッシュスケジュールに従ってリフレッシュされる、請求項5に記載の方法。
  8. 前記複数のワード線の各々の連続するリフレッシュ間の継続期間が同じである、請求項1に記載の方法。
  9. カウンタに基づいて前記単一のリフレッシュアドレスを決定するステップと、
    前記単一のリフレッシュアドレスの決定の後に前記カウンタを更新するステップと
    をさらに含む、請求項1に記載の方法。
  10. 前記弱記憶素子の各々が、閾値保持時間未満であるデータ保持時間を有する、請求項1に記載の方法。
  11. 記憶素子の複数の行を含むメモリアレイであって、各行が特定のワード線に結合される、メモリアレイと、
    弱記憶素子に結合されたワード線を識別する情報を記憶するように構成された記憶デバイスと、
    リフレッシュ回路であって、
    別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化することであり、前記複数のワード線の各々が、対応する弱記憶素子に結合される、グループ化することと、
    前記単一のリフレッシュアドレスのリフレッシュを実行することと
    を行うように構成される、リフレッシュ回路と
    を備えるデバイス。
  12. 前記リフレッシュ回路が、前記単一のリフレッシュアドレスを前記複数のワード線の複数のワード線アドレスにマッピングすることによって前記複数のワード線をグループ化するように構成され、前記ワード線を識別する前記情報が、特定のリフレッシュアドレスを一群のワード線アドレスにマッピングする、請求項11に記載のデバイス。
  13. 前記複数のワード線が、前記メモリアレイの第1のメモリバンクの第1のワード線と、前記メモリアレイの第2のメモリバンクの第2のワード線とを含む、請求項11に記載のデバイス。
  14. 前記記憶デバイスが、前記単一のリフレッシュアドレスを前記複数のワード線の複数のワード線アドレスにマッピングするデータを記憶するように構成されたワンタイムプログラマブルメモリを含む、請求項11に記載のデバイス。
  15. 前記リフレッシュ回路が、
    前記複数のワード線のうちの第1のワード線の第1のワード線アドレスを行アドレスバッファにロードし、
    第1の行ストローブをアクティブにすることによって前記第1のワード線アドレスをラッチする
    ようにさらに構成され、
    前記単一のリフレッシュアドレスの前記リフレッシュが、
    前記第1のワード線をアクティブにし、
    前記第1のワード線がアクティブにされている間に、記憶素子の第1の行の第1のデータを読み出し、前記第1のデータを前記記憶素子の第1の行に書き込む
    ことによって実行され、
    前記記憶素子の第1の行が前記第1のワード線に対応する、請求項11に記載のデバイス。
  16. 前記リフレッシュ回路が、リフレッシュコマンドの受取りに応答して前記リフレッシュを実行するようにさらに構成され、前記第1のワード線アドレスが、前記リフレッシュコマンドの受取りの前にラッチされる、請求項15に記載のデバイス。
  17. 前記リフレッシュ回路が、
    前記複数のワード線のうちの第2のワード線の第2のワード線アドレスを前記行アドレスバッファにロードし、
    第2の行ストローブをアクティブにすることによって前記第2のワード線アドレスをラッチする
    ようにさらに構成され、
    前記単一のリフレッシュアドレスの前記リフレッシュが、
    前記記憶素子の第1の行への前記第1のデータの書込みの後、前記第2のワード線をアクティブにし、
    前記第2のワード線がアクティブにされている間に、記憶素子の第2の行の第2のデータを読み出し、前記第2のデータを前記記憶素子の第2の行に書き込む
    ことによって実行され、
    前記記憶素子の第2の行が前記第2のワード線に対応する、請求項15に記載のデバイス。
  18. 前記リフレッシュ回路が、弱記憶素子に結合されていない第2のワード線よりも頻繁に前記複数のワード線の各々をリフレッシュするようにさらに構成される、請求項11に記載のデバイス。
  19. 前記リフレッシュ回路が、第1のリフレッシュスケジュールに従って前記複数のワード線をリフレッシュし、第2のリフレッシュスケジュールに従って前記第2のワード線をリフレッシュするようにさらに構成される、請求項18に記載のデバイス。
  20. 前記リフレッシュ回路が、
    記憶素子の第2の複数の行のデータを読み出し、
    前記記憶素子の第2の複数の行に前記データを書き込む
    ことによって前記第2のワード線をリフレッシュするようにさらに構成され、
    前記記憶素子の第2の複数の行が前記第2のワード線に結合され、
    前記第2のワード線の各ワード線が同じバンクオフセットを有する、請求項18に記載のデバイス。
  21. 記憶素子の複数の行を含むメモリアレイであって、各行が特定のワード線に結合される、メモリアレイと、
    弱記憶素子に結合されたワード線を識別する情報を記憶するように構成された記憶デバイスと、
    リフレッシュ回路であって、
    別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化することであり、前記複数のワード線の各々が、対応する弱記憶素子に結合される、グループ化することと、
    前記単一のリフレッシュアドレスのリフレッシュを実行することと
    を行うように構成される、リフレッシュ回路と
    を備えるシステム。
  22. 前記複数のワード線が、第1のメモリバンクの第1の組のワード線と、第2のメモリバンクの第2の組のワード線とを含み、
    前記第1の組のワード線の第1のワード線が、バンクオフセットを有し、
    前記第2の組のワード線が、前記バンクオフセットを有する第2のワード線を除外する、請求項21に記載のシステム。
  23. 前記リフレッシュ回路が、
    カウンタに基づいて前記単一のリフレッシュアドレスを決定し、
    前記単一のリフレッシュアドレスの前記リフレッシュの実行の後に前記カウンタを更新する
    ようにさらに構成される、請求項21に記載のシステム。
  24. 前記リフレッシュ回路が、弱記憶素子に結合されていない第2のワード線よりも頻繁に前記複数のワード線の各々をリフレッシュするようにさらに構成される、請求項21に記載のシステム。
  25. 前記リフレッシュ回路が、
    第1のリフレッシュスケジュールに基づいて前記複数のワード線をリフレッシュし、
    第2のリフレッシュスケジュールに基づいて前記第2のワード線をリフレッシュする
    ようにさらに構成される、請求項24に記載のシステム。
  26. 前記リフレッシュ回路が、
    カウンタに基づいて前記第1のリフレッシュスケジュールに従って前記リフレッシュを実行することを決定し、
    前記リフレッシュの実行の後に前記カウンタを更新する
    ようにさらに構成される、請求項25に記載のシステム。
  27. 前記リフレッシュ回路が、前記単一のリフレッシュアドレスを前記複数のワード線の複数のワード線アドレスにマッピングするようにさらに構成され、前記単一のリフレッシュアドレスの前記リフレッシュが、
    前記ワード線アドレスをラッチし、
    前記複数のワード線をアクティブにし、
    前記複数のワード線のうちの特定のワード線がアクティブにされている間に、対応する記憶素子の行のデータを読み出し、前記対応する記憶素子の行に前記データを書き込む
    ことによって実行される、請求項21に記載のシステム。
  28. 前記リフレッシュ回路が、リフレッシュコマンドの受取りの前に前記複数のワード線のワード線アドレスをラッチするようにさらに構成され、前記リフレッシュが、前記リフレッシュコマンドの受取りに応答して実行され、前記リフレッシュが、
    前記複数のワード線をアクティブにし、
    前記複数のワード線のうちの特定のワード線がアクティブにされている間に、対応する記憶素子の行のデータを読み出し、前記対応する記憶素子の行に前記データを書き込む
    ことによって実行される、請求項21に記載のシステム。
  29. 記憶素子の複数の行を含む、データを記憶するための手段であって、各行が特定のワード線に結合される、記憶するための手段と、
    弱記憶素子に結合されたワード線を識別する情報を記憶するための手段と、
    ワード線をリフレッシュするための手段であって、
    別個のバンクオフセットを有する複数のワード線を単一のリフレッシュアドレスにグループ化することであり、前記複数のワード線の各々が、対応する弱記憶素子に結合される、グループ化することと、
    前記単一のリフレッシュアドレスのリフレッシュを実行することと
    を行うように構成される、ワード線をリフレッシュするための手段と
    を備える装置。
  30. データを記憶するための前記手段、ワード線を識別する情報を記憶するための前記手段、およびワード線をリフレッシュするための前記手段が、通信デバイス、携帯情報端末(PDA)、タブレット、コンピュータ、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、またはセットトップボックスに統合される、請求項29に記載の装置。
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