JP2018205707A - 電界発光表示装置 - Google Patents

Abstract

【課題】駆動素子のストレス累積によりもたらされる残像を防止し、消費電力を削減することができる電界発光表示装置を提供する。【解決手段】電界発光表示装置に関し、第１発光制御信号に応答して、画素駆動電圧と発光素子との間の電流経路をスイッチングする第１ＥＭスイッチ素子、及び前記第１ＥＭスイッチ素子と前記発光素子との間に接続された第１駆動素子ＤＴ１を用いて前記発光素子を駆動する第１駆動部１０１Ａと、第２発光制御信号に応答して、前記画素駆動電圧と前記発光素子との間の電流経路をスイッチングする第２ＥＭスイッチ素子、及び前記第２ＥＭスイッチ素子と前記発光素子との間に接続された第２駆動素子ＤＴ２を用いて前記発光素子を駆動する第２駆動部１０１Ｂを備える。【選択図】図２

Description

本発明は、１つの発光素子に２つの駆動素子が接続された電界発光表示装置に関する。

平面表示装置は、液晶表示装置（Liquid Crystal Display：ＬＣＤ）、電界発光表示装置（Electroluminescence Display）、電界放出表示装置（Field Emission Display：ＦＥＤ）、プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）などがある。

電界発光表示装置は、発光層の材料に応じて無機発光表示装置と有機発光表示装置に大別される。アクティブマトリックスタイプ（active matrix type）の有機発光表示装置は、自ら発光する有機発光ダイオード（Organic Light Emitting Diode：以下、「ＯＬＥＤ」と称する）を含み、応答速度が速く、発光効率、輝度及び視野角が大きい長所がある。

有機発光表示装置のＯＬＥＤは、アノード電極及びカソード電極と、これらの間に形成された有機化合物層を含む。有機化合物層は、正孔注入層（Hole Injection layer、ＨＩＬ）、正孔輸送層（Hole transport layer、ＨＴＬ）、発光層（Emission layer、ＥＭＬ）、電子輸送層（Electron transport layer、ＥＴＬ）及び電子注入層（Electron Injection layer、 ＥＩＬ）からなる。アノード電極とカソード電極に電源電圧が印加されると正孔輸送層（ＨＴＬ）を通過した正孔と電子輸送層（ＥＴＬ）を通過した電子が発光層（ＥＭＬ）に移動されて励起子を形成し、その結果、発光層（ＥＭＬ）が可視光を発生することになる。

駆動素子の電気的特性ばらつきを補償するために、電界発光表示装置に内部補償方法と、外部補償方法が適用されることができる。内部補償方法は、駆動素子の電気的特性に応じて変化する駆動素子のゲートーソース間電圧を用いて、画素（pixel：ピクセル）間の駆動素子の電気的特性ばらつきをリアルタイムに自動的に補償する。外部補償の方法は、駆動素子の電気的特性に応じて変化する画素の電圧をセンシングし、センシングされた電圧に基づいて、外部回路で入力映像のデータを変調することにより、ピクセル間の駆動素子の電気的特性ばらつきを補償する。

有機発光表示装置の画素の各々は、入力映像の画素データに基づいてＯＬＥＤに流れる電流を調節する駆動素子を含む。駆動素子は、トランジスタ（Transistor）で実現されることができる。しきい値電圧、移動度などのような駆動素子の電気的特性は、すべての画素において同じでなければならないが、工程条件、駆動環境等により駆動素子の電気的特性が均一でないことがある。駆動素子は駆動時間が長くなるほど、多くのストレス（stress）を受けることになる。入力映像の画素データに基づいて駆動素子のストレスが変わる。駆動素子のストレスが増加するほど駆動素子の劣化が速くなる。画素の駆動素子がストレスの累積により駆動素子のしきい値電圧がシフト（shift）され、その結果、映像が変わっても、以前の映像の残像が見えることがある。

本発明の目的は、駆動素子のストレス累積によりもたらされる残像を防止し、消費電力を削減することができる電界発光表示装置を提供することにある。

本発明の電界発光表示装置は、互いに公差するデータラインとゲートラインと、マトリックス状に配置された画素を含む。

前記画素のそれぞれのサブ画素は、第１発光制御信号に応答して、画素駆動電圧と発光素子との間の電流経路をスイッチングする第１ＥＭスイッチ素子、及び前記第１ＥＭスイッチ素子と前記発光素子との間に接続された第１駆動素子を用いて前記発光素子を駆動する第１駆動部と、第２発光制御信号に応答して、前記画素駆動電圧と前記発光素子との間の電流経路をスイッチングする第２ＥＭスイッチ素子、及び前記第２ＥＭスイッチ素子と前記発光素子との間に接続された第２駆動素子を用いて前記発光素子を駆動する第２駆動部を備える。

本発明は、内部補償回路を含む画素回路を用いて、２つの駆動素子のしきい値電圧を補償して発光素子を駆動し、その駆動素子を交互に駆動することにより、ストレスの累積を軽減し駆動素子の電気的特性回復時間を確保する。本発明は、低消費電力駆動モードにおいてフレームレートを下げ、低チャンネル比を有する駆動素子を駆動する。したがって、本発明は、電界発光表示装置において駆動素子のストレス累積によりもたらされる残像を防止し、消費電力を削減することができる。

本発明は、チャンネル比が他の駆動素子に印加される画素駆動電圧を調整してノーマル駆動モードと低消費電力駆動モードにおいて輝度を同一にすることができる。

本発明は、画素回路に接続されたデータ電圧経路と基準電圧経路を分離して、高解像度／高速表示パネルで駆動素子のサンプリング時間を十分に確保することができ、データ電圧経路と基準電圧経路上のスイッチ素子を接続した電流経路を用いて、スイッチ素子のしきい値電圧をセンシングすることができる。

本発明の実施形態に係る電界発光表示装置を示すブロック図である。 本発明の第１実施形態に係る画素回路を示す回路図である。 図２に示された画素回路の動作を示す図である。 図２に示された画素回路の動作を示す図である。 図２に示された画素回路の動作を示す図である。 図２に示された画素回路の動作を示す図である。 図２に示された画素回路の動作を示す図である。 図２に示された画素回路の動作を示す図である。 図２に示された画素回路の動作を示す図である。 図２に示された画素回路の動作を示す図である。 ノーマル駆動モードにおいて発光制御信号の一例を示す波形図である。 ノーマル駆動モードと低消費電力駆動モードを示す図である。 トランジスタにおいて半導体チャネル層の幅と長さを示す図である。 ノーマル駆動用トランジスタと低消費電力駆動用トランジスタの伝達特性を示す図である。 ノーマル駆動モードと低消費電力駆動モードにおいて発光制御信号の一例を示す波形図である。 本発明の実施形態に係る画素回路の断面構造を示す表示パネルの断面図である。 本発明の実施形態に係る画素回路の断面構造を示す表示パネルの断面図である。 図１０及び図１１に示された駆動素子の平面構造を示す平面図である。 共通ゲートを共有する駆動素子の他の平面構造を示す平面図である。 本発明の第２実施形態に係る画素回路を示す回路図である。 図１４に示された駆動素子の第１及び第２電極が同時にフローティングされる例を示して図である。 図１４に示された画素回路の動作を示す図である。 図１４に示された画素回路の動作を示す図である。 図１４に示された画素回路の動作を示す図である。 図１４に示された画素回路の動作を示す図である。 図１４に示された画素回路の動作を示す図である。 図１４に示された画素回路の動作を示す図である。 図１４に示された画素回路の動作を示す図である。 図１４に示された画素回路の動作を示す図である。 本発明の第３実施形態に係る画素回路を示す図である。 本発明の第３実施形態に係る画素回路を示す図である。 本発明の第３実施形態に係る画素回路を示す図である。 本発明の第３実施形態に係る画素回路を示す図である。 本発明の第３実施形態に係る画素回路を示す図である。 本発明の第３実施形態に係る画素回路を示す図である。 本発明の第３実施形態に係る画素回路を示す図である。 本発明の第３実施形態に係る画素回路を示す図である。 スイッチ素子のしきい値電圧のセンシング方法を示す図である。 センシングモードで基準電圧が高くなる例を示す図である

本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すると明確になる。本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、但し、本実施形態は、本発明が完全に開示され、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によって定義されるだけである。

本発明の実施形態を説明するための図で開示された形状、大きさ、比率、角度、個数などは例示的なものなので、本発明は、図に示された事項に限定されるものではない。明細書全体に亘って同一参照符号は質実的に同一の構成要素を指す。また、本発明を説明することにおいて、関連する公知技術に対する具体的な説明が本発明の要旨を不必要に曖昧にすると判断された場合、その詳細な説明は省略する。

本明細書上で言及された「備える」、「含む」、「有する」、「なる」などが用いられる場合、「〜だけ」が使用されない限り、他の部分が追加されることができる。構成要素を単数で表現した場合に特に明示的な記載事項がない限り、複数として解釈され得る。

構成要素を解釈することにおいて、別の明示的な記載がなくても誤差の範囲を含むものと解釈する。

位置関係の説明である場合、例えば、「〜の上に」、「〜の上部に」、「〜の下部に」、「〜の隣に」などで、２構成要素の間に位置関係が説明される場合、「すぐに」または「直接」が使用されない限り、その構成要素の間に１つ以上の他の構成要素が介在することができる。

構成要素を区分するために、第１、第２などが使用されることができるが、この構成要素は、構成要素の前についた序数や構成要素の名称で、その機能や構造が制限されない。例えば、図４の画素回路で構成要素の前に付けられた第１、第２、第３及び第４のような序数は、スイッチ素子（Ｓ１〜Ｓ４）を介してデータラインに順次充電される順序に基づいて付けられたものである。

以下の実施形態は、部分的にまたは全体的に互いに結合または組み合わせ可能であり、技術的に様々な連動と駆動が可能である。各実施形態は、互いに対して独立的に実施することもでき、関連して一緒に行うこともできる。

本発明の電界発光表示装置において画素回路は、ｎ型ＴＦＴ（ＮＭＯＳ）とｐ型ＴＦＴ（ＰＭＯＳ）の内、１つ以上を含むことができる。 ＴＦＴは、ゲート（gate）、ソース（source）及びドレイン（drain）を含む３電極素子である。ソースは、キャリア（carrier）をトランジスタに供給する電極である。ＴＦＴ内でキャリアは、ソースから流れ始める。ドレインはＴＦＴでキャリアが外部に出る電極である。ＴＦＴにおいてキャリアの流れは、ソースからドレインに流れる。ｎ型ＴＦＴの場合、キャリアが電子（electron）であるため、ソースからドレインに電子が流れることができるよう、ソース電圧がドレイン電圧より低い電圧を有する。ｎ型ＴＦＴで電流の方向は、ドレインからソースの方向に流れる。ｐ型ＴＦＴ（ＰＭＯＳ）の場合、キャリアが正孔（hole）であるため、ソースからドレインに正孔が流れることができるよう、ソース電圧がドレイン電圧より高い。ｐ型ＴＦＴで正孔がソースからドレインの方向に流れるため、電流がソースからドレインの方向に流れる。ＴＦＴのソースとドレインは、固定されたものではないことに注意しなければならない。例えば、ソースとドレインは、印加電圧に応じて変更されることができる。したがって、ＴＦＴのソースとドレインによって発明が限定されない。以下の説明においてＴＦＴのソースとドレインを第１及び第２電極に称する。

スイッチ素子とし用いられるＴＦＴのゲート信号は、ゲートオン電圧（Gate On Voltage）とゲートオフ電圧（Gate Off Voltage）の間でスイングする。ゲートオン電圧はＴＦＴのしきい値電圧より高い電圧に設定され、ゲートオフ電圧はＴＦＴのしきい値電圧より低い電圧に設定される。ＴＦＴは、ゲートオン電圧に応答してターンーオン（turn-on）されるものの、ゲートオフ電圧に応答してターン−オフ（turn-off）される。 ＮＭＯＳの場合、ゲートオン電圧はゲートハイ電圧（Gate High Voltage、ＶＧＨ）であり、ゲートオフ電圧はゲートロー電圧（Gate Low Voltage、ＶＧＬ）で有り得る。 ＰＭＯＳの場合、ゲートオン電圧はゲートロー電圧（ＶＧＬ）であり、ゲートオフ電圧は、ゲートハイ電圧（ＶＧＨ）ことができる。

以下、添付された図面を参照して、本発明の様々な実施形態を詳細に説明する。以下の実施形態において、電界発光表示装置は、有機発光物質を含む有機発光表示装置を中心に説明する。本発明の技術的思想は、有機発光表示装置に限定されず、無機発光物質を含む無機発光表示装置に適用することができる。

本発明は、電界発光表示装置の画質と寿命を改善するために駆動素子の劣化を補償するための補償回路を画素回路に適用する。この補償回路は、サブ画素内の内部補償回路を用いて駆動素子のしきい値電圧をサンプリングし、入力映像のデータ電圧をしきい値電圧だけ補償して、画素を駆動することにより、駆動素子との間のしきい値電圧偏差を画素回路内部でリアルタイム自動で補償する。また、本発明は、画素回路において１つの発光素子に２つの駆動素子を接続し、その駆動素子を交互駆動して駆動素子のストレスの累積進行を遅らせ駆動素子の劣化を改善することにより残像を防止する。

図１を参照すると、本発明の実施形態に係る電界発光表示装置は、表示パネル１００と、表示パネル駆動回路を含む。

表示パネル１００は、画面上で入力映像を表示するアクティブ領域（ＡＡ）を含む。アクティブ領域（ＡＡ）に画素アレイが配置される。画素アレイは、複数のデータライン１０２、データライン１０２と交差される複数のゲートライン１０３、及びマトリックス状に配置される画素を含む。

画素の各々は、カラー実現のため赤色サブ画素、緑色サブ画素、青色サブ画素に分けられる。画素の各々は、白色サブ画素をさらに含むことができる。サブ画素１０１のそれぞれは、画素回路を含む。画素回路は、図２及び図１４の例のように、１つの発光素子（ＥＬ）に接続された第１及び第２駆動素子（ＤＴ１、ＤＴ２）、複数のスイッチ素子（Ｓ１〜Ｓ３４）、及びキャパシター（Ｃｇｓ） を含む。駆動素子とスイッチ素子は、ＮＭＯＳまたはＰＭＯＳ構造のＴＦＴに実現されることができる。画素回路は、図２及び図１４に限定されないことに注意しなければならない。例えば、図２及び図１４は、ＮＭＯＳ構造の画素回路を例示したが、画素回路の駆動素子とスイッチ素子は、ＰＭＯＳで実現されることができる。画素回路は、データライン１０２とゲートライン１０３に接続される。

表示パネル１００は、図２及び図１４に示すように、画素駆動電圧または高電位駆動電圧(ＶＤＤ)をサブ画素１０１に供給するための第１電源ライン２１、画素回路を初期化するための所定の初期化電圧（ＶＩＮＩ）をサブ画素１０１に供給するための第２電源ライン２２、低電位電源電圧（ＶＳＳ）を画素に供給するためのＶＳＳ電極等をさらに含む。電源ラインとＶＳＳ電極は、示さない電源回路に接続される。

表示パネル１００上にタッチセンサが配置されることができる。タッチ入力は、別のタッチセンサを用いて、センシングされたり、画素を介してセンシングすることができる。タッチセンサは、オンーセル（On-cell type）またはアドオンタイプ（Add on type）で表示パネルの画面上に配置したり、画素アレイに内蔵されるイン‐セル（In-cell type）タッチセンサに実現されることができる。

表示パネル駆動回路は、データ駆動部１１０とゲート駆動部１２０を備える。データ駆動部１１０とデータライン１０２との間に配置されたデマルチプレクサ１１２が配置されることができる。

表示パネル駆動回路（１１０、１１２、１２０）は、タイミングコントローラ（Timing controller、ＴＣＯＮ）１３０の制御下に表示パネル１００の画素に入力映像のデータを書き込む。表示パネル駆動回路は、タッチセンサを駆動するためのタッチセンサ駆動部をさらに備えることができる。タッチセンサ駆動部は、図１において省略されている。モバイル機器やウェアラブル機器において表示パネル駆動回路、タイミングコントローラ１３０と、電源回路は、１つの集積回路に集積することができる。

データ駆動部１１０は、毎フレーム期間ごとにタイミングコントローラ１３０から受信される入力映像のデジタルデータをガンマ補償電圧に変換してデータ信号を発生する。データ駆動部１１０は、チャネルのそれぞれにおいて出力バッファを介してデータ信号の電圧（以下、「データ電圧」と称する）を出力する。デマルチプレクサ１１２は、複数のスイッチ素子を用いて、データ駆動部１１０とデータライン１０２との間に配置されて、データ駆動部１１０から出力されるデータ電圧をデータライン１０２に分配する。デマルチプレクサ１１２によってデータ駆動部１１０の一チャンネルが複数のデータラインに時分割接続されるので、データライン１０２の数が減少することができる。

ゲート駆動部１２０は、アクティブ領域のＴＦＴアレイと共に表示パネル１００上のベゼル（Ｂezel）領域上に直接形成されるＧＩＰ（Gate in panel）回路として実現されることができる。ゲート駆動部１２０は、タイミングコントローラ１３０の制御下にゲート信号をゲートライン１０３に出力する。ゲート駆動部１２０は、シフトレジスタ（Shift register）を用いて、ゲート信号をシフトさせることで、その信号をゲートライン１０３に順次供給することができる。ゲート信号は、スキャン信号（ＳＣ１、ＳＣ２）と発光制御信号（以下、「ＥＭ信号」と称する）を含む。

ゲート駆動部１２０は、第１ゲート駆動部１２１と第２ゲート駆動部１２２を含むことができる。第１ゲート駆動部１２１は、スキャン信号（ＳＣ１、ＳＣ２）を出力し、シフトクロックに基づいてスキャン信号（ＳＣ１、ＳＣ２）を順次シフトする。第２ゲート駆動部１２２は、ＥＭ信号（ＥＭ）を出力し、シフトクロックに基づいてＥＭ信号（ＥＭ）を順次シフトする。ベゼルがないモデルの場合、第１及び第２ゲート駆動部（１２１、１２２）を構成するスイッチ素子がアクティブ領域（ＡＡ）内に分散配置されることができる。

タイミングコントローラ１３０は、示さないホストシステムから入力映像のデジタルビデオデータ（ＤＡＴＡ）と、それと同期されるタイミング信号を受信する。タイミング信号は、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、クロック信号（ＤＣＬＫ）及びデータイネーブル信号（ＤＥ）などを含む。ホストシステムは、ＴＶ（Television）システム、セットトップボックス、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、モバイル機器、ウェアラブル機器の内、いずれか１つで有り得る。

タイミングコントローラ１３０は、ノーマル駆動モードでフレームレート（Frame rate）を入力フレーム周波数より高く調整することができる。例えば、タイミングコントローラ１３は、入力フレーム周波数をｉ倍逓倍して、フレーム周波数×ｉ（ｉは０より大きい正の整数）Ｈｚのフレーム周波数で表示パネル駆動部（１１０、１１２、１２０）の動作タイミングを制御することができる。フレーム周波数は、ＮＴＳＣ（National Television Standards Committee）方式で６０Ｈｚであり、ＰＡＬ（Phase-Alternating Line）方式で５０Ｈｚである。タイミングコントローラ１３０は、低消費電力駆動モードにおいて画素のリフレッシュレートを下げるために、フレーム周波数を１Ｈｚ〜３０Ｈｚの間の周波数に下げることができる。

タイミングコントローラ１３０は、ホストシステムから受信したタイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ）に基づいてデータ駆動部１１０の動作タイミングを制御するためのデータタイミング制御信号、デマルチプレクサ１１２の動作タイミングを制御するためのスイッチ制御信号、ゲート駆動部１２０の動作タイミングを制御するためのゲートタイミング制御信号を発生する。タイミングコントローラ１３０から出力されたゲートタイミング制御信号の電圧レベルは、示さないレベルシフタを介してゲートオン電圧とゲートオフ電圧に変換されて、ゲート駆動部１２０に供給することができる。レベルシフタは、ゲートタイミング制御信号のローレベルの電圧（low level voltage）をゲートロー電圧（ＶＧＬ）に変換し、ゲートタイミング制御信号のハイレベル電圧（high level voltage）をゲートハイ電圧（ＶＧＨ）に変換する。

図２は、画素回路の第１実施形態を示す回路図である。図３Ａ〜図４Ｄは、図２に示された画素回路の入力信号を示す図である。この画素回路は、複数のスイッチ素子を用いた内部補償回路を含む。

図２を参照すると、画素回路は、１つの発光素子（ＥＬ）に接続された第１及び第２駆動素子（ＤＴ１、ＤＴ２）、第１から第３−２スイッチ素子（Ｓ１乃至Ｓ３２）、ストレージキャパシタ（Ｃｇｓ）などを含む。画素駆動電圧（ＶＤＤ）は、第１電源ライン２１を介してサブ画素（１０１（ｎ））に供給される。

駆動素子（ＤＴ１、ＤＴ２）のゲートに０Ｖより高い電圧が印加され、駆動素子（ＤＴ１、ＤＴ２）のドレイン‐ソース間に電流が発生する時、駆動ＴＦＴ（ＤＴ１、ＤＴ２）のストレスが増加して駆動ＴＦＴ（ＤＴ１、ＤＴ２）の劣化が進行される。また、駆動ＴＦＴ（ＤＴ１、ＤＴ２）の半導体チャネルに光が照射されたとき、電流が発生して駆動素子（ＤＴ１、ＤＴ２）の劣化が進行される。このような駆動素子（ＤＴ１、ＤＴ２）の劣化は、駆動素子（ＤＴ１、ＤＴ２）がターンーオンされるとき流れるオン電流（On current）の低下としきい値電圧シフト（shift）を招くことができる。このような駆動素子（ＤＴ１、ＤＴ２）の劣化により、発光素子（ＥＬ）の輝度変化と残像が現れることがある。

本発明の画素回路は、交互に駆動される第１及び第２駆動部（１０１Ａ、１０１Ｂ）を含む。第１駆動部（１０１Ａ）は、第３−１スイッチ素子（Ｓ３１）と、第１駆動素子（ＤＴ１）を含み第１ＥＭ信号（ＥＭ１）が入力されるとき、駆動されて発光素子（ＥＬ）に電流を供給する。第２駆動部（１０１Ｂ）は、第３−２スイッチ素子（Ｓ３２）と、第２駆動素子（ＤＴ２）を含みから第２ＥＭ信号（ＥＭ２）に応答して発光素子（ＥＬ）に電流を供給する。

第１駆動部（１０１Ａ）の第３−１スイッチ素子（Ｓ３１）は、第２駆動部（１０１Ｂ）が駆動されるときにターン−オフ（turn-off）され、画素駆動電圧（ＶＤＤ）と発光素子（ＥＬ）のアノードとの間の電流経路（path）を遮断する。第３−１スイッチ素子（Ｓ３１）がターン−オフされるとき、第１駆動素子（ＤＴ１）の第１電極がフローティング（floating）され、第１駆動素子（ＤＴ１）のドレイン‐ソース間に電流が流れない。第２駆動部（１０１Ｂ）の第３−２スイッチ素子（Ｓ３２）は、第１駆動部（１０１Ａ）が駆動されるとき、ターン−オフされ、画素駆動電圧（ＶＤＤ）と発光素子（ＥＬ）のアノードとの間の電流経路を遮断する。第３−２スイッチ素子（Ｓ３２）がターン−オフされるとき、第２駆動素子（ＤＴ２）の第１電極がフローティングされて、第２駆動素子（ＤＴ２）のドレイン‐ソース間に電流が流れない。

本発明は、駆動素子（ＤＴ１、ＤＴ２）の第１電極、すなわち、ドレインを交互にフローティング（floating）して駆動素子（ＤＴ１、ＤＴ２）のドレイン‐ソース間に流れる電流を遮断することにより、駆動素子（ＤＴ１、ＤＴ２）のストレス累積を軽減し駆動素子（ＤＴ１、ＤＴ２）の回復を誘導する。本発明は、図３Ａ〜図４Ｄのような内部補償の方法で駆動素子（ＤＴ１、ＤＴ２）のしきい値電圧（Ｖｔｈ）だけデータ電圧（Ｖｄａｔａ）を補償して駆動素子（ＤＴ１、ＤＴ２）を交互駆動することにより、画素の輝度変化と残像を防止する。

駆動素子（ＤＴ１、ＤＴ２）とスイッチ素子（Ｓ３１乃至Ｓ３２）は、酸化物半導体パターンを含むＮＭＯＳ構造のＯｘｉｄｅＴＦＴに実現されることができる。 ＯｘｉｄｅＴＦＴはＴＦＴのオフ状態で発生するリーク電流が小さいため、消費電力を削減することができるだけでなく、リーク電流による画素の電圧低下を防止することができるので、フリッカーの防止効果を高めることができる。

発光素子（ＥＬ）は、ＯＬＥＤに実現されることができる。ＯＬＥＤは、データ電圧（Ｖｄａｔａ）に応じて駆動素子（ＤＴ１、ＤＴ２）によって調節される電流で発光する。ＯＬＥＤは、アノードとカソードの間に形成された有機化合物層を含む。有機化合物層は、正孔注入層（ＨＩＬ）、正孔輸送層（ＨＴＬ）、発光層（ＥＭＬ）、電子輸送層（ＥＴＬ）及び電子注入層（ＥＩＬ）などを含むことができるが、これに限定されない。ＯＬＥＤのアノードは、第３ノード（ｎ３）を介して駆動素子（ＤＴ１、ＤＴ２）に接続され、ＯＬＥＤのカソードは低電位電源電圧（ＶＳＳ）が印加されるＶＳＳ電極２３に接続される。ストレージキャパシタ（Ｃｇｓ）は、第１及び第３ノード（ｎ１、ｎ３）を介して駆動素子（ＤＴ１、ＤＴ２）のゲートとソースとの間に接続される。

第１スイッチ素子（Ｓ１）は、第１スキャン信号（ＳＣ１）に応答して所定の基準電圧（Ｖｒｅｆ）を第１ノード（ｎ１）に供給した後、データ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給する。基準電圧（Ｖｒｅｆ）は、画素駆動電圧（ＶＤＤ）より低く、第１ノード（ｎ１）の電圧を初期化する電圧に設定される。第１スイッチ素子（Ｓ１）は、第１スキャン信号（ＳＣ１）が印加される第１ゲートラインに接続されたゲート、データラインに接続された第１電極、及び第１ノード（ｎ１）に接続された第２電極を含む。データラインに基準電圧（Ｖｒｅｆ）とデータ電圧（Ｖｄａｔａ）が供給される。

第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）に応答して、所定の初期化電圧（ＶＩＮＩ）を第３ノード（ｎ３）を介して発光素子（ＥＬ）の画素電極（またはアノード）に供給する。初期化電圧（ＶＩＮＩ）は発光素子（ＥＬ）が発光されない電圧に設定される。初期化電圧（ＶＩＮＩ）は、画素駆動電圧（ＶＤＤ）より低い。第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）が印加される第２ゲートラインに接続されたゲート、初期化電圧（ＶＩＮＩ）が印加される第２電源ライン２２に接続された第１電極、及び第３ノード（ｎ３）に接続された第２電極を含む。

第３−１スイッチ素子（Ｓ３１）は、第１ＥＭ信号（ＥＭ１）に応答して、画素駆動電圧（ＶＤＤ）が印加される第１電源ライン２１と、第１駆動素子（ＤＴ１）の間の電流経路をスイッチングする。第３−１スイッチ素子（Ｓ３１）と、第３−２スイッチ素子（Ｓ３２）は、交互にオン／オフされる。したがって、第３−１スイッチ素子（Ｓ３１）は、第３−２スイッチ素子（Ｓ３２）のオフ時間にターンーオンされて、第１電源ライン２１と、第１駆動素子（ＤＴ１）の間の電流経路を形成する。第３−１スイッチ素子（Ｓ３１）は、第１ＥＭ信号（ＥＭ１）が印加される第３−１ゲートラインに接続されたゲート、第２−１ノード（ｎ２１）を介して第１電源ライン２１に接続された第１電極、及び第２−１ノード（ｎ２１）を介して第１駆動素子（ＤＴ１）の第１電極に接続された第２電極を含む。

第１駆動素子（ＤＴ１）は、ゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）の電流を調節する。第１駆動素子（ＤＴ１）は、第２駆動素子（ＤＴ２）と交互に発光素子（ＥＬ）を駆動する。第１駆動素子（ＤＴ１）は、第１ノード（ｎ１）に接続されたゲート、第２−１ノード（ｎ２１）に接続された第１電極、及び第３ノード（ｎ３）に接続された第２電極を含む。

第３−２スイッチ素子（Ｓ３２）は、第２ＥＭ信号（ＥＭ２）に応答して、画素駆動電圧（ＶＤＤ）が印加される第１電源ライン２１と第２駆動素子（ＤＴ２）との間の電流経路をスイッチングする。第３−２スイッチ素子（Ｓ３２）は、第３−１スイッチ素子（Ｓ３１）のオフ時間にターンーオンされ、第１電源ライン２１と第２駆動素子（ＤＴ２）との間の電流経路を形成する。第３−２スイッチ素子（Ｓ３２）は、第２ＥＭ信号（ＥＭ２）が印加される第３−２ゲートラインに接続されたゲート、第２−２ノード（ｎ２２）を介して第１電源ライン２１に接続された第１電極、及び第２−２ノード（ｎ２２）を介して第２駆動素子（ＤＴ２）の第１電極に接続された第２電極を含む。

第２駆動素子（ＤＴ２）は、ゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）の電流を調節する。第２駆動素子（ＤＴ２）は、第１駆動素子（ＤＴ１）と交互に発光素子（ＥＬ）を駆動する。第２駆動素子（ＤＴ２）は、第１ノード（ｎ１）に接続されたゲート、第２−２ノード（ｎ２２）に接続された第１電極、及び第３ノード（ｎ３）に接続された第２電極を含む。

図３Ａ〜図４Ｄは、第ｎサブ画素の画素回路（１０１（ｎ））の動作を示す図である。画素回路のそれぞれは、図３Ａ〜図４Ｄに示された内部補償方法で駆動され、駆動素子（ＤＴ１、ＤＴ２）のしきい値電圧（Ｖｔｈ）をサンプリングし、そのしきい値電圧（Ｖｔｈ）だけデータ電圧（Ｖｄａｔａ）を補償する。図３Ａ〜図４Ｄにおいて矢印は電流の流れを示す。図３Ａ〜図３Ｄは、第１駆動部（１０１Ａ）によって発光素子（ＥＬ）が駆動される動作を段階的に示す。図４Ａ〜図４Ｄは、第２駆動部（１０１Ｂ）によって発光素子（ＥＬ）が駆動される動作を段階的に示す。

図３Ａを参照すると、スキャン信号（ＳＣ１、ＳＣ２）と、第１ＥＭ信号（ＥＭ１）は、第１初期化時間（Ｔｉ１）が開始されるとき、ゲートオン電圧に変わる。第２ＥＭ信号（ＥＭ２）は、第１駆動部（１０１Ａ）が駆動される期間中にゲートオフ電圧に維持される。 ＮＭＯＳにおいて、ゲートオン電圧はゲートハイ電圧（ＶＧＨ）に設定され、ゲートオフ電圧はゲートロー電圧（ＶＧＬ）に設定されることができる。したがって、第１初期化時間（Ｔｉ１）の間に第３−２スイッチ素子（Ｓ３２）を除いた他のスイッチ素子（Ｓ１、Ｓ２、Ｓ３１）がターンーオンされる

第１初期化時間（Ｔｉ１）の間に入力映像のデータ電圧（Ｖｄａｔａ）と無関係に設定された基準電圧（Ｖｒｅｆ）がデータライン１０２に供給される。第１初期化時間（Ｔｉ１）の間に、第１スイッチ素子（Ｓ１）は、第１スキャン信号（ＳＣ１）のゲートオン電圧に応じてターンーオンされ、第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）のゲートオン電圧に応じてターンーオンされる。第３−１スイッチ素子（Ｓ３１）は、第１ＥＭ信号（ＥＭ１）のゲートオン電圧に応じてターンーオンされる。

第１初期化時間（Ｔｉ１）の間の画素回路において、各ノードの電圧が初期化される。第１初期化時間（Ｔｉ１）に第１ノード（ｎ１）は、Ｖｒｅｆであり、第２−１ノード（ｎ２１）はＶＤＤであり、第３ノード（ｎ３）は、ＶＩＮＩにそれぞれ初期化される。

図３Ｂを参照すると、第１サンプリング時間（Ｔｓ１）が開始されると、第１ＥＭ信号（ＥＭ１）がゲートオフ電圧に反転され、第３−１スイッチ素子（Ｓ３１）がターン−オフされる。第１サンプリング時間（Ｔｓ１）の間、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオン電圧を維持し、第２ＥＭ信号（ＥＭ２）は、ゲートオフ電圧を維持する。したがって、第１サンプリング時間（Ｔｓ１）の間に、第３−１及び第３−２スイッチ素子（Ｓ３１、Ｓ３２）は、ターン−オフされる反面、第１及び第２スイッチ素子（Ｓ１、Ｓ２）はターン−オンされる。

第１サンプリング時間（Ｔｓ１）の間に基準電圧（Ｖｒｅｆ）がデータライン１０２に供給され、第３ノード（ｎ３）の電圧は、ＶＩＮＩを維持する。第１サンプリング時間（Ｔｓ１）の間に、第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）は、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）だけ上昇し、このしきい値電圧（Ｖｔｈ）がストレージキャパシタ（Ｃｇｓ）に貯蔵される。

図３Ｃを参照すると、第１データ書き込み時間（Ｔｗ１）が開始されるとき、第２スキャン信号（ＳＣ２）は、ゲートオフ電圧に反転される。第１データ書き込み時間（Ｔｗ１）の間に第１スキャン信号（ＳＣ１）は、ゲートオン電圧を維持し、第１及び第２ＥＭ信号（ＥＭ１、ＥＭ２）は、ゲートオフ電圧を維持する。したがって、第１データ書き込み時間（Ｔｗ１）の間に第１スイッチ素子（Ｓ１）は、オン状態を維持して、データ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給する反面、残りのスイッチ素子（Ｓ２、Ｓ３１、Ｓ３２）は、ターン−オフされる。

第１データ書き込み時間（Ｔｗ１）に第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）は、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）だけ補償されたデータ電圧に変わる。

図３Ｄを参照すると、第１発光時間（Ｔｅｍ１）が開始されるとき、第１スキャン信号（ＳＣ１）は、ゲートオフ電圧に反転され、第１ＥＭ信号（ＥＭ１）は、ゲートオン電圧に反転される。第１発光時間（Ｔｅｍ１）の間、第２スキャン信号（ＳＣ２）は、ゲートオフ電圧を維持し、第２ＥＭ信号（ＥＭ２）は、ゲートオフ電圧を維持する。したがって、第１発光時間（Ｔｅｍ１）の間、第３−１スイッチ素子（Ｓ３１）は、ターンーオンされる反面、残りのスイッチ素子（Ｓ１、Ｓ２、Ｓ３２）は、ターン−オフされる。

第１発光時間（Ｔｅｍ１）の間、第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）に電流が流れて、発光素子（ＥＬ）が発光することができる。第１発光時間（Ｔｅｍ１）の間、第１ＥＭ信号（ＥＭ１）は、予め設定されたＰＷＭ（Pulse Width Modulation）のデューティ比（％）でゲートオン電圧とゲートオフ電圧との間でスイングする交流信号で発生することができる。発光素子（ＥＬ）が第１発光時間（Ｔｅｍ１）の間、あらかじめ設定されたデューティ比でオン／オフを繰り返すと、フリッカ（flicker）と残像が改善されることができる。第１駆動素子（ＤＴ１）の飽和領域で発光素子（ＥＬ）の電流は、数式１の通りである。

（数式１）

ここで、Ｗはトランジスタのチャネル幅（Width）であり、Ｌはトランジスタのチャネル長さ（Length）である。 Ｃｏｘは、トランジスタの寄生容量である。 Ｖｇｓは、トランジスタのゲートーソース間電圧であり、Ｖｔｈはトランジスタのしきい値電圧である。

第１駆動部（１０１Ａ）は、図３Ａ〜図３Ｄに示すように、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）をリアルタイム補償して発光素子（ＥＬ）を駆動する。このとき、第２駆動部（１０１Ｂ）で電流が流れないので、第２駆動素子（ＤＴ２）のストレス累積がなく、劣化が回復することができる。図４Ａ〜図４Ｄに示された第２駆動部（１０１Ｂ）の駆動時間の間、第１駆動部（１０１Ａ）は動作しない。

図４Ａを参照すると、スキャン信号（ＳＣ１、ＳＣ２）と第２ＥＭ信号（ＥＭ２）は、第２初期化時間（Ｔｉ２）が開始されるとき、ゲートオン電圧に変わる。第１ＥＭ信号（ＥＭ１）は、第２駆動部（１０１Ｂ）が駆動される期間中にゲートオフ電圧に維持される。したがって、第２初期化時間（Ｔｉ２）の間に第３−１スイッチ素子（Ｓ３１）を除いた他のスイッチ素子（Ｓ１、Ｓ２、Ｓ３２）がターンーオンされる。

第２初期化時間（Ｔｉ２）の間に基準電圧（Ｖｒｅｆ）がデータライン１０２に供給される。第２初期化時間（Ｔｉ２）の間に、第１スイッチ素子（Ｓ１）は、第１スキャン信号（ＳＣ１）のゲートオン電圧に応じてターンーオンされ、第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）のゲートオン電圧に応じてターンーオンされる。第３−２スイッチ素子（Ｓ３２）は、第２ＥＭ信号（ＥＭ２）のゲートオン電圧に応じてターンーオンされる。

第２初期化時間（Ｔｉ２）の間、画素回路において、各ノードの電圧が初期化される。第２初期化時間（Ｔｉ２）に第１ノード（ｎ１）は、Ｖｒｅｆに、第２−２ノード（ｎ２２）はＶＤＤに、第３ノード（ｎ３）は、ＶＩＮＩにそれぞれ初期化される。

図４Ｂを参照すると、第２サンプリング時間（Ｔｓ２）が開始されるとき、第２ＥＭ信号（ＥＭ２）がゲートオフ電圧に反転され、第３−２スイッチ素子（Ｓ３２）がターン−オフされる。第２サンプリング時間（Ｔｓ２）の間、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオン電圧を維持し、第１ＥＭ信号（ＥＭ１）は、ゲートオフ電圧を維持する。したがって、第２サンプリング時間（Ｔｓ２）の間に、第３−１及び第３−２スイッチ素子（Ｓ３１、Ｓ３２）は、ターン−オフされる反面、第１及び第２スイッチ素子（Ｓ１、Ｓ２）はターン−オンされる。

第２サンプリング時間（Ｔｓ２）の間に基準電圧（Ｖｒｅｆ）がデータライン１０２に供給され、第３ノード（ｎ３）の電圧は、ＶＩＮＩを維持する。第２サンプリング時間（Ｔｓ２）の間、第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）はしきい値電圧（Ｖｔｈ）だけ上昇し、このしきい値電圧（Ｖｔｈ）がストレージキャパシタ（Ｃｇｓ）に貯蔵される。

図４Ｃを参照すると、第２データ書き込み時間（Ｔｗ２）が開始されるとき、第２スキャン信号（ＳＣ２）は、ゲートオフ電圧に反転される。第２データ書き込み時間（Ｔｗ２）の間、第１スキャン信号（ＳＣ１）は、ゲートオン電圧を維持し、第１及び第２ＥＭ信号（ＥＭ１、ＥＭ２）は、ゲートオフ電圧を維持する。したがって、第２データ書き込み時間（Ｔｗ２）の間、第１スイッチ素子（Ｓ１）は、オン状態を維持して、データ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給する反面、残りのスイッチ素子（Ｓ２、Ｓ３１、 Ｓ３２）は、ターン−オフされる。

第２データ書き込み時間（Ｔｗ２）に第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）は、第２駆動素子（ＤＴ２）のしきい値電圧（Ｖｔｈ）だけ補償されたデータ電圧に変わる。

図４Ｄを参照すると、第２発光時間（Ｔｅｍ２）が開始されるとき、第１スキャン信号（ＳＣ１）は、ゲートオフ電圧に反転され、第２ＥＭ信号（ＥＭ２）は、ゲートオン電圧に反転される。第２発光時間（Ｔｅｍ２）の間、第２スキャン信号（ＳＣ２）は、ゲートオフ電圧を維持し、第１ＥＭ信号（ＥＭ１）は、ゲートオフ電圧を維持する。したがって、第２発光時間（Ｔｅｍ２）の間、第３−２スイッチ素子（Ｓ３２）は、ターンーオンされる反面、残りのスイッチ素子（Ｓ１、Ｓ２、Ｓ３１）は、ターン−オフされる。

第２発光時間（Ｔｅｍ２）の間、第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）に電流が流れ、発光素子（ＥＬ）が発光することができる。第２発光時間（Ｔｅｍ２）の間、第２ＥＭ信号（ＥＭ２）は、予め設定されたＰＷＭ（Pulse Width Modulation）のデューティ比（％）を有する交流信号に発生することができる。発光素子（ＥＬ）が第２発光時間（Ｔｅｍ２）の間、あらかじめ設定されたデューティ比でオン／オフを繰り返すと、フリッカと残像が改善されることができる。

第２駆動部（１０１Ｂ）は、図４Ａ〜図４Ｄに示すように、第２駆動素子（ＤＴ２）のしきい値電圧（Ｖｔｈ）をリアルタイム補償して発光素子（ＥＬ）を駆動する。このとき、第１駆動部（１０１Ａ）で電流が流れないため、第１駆動素子（ＤＴ１）のストレス累積がなく、劣化が回復することができる。

画素回路の第１及び第２駆動部（１０１Ａ、１０１Ｂ）は、毎フレーム期間ごとに入力映像のデータが画素に書き込まれて画面上で入力映像が再現されるノーマル駆動モード（normal driving mode）において、図５に示すように交互にオン／オフされるＥＭ信号（ＥＭ１、ＥＭ２）により所定の時間間隔で交互的に駆動することができる。

低消費電力駆動モードで表示パネル駆動回路（１１０、１１２、１２０）と画素の駆動周波数が減少して消費電力が低くなる。例えば、ノーマル駆動モードにおいてフレームレート（frame rate）は６０Ｈzで設定されることができる。表示パネル駆動回路（１１０、１１２、１２０）は、ノーマル駆動モードで１秒間に６０個のフレームのデータを画素（Ｐ）に書き込む。

低消費電力モードは、画面上に映像を再現するノーマル駆動モードに比べて表示パネル駆動回路（１１０、１１２、１２０）と画素の駆動周波数を下げる。一例として、低消費電力駆動モードにおいてフレームレートは、１ Ｈｚに低下することができる。低消費電力駆動モードで画素に書き込まれる映像データは、ノーマル駆動モードに比べて低い周波数で更新（update）される。この場合、図６の例のように表示パネル駆動回路（１１０、１１２、１２０）は、低消費電力駆動モードにおいて６０フレーム期間中で第１フレーム期間（１６．６７ｍｓ）に入力映像のデータを画素に書き込んで、残りの５９フレーム期間中にデータを出力しない。画素は、低消費電力モードの毎秒毎に第１フレーム期間（ＦＲ）にデータを１回書き込み、残りのほとんどの時間の間にストレージキャパシタ（Ｃｇｓ）に貯蔵されたデータ電圧に表示された映像を維持する。

画素回路のスイッチ素子と駆動素子がリーク電流が小さいＯｘｉｄｅ ＴＦＴで実現されると、低消費電力駆動モードにおいて入力映像のデータ電圧が入力されていない複数のスキップ（skip）フレーム期間中の画素のリーク電流が小さいため、フリッカ（flicker）が視認されないことを再現することができ、消費電力が減少される。

第１及び第２駆動部（１０１Ａ、１０１Ｂ）のいずれか１つをノーマル駆動モードで駆動し、別の１つをを低消費電力駆動モードで駆動することができる。一例として、第１駆動部（１０１Ａ）がノーマル駆動モードで駆動され、第２駆動部（１０１Ｂ）が低消費電力駆動モードで駆動することができるが、これに限定されない。他の例として、第１及び第２駆動部（１０１Ａ、１０１Ｂ）がノーマル駆動モードで交互に駆動され、第２駆動部（１０１Ｂ）が低消費電力駆動モードで駆動することができる。

低消費電力駆動モードで駆動される駆動素子のチャンネル比（Ｗ/Ｌ）を減らすと発光素子の電流を下げて消費電力をさらに下げることができる。この実施形態について、図８及び図９を結びつけて詳細に説明する。 Ｗは、図７においてトランジスタの半導体チャネル層の幅（Width）であり、Ｌは、図７においてトランジスタの半導体チャネル層の長さ（Length）である。図７において、「Ｇ」は、トランジスタのゲート、「Ｄ」は、トランジスタのドレイン、「Ｓ」は、トランジスタのソースをそれぞれ示す。

本発明は、消費電力と、それぞれの駆動特性を考慮して、ノーマル駆動用トランジスタと低消費電力駆動用トランジスタのチャネル比（Ｗ/Ｌ）を異なるようにすることができる。例えば、低消費電力駆動用トランジスタのチャネル比（Ｗ/Ｌ）をノーマル駆動用トランジスタのチャネル比（Ｗ/Ｌ）より小さく実現することができる。

本発明は、ノーマル駆動用トランジスタと低消費電力駆動用トランジスタのＷ/Ｌを異なるようにしても、画素の輝度を同一にするために、ノーマル駆動用トランジスタが駆動されたときのＶＤＤと低消費電力駆動用トランジスタが駆動されたときのＶＤＤを異なるように制御することができる。タイミングコントローラまたはホストシステムは、電源回路のＰＷＭ（％）を調節して、その電源回路から出力されるＶＤＤの電圧レベルを調節することができる。

低消費電力駆動用トランジスタのチャネル比（Ｗ/Ｌ）がノーマル駆動用トランジスタもの対比小さい場合に、図８の（Ａ）のように低消費電力駆動用トランジスタの線形領域（ＬＩＮ）が短い。つまり、低消費電力駆動モードでＶＤＤをＶ１のような低電圧に設定しても低消費電力駆動用トランジスタが飽和領域で動作する。

チャンネル比（Ｗ/Ｌ）が異なる２つのトランジスタが１つの発光素子に接続されるときＶＤＤを異なるようにして、発光素子の輝度を同一にすることができる。このために、ノーマル駆動モードにおいてチャンネル比（Ｗ/Ｌ）が相対的に高いノーマル駆動用トランジスタの場合に図８の（Ｂ）に示すようにＶＤＤをＶ１より高いＶ２に設定することができる。

チャンネル比（Ｗ/Ｌ）が相対的に小さい低消費電力駆動用トランジスタは、図８から分かるように、小さな駆動電圧でおいても電流が多く流れるので、さらに多くのストレスを受け、さらに早めに劣化し得る。本発明は、ノーマル駆動用トランジスタレベルで低消費電力駆動用トランジスタのストレス累積を緩和し、相対的に回復時間をさらに長くするために、図９に示すように、低消費電力駆動用ＥＭ信号（ＥＭ１）のデューティ比（duty ratio）をノーマル駆動用ＥＭ信号（ＥＭ２）のそのものよりさらに小さく設定することができる。

図９の例では、第２駆動素子（ＤＴ２）がノーマル駆動用トランジスタであり、第１駆動素子（ＤＴ１）が低消費電力駆動用トランジスタである場合に、ノーマル駆動モードと低消費電力駆動モードでＥＭ信号（ＥＭ１、ＥＭ２）の一例を示す波形図である。ノーマル駆動モードと低消費電力駆動モードのＥＭ信号は、図９に限定されない。

図９を参照すると、ノーマル駆動モードにおいて第１及び第２ＥＭ信号（ＥＭ１、ＥＭ２）の内から、第１ＥＭ信号（ＥＭ１）が非活性化され第２ＥＭ信号（ＥＭ２）が活性化されることができる。ノーマル駆動モードの発光時間（Ｔｅｍ１、Ｔｅｍ２）の間の第２ＥＭ信号（ＥＭ２）が所定のデューティ比で発生する。第２ＥＭ信号（ＥＭ２）は、あらかじめ設定されたデューティ比に基づいて、ゲートオン電圧（ＶＧＨ）とゲートオフ電圧（ＶＧＬ）の間でスイングする交流信号で発生され、第１駆動部（１０１Ａ）の電流経路をオン／オフ（ON／OFF）制御する。第１ＥＭ信号（ＥＭ１）は、ノーマル駆動モードで非活性化されゲートオフ電圧（ＶＧＬ）を維持する。したがって、ノーマル駆動モードで第２駆動部（１０１Ｂ）からの電流で発光素子（ＥＬ）が駆動される。ノーマル駆動モードで第１駆動部（１０１Ａ）からの電流が発生しない。

低消費電力駆動モードにおいて第１及び第２ＥＭ信号（ＥＭ１、ＥＭ２）の内から第２ＥＭ信号（ＥＭ２）が非活性化され、第１ＥＭ信号（ＥＭ１）が活性化されることができる。低消費電力駆動モードの発光時間（Ｔｅｍ１、Ｔｅｍ２）の間、第１ＥＭ信号（ＥＭ１）が相対的に小さいデューティ比で発生する。低消費電力駆動モードにおいて第１駆動素子（ＥＭ１）のストレスを緩和し、回復時間をさらに長く確保するために、第１ＥＭ信号（ＥＭ１）のデューティ比は、ノーマル駆動モードにおいて設定された第２ＥＭ信号（ＥＭ２）のデューティ比よりさらに小さく設定される。その結果、第１ＥＭ信号（ＥＭ１）の１周期からオン区間(ＯＮ）がオフ区間（ＯＦＦ）よりさらに長く設定することができる。また、第１ＥＭ信号（ＥＭ１）の１周期に設定されたオン区間（ＯＮ）が第２ＥＭ信号（ＥＭ２）の１周期に設定された 区間（ＯＮ）より小さくすることができる。

低消費電力駆動モードにおいて、第１ＥＭ信号は、ゲートオン電圧（ＶＧＨ）とゲートオフ電圧（ＶＧＬ）の間でスイングする交流信号で発生され、第１駆動部（１０１Ａ）の電流経路をオン／オフ（ON／OFF）制御する。第２ＥＭ信号（ＥＭ２）は、低消費電力駆動モードで無効になってゲートオフ電圧（ＶＧＬ）を維持する。したがって、低消費電力駆動モードで第１駆動部（１０１Ａ）からの電流で発光素子（ＥＬ）が駆動される。低消費電力モードで第２駆動部（１０１Ｂ）からの電流が発生していない。

図１０及び図１１は、本発明の実施の形態に係る画素回路の断面構造を示す表示パネルの断面図である。図１０は、トランジスタの半導体パターンの抵抗を下げるためにドライエッチング（dry etching）工程を実施した断面構造である。図１１は、トランジスタの半導体パターンで伝導性を高めるために、半導体パターンにイオンドーピング（ion doping）を実施した断面構造である。

図１０及び図１１を参照すると、本発明の表示パネルは、画素アレイ領域上に配置された複数のトランジスタを含む。このトランジスタは、図２のような画素回路で駆動素子（ＤＴ１、ＤＴ２）とスイッチ素子（Ｓ１〜Ｓ３２）を含む。表示パネルの基板には、トランジスタ（ＤＴ１、ＤＴ２、Ｓ１〜Ｓ３２）と共にストレージキャパシタ（Ｃｇｓ）、発光素子（ＥＭ）などをさらに含む。「ＰＸＬ」は、発光素子の画素電極（またはアノード電極）である。トランジスタ（ＤＴ１、ＤＴ２、Ｓ１〜Ｓ３２）は、ＮＭＯＳ Ｏｘｉｄｅ ＴＦＴに実現されることができる。このように、画素回路のすべてのトランジスタをＮＭＯＳ構造のＯｘｉｄｅ ＴＦＴとすると、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが共に配置された画素回路に比べ製造工程数と表示パネルの構造を単純にすることができる。

第１及び第２駆動素子（ＤＴ１、ＤＴ２）は、基板上に垂直に積層され１つのゲート（ＤＧ）を共有する。ゲートを共有するために、第１及び第２駆動素子（ＤＴ１、ＤＴ２）の内、いずれか１つは、半導体パターン（ＤＡ１）の上にゲート（ＤＧ）が配置されたトップゲート（top gate）構造のトランジスタで実現され、他の１つは、半導体パターン（ＤＡ２）の下にゲート（ＤＧ）が配置されたボトムゲート（Ｂottom）構造のトランジスタで実現される。スイッチ素子（Ｓ１〜Ｓ３２）は、ボトムゲート構造のトランジスタジッタに実現されることができる。二つの駆動素子（ＤＴ１、ＤＴ２）が１つのゲート（ＤＧ）を共有する構造で表示パネルが製作されると、表示パネルの製造工程数や構造を単純にすることができる。

以下で、第１駆動素子（ＤＴ１）がトップゲート構造であり、第２駆動素子（ＤＴ２）がボトムゲート構造である例を説明するが、これに限定されない。この場合、第１駆動素子（ＤＴ１）は、第１半導体パターン（ＤＡ１）、第１半導体パターン（ＤＡ１）の上に配置された共通ゲート（ＤＧ）、第１半導体パターン（ＤＡ１）のドレイン領域に接触された第１電極（ＤＤ１）、第１半導体パターン（ＤＡ１）のソース領域に接触された第２電極（ＤＳ１）を含む。第２駆動素子（ＤＴ２）は、第２半導体パターン（ＤＡ２）、第２半導体パターン（ＤＡ２）の下に配置された共通ゲート（ＤＧ）、第２半導体パターン（ＤＡ２）のドレイン領域に接触された第１電極（図１２のＤＤ２）、第２半導体パターン（ＤＡ２）のソース領域に接触された第２電極（図１２のＤＳ２）を含む。第２駆動素子（ＤＴ２）の第１及び第２電極（ＤＳ２、ＤＤ２）は、図１０及び図１１で省略されてあり、図１２の平面図で表現されている。これと反対に、第２駆動素子（ＤＴ２）がトップゲート構造であり、第１駆動素個（ＤＴ２）がボトムゲート構造であることがあることに注意しなければならない。

第１及び第２スイッチ素子（Ｓ１、Ｓ２）のそれぞれは、半導体パターン（ＳＡ）、半導体パターン（ＳＡ）の下に配置されたゲート（ＳＧ１）、半導体パターン（ＳＡ）のドレイン領域に接触された第１電極（ＳＤ）、半導体パターン（ＳＡ）のソース領域に接触された第２電極（ＳＳ）を含む。第３−１及び第３−２スイッチ素子（Ｓ３１、Ｓ３２）、それぞれは、半導体パターン（ＥＡ）、半導体パターン（ＥＡ）の下に配置されたゲート（ＥＧ１）、半導体パターン（ＥＡ）のドレイン領域に接触された第１電極（ＥＤ）、半導体パターン（ＥＡ）のソース領域に接触された第２電極（ＥＳ）を含む。

ストレージキャパシタ（Ｃｇｓ）は、基板（ＳＵＢＳ）上で垂直に積層された二つのキャパシタを含みから大容量を有する。キャパシタ（Ｃｇｓ） は、第１電極（Ｃ１）と共通電極（Ｃ２）を含む第１キャパシタと、共通電極（Ｃ２）と第２電極（Ｃ３）を含む第２キャパシタを含む。フォトマスク工程を減らすために、共通電極（Ｃ２）が省略されたキャパシタ構造でストレージキャパシタ（Ｃｇｓ）が形成されることができる。

駆動素子（ＤＴ１、ＤＴ２）とスイッチ素子（Ｓ１〜Ｓ３２）、それぞれの半導体パターン（ＤＡ１、ＤＡ２、ＳＡ、ＥＡ）は、インジウム‐ガリウム‐亜鉛酸化物（Indium Gallium Zinc Oxide：ＩＧＺＯ）、インジウム‐ガリウム酸化物（Indium Gallium Oxide：ＩＧＯ）及びインジウム‐亜鉛酸化物（Indium Zinc Oxide：ＩＺＯ）の内、少なくともいずれか１つの酸化物半導体物質を含む。

基板（ＳＵＢＳ）の表面全体の上にはバッファ層（ＢＵＦ）が蒸着されている。バッファ層（ＢＵＦ）は省略されることもできる。バッファ層（ＢＵＦ）の上には、第１酸化物半導体層が蒸着される。第１フォトマスク工程は、第１酸化物半導体層をパターニングしてバッファ層（ＢＵＦ）上に第１駆動素子（ＤＴ１）の第１半導体パターン（ＤＡ１）を形成する。第１半導体パターン（ＧＡ１）は、共通ゲート（ＤＧ）と重畳するチャネル領域、チャネル領域の両側に配置されてｎ＋イオンがドープされたソース領域とドレイン領域を含む。第１半導体パターン（ＤＡ１）に酸素を注入し、第１半導体パターン（ＤＡ１）の欠陥（defect）を除去するために熱処理工程が実施されることができ、この熱処理工程は省略することができる。

ゲート絶縁膜（ＧＩ）は、第１半導体パターン（ＧＡ１）を覆うようにバッファ層（ＢＵＦ）上に形成され、第１金属層がゲート絶縁膜（ＧＩ）上に蒸着される。第１金属層をパターニングするために、第２フォトマスク工程が実施される。図１０の例において、第１金属層とゲート絶縁膜（ＧＩ）が第２フォトマスク工程で一括パターニングされる。図１１の例において、第１金属層のみ第２フォトマスク工程でパターニングされる。第２フォトマスク工程により、第１金属層から駆動素子（ＤＴ１、ＤＴ２）の共通ゲート（ＤＧ）、スイッチトランジスタ（Ｓ１〜Ｓ３２）のゲート（ＳＧ１、ＥＧ１）、ストレージキャパシタ（Ｃｇｓ）の第１電極（Ｃ１）などが形成される。

図１０の例において、ゲート絶縁膜材料として利用可能な酸化シリコン（ＳｉＯ２）はドライエッチングされる。酸化シリコン（ＳｉＯ２）のドライエッチング工程でイオン化された反応ガスの粒子が第１半導体パターン（ＤＡ１）に供給され、その半導体パターン（ＤＡ１）のソース領域とドレイン領域の抵抗が減少して、導体化される。酸化物半導体は、ドライエッチング工程で発生するイオン化された不純物が注入されるときの抵抗が低くなり、導体化される。図１１に示すように、第１半導体パターン（ＤＡ１）のソース領域とドレイン領域の抵抗を減らすために、第１半導体パターン（ＤＡ１）がゲート絶縁膜（ＧＩ）によって覆われた状態で、共通ゲート（ＤＧ）のパターンをマスクにしてイオンがドーピングされることができる。

第１層間絶縁膜（ＩＬＤ１）が第１金属層パターン（ＤＧ、ＳＧ１、ＥＧ１）上に覆われる。第１層間絶縁膜（ＩＬＤ１）上にストレージキャパシタ（Ｃｇｓ）の共通電極（Ｃ２）が形成される。第２層間絶縁膜（ＩＬＤ２）は、共通電極（Ｃ２）を覆うように、第１層間絶縁膜（ＩＬＤ１）上に形成される。フォトマスト工程数を削減するために、共通電極（Ｃ２）が省略され、単層の層間絶縁膜が形成されることができる。

第２層間絶縁膜（ＩＬＤ２）上に第２酸化物半導体層が蒸着される。第３フォトマスク工程は、第２酸化物半導体層をパターニングして第２層間絶縁膜（ＩＬＤ２）上に第２駆動素子（ＤＴ２）の第２半導体パターン（ＤＡ２）、スイッチ素子（Ｓ１〜Ｓ３２）の半導体パターン（ＳＡ、ＥＡ）を形成する。第２半導体パターン（ＤＡ２）は、共通ゲート（ＤＧ）と重畳されるチャネル領域、チャネル領域の両側に配置されてｎ＋イオンがドープされたソース領域とドレイン領域を含む。第２半導体パターン（ＤＡ２）に酸素を注入し、第２半導体パターン（ＤＡ２）の欠陥を除去するために熱処理工程が実施されることができ、この熱処理工程は省略することができる。

第４フォトマスク工程は、絶縁膜を貫通するコンタクトホール（ＣＨ１、ＣＨ２）を形成して、第１半導体パターン（ＤＡ１）のソース領域とドレイン領域を露出する。続いて、第２金属層が第２層間絶縁膜（ＩＬＤ２）上に蒸着される。第２金属層をパターニングするために、第５フォトマスク工程が実施される。第５フォトマスク工程により、第２金属層から駆動素子（ＤＴ１、ＤＴ２）の第１及び第２電極（ＤＤ１、ＤＳ１、ＤＤ２、ＤＳ２、ＥＳ、ＥＤ）、ストレージキャパシタ（Ｃｇｓ）の第２電極などが形成される。

第１保護膜（ＰＡＳ）がトランジスタ（ＤＴ１、ＤＴ２、Ｓ１〜Ｓ３２）上に覆われる。第１保護膜（ＰＡＳ）の安定化と半導体パターン（ＤＡ２、ＳＡ、ＥＡ）に酸素を供給するために熱処理工程が実施されることができる。第１保護膜（ＰＡＳ）上に第２保護膜（ＰＬＮ）が積層される。第２半導体パターン（ＤＡ２）のソース領域を露出するために、第６フォトマスク工程が実施されることができる。続いて、第７フォトマスク工程で画素電極（ＰＸＬ）が第２保護膜（ＰＬＮ）上に形成される。画素電極（ＰＸＬ）は保護膜（ＰＡＳ、ＰＬＮ）を貫通するコンタクトホールを介して駆動素子（ＤＴ１、ＤＴ２）の第２電極（ＤＳ１、ＤＳ２）に接触される。トランジスタ（ＤＴ１、ＤＴ２、Ｓ１〜Ｓ３２）の信頼性を改善するために熱処理工程が実施されることができる。

バンクパターン（ＢＮＫ）は、第２保護膜（ＰＬＮ）上に形成されて発光素子（ＥＬ）の発光領域を定義する。発光領域に発光層を含む有機化合物層が積層され、その上に図面から省略されたカソードが形成される。フェイスシール（ＦＳＥＡＬ）は発光素子（ＥＬ）が水分に露出されないように、発光素子（ＥＬ）を覆う。

前述したように、第１及び第２駆動素子（ＤＴ１、ＤＴ２）は、表示パネル１００の基板上で垂直に積層され、共通ゲート（ＤＧ）を有する。図１２は、積層された二つの駆動素子（ＤＴ１、ＤＴ２）を示す平面図である。図１２において線 「１−１′」に沿って切り取りした駆動素子（ＤＴ１、ＤＴ２）の断面構造が図１０及び図１１に示されている。

駆動素子（ＤＴ１、ＤＴ２）は、図１３と同様の方法で、共通ゲートを共有することができる。図１３の（Ａ）は、第１及び第２駆動素子（ＤＴ１、ＤＴ２）のすべてがトップゲート構造で形成され、第２金属層パターンに共通ゲート（ＤＧ）を形成した例である。第１駆動素子（ＤＴ１）は、半導体パターン（ＤＡ１、ＤＡ２）の上に配置された共通ゲート（ＤＧ）と、コンタクトホール（ＣＨ１、ＣＨ２）を介して第１半導体パターン（ＤＡ１）に接続された第１及び第２電極（ＤＤ１、ＤＳ１）を含む。
第２駆動素子（ＤＴ２）は、半導体パターン（ＤＡ１、ＤＡ２）の上に配置された共通ゲート（ＤＧ）と、コンタクトホール（ＣＨ３、ＣＨ４）を介して第２半導体パターン（ＤＡ２）に接続された第１及び第２電極（ＤＤ２、ＤＳ２）を含む。

図１３の（Ｂ）は、第１及び第２駆動素子（ＤＴ１、ＤＴ２）のすべてがボトムゲート構造で形成され、第１金属層パターンで共通ゲート（ＤＧ）を形成した例である。第１駆動素子（ＤＴ１）は、半導体パターン（ＤＡ１、ＤＡ２）の下に配置された共通ゲート（ＤＧ）と、コンタクトホールなしに、第１半導体パターン（ＤＡ１）に直接接続された第１及び第２電極（ＤＤ１、 ＤＳ１）を含む。第２駆動素子（ＤＴ２）は、半導体パターン（ＤＡ１、ＤＡ２）の下に配置された共通ゲート（ＤＧ）と、コンタクトホールなしに第２半導体パターン（ＤＡ２）に直接接続された第１及び第２電極（ＤＤ２、 ＤＳ２）を含む。

図１４は、本発明の第２実施形態に係る画素回路を示す回路図である。図１５は、図１４に示された駆動素子の第１及び第２電極が同時にフローティングされる例を示して図である。 図１６Ａ乃至図１６Ｄは、図１４に示された画素回路の動作を示す図である。図１４に示された画素回路のノーマル駆動モードと低消費電力駆動モードの駆動方法は、前述した第１実施形態と同様に適用することができる。図１４に示された駆動素子のチャンネル比とＶＤＤの適用方法は、第１実施形態と同様に適用することができる。図１４に示された駆動素子の平面と断面構造もまた、前述した第１実施形態と実質的に同じように実現されることができる。

図１４を参照すると、画素回路は、１つの発光素子（ＥＬ）に接続された第１及び第２駆動素子（ＤＴ１、ＤＴ２）、第１〜 第３−４スイッチ素子（Ｓ１乃至Ｓ３４）、ストレージキャパシタ（Ｃｇｓ）などを含む。 ＶＤＤは第１電源ライン２１を介してサブ画素１０１（ｎ）に供給される。

この画素回路は、交互に駆動される第１及び第２駆動部（１０１Ａ、１０１Ｂ）を含む。第１駆動部（１０１Ａ）は、第１駆動素子（ＤＴ１）と、第１駆動素子（ＤＴ１）を挟んで配置された第３−１スイッチ素子（Ｓ３１）、及び第３−３スイッチ素子（Ｓ３３）を含む。第１駆動部（１０１Ａ）は、第１及び第３ＥＭ信号（ＥＭ１、ＥＭ３）に応答して発光素子（ＥＬ）に電流を供給する。第２駆動部（１０１Ｂ）は、第２駆動素子（ＤＴ２）と、第２駆動素子（ＤＴ２）を挟んで配置された第３−２スイッチ素子（Ｓ３２）及び第３−４スイッチ素子（Ｓ３４）を含む。第２駆動部（１０１Ｂ）は、第２及び第４ＥＭ信号（ＥＭ２、ＥＭ４）に応答して発光素子（ＥＬ）に電流を供給する。

第３−１及び第３−３スイッチ素子（Ｓ３１、Ｓ３３）は、第２駆動部（１０１Ｂ）が駆動されるときにターン−オフ（turn-off）され、第１駆動素子（ＤＴ１）の第１及び第２電極に接続された電流経路を遮断する。第３−１及び第３−３スイッチ素子（Ｓ３１、Ｓ３３）がターン−オフされるとき、第１駆動素子（ＤＴ１）の第１及び第２電極がフローティング（floating）され、第１駆動素子（ＤＴ１）ドレイン‐ソース間に電流が流れない。第３−２及び第３−４スイッチ素個Ｓ３２は、第１駆動部（１０１Ａ）が駆動されるときにターン−オフされ、第２駆動素子（ＤＴ２）の第１及び第２電極に接続された電流経路を遮断する。第３−２及び第３−４スイッチ素子（Ｓ３２、Ｓ３４）がターン−オフされるとき、第２駆動素子（ＤＴ２）の第１及び第２電極がフローティングされて、第２駆動素子（ＤＴ２）のドレイン‐ソース間電流が流れない。

本発明は、駆動素子（ＤＴ１、ＤＴ２）の第１及び第２電極を交互にフローティングして駆動素子（ＤＴ１、ＤＴ２）のドレイン‐ソース間に流れる電流を遮断することにより、駆動素子（ＤＴ１、ＤＴ２）のストレス累積を軽減し駆動素子（ＤＴ１、ＤＴ２）の回復を誘導する。本発明は、図１６Ａ〜図１７Ｄのような内部補償の方法で駆動素子（ＤＴ１、ＤＴ２）のしきい値電圧（Ｖｔｈ）だけデータ電圧（Ｖｄａｔａ）を補償し駆動素子（ＤＴ１、ＤＴ２）を交互駆動することにより、画素の輝度変化と残像を防止する。

駆動素子（ＤＴ１、ＤＴ２）とスイッチ素子（Ｓ１乃至Ｓ３２）は、酸化物半導体パターンを含むＮＭＯＳ構造のＯｘｉｄｅ ＴＦＴに実現されることができる。 Ｏｘｉｄｅ ＴＦＴはＴＦＴのオフ状態で発生するリーク電流が小さいため、消費電力を削減することができるだけでなく、リーク電流に起因する画素の電圧低下を防止することができるので、フリッカーの防止効果を高めることができる。駆動素子（ＤＴ１、ＤＴ２）は、チャンネル比（Ｗ/Ｌ）が互いに異なり、図１０〜図１３に示すように、共通ゲート（ＤＧ）を共有することができる。

発光素子（ＥＬ）は、ＯＬＥＤに実現されることができる。ＯＬＥＤは、データ電圧（Ｖｄａｔａ）に応じて駆動素子（ＤＴ１、ＤＴ２）によって調節される電流量に発光する。ＯＬＥＤは、アノードとカソードの間に形成された有機化合物層を含む。有機化合物層は、正孔注入層（ＨＩＬ）、正孔輸送層（ＨＴＬ）、発光層（ＥＭＬ）、電子輸送層（ＥＴＬ）及び電子注入層（ＥＩＬ）などを含むことができるが、これに限定されない。ＯＬＥＤのアノードは、第４ノード（ｎ４）を介してて駆動素子（ＤＴ１、ＤＴ２）に接続され、ＯＬＥＤのカソードは低電位電源電圧（ＶＳＳ）が印加されるＶＳＳ電極２３に接続される。ストレージキャパシタ（Ｃｇｓ）は、第１及び第４ード（ｎ１、ｎ４）を介して駆動素子（ＤＴ１、ＤＴ２）のゲートとソースとの間に接続される。

第１スイッチ素子（Ｓ１）は、第１スキャン信号（ＳＣ１）に応答してＶｒｅｆを第１ノード（ｎ１）に供給した後、データ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給する。Ｖｒｅｆは、画素駆動電圧（ＶＤＤ）より低く、第１ノード（ｎ１）の電圧を初期化する電圧に設定される。第１スイッチ素子（Ｓ１）は、第１スキャン信号（ＳＣ１）が印加される第１ゲートラインに接続されたゲート、データラインに接続された第１電極、及び第１ノード（ｎ１）に接続された第２電極を含む。データラインにＶｒｅｆとＶｄａｔａが供給される。

第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）に応答して所定のＶＩＮＩを第４ノード（ｎ４）を介して発光素子（ＥＬ）の画素電極（またはアノード）に供給する。 ＶＩＮＩは発光素子（ＥＬ）が発光されない電圧に設定される。初期化電圧（ＶＩＮＩ）はＶＤＤより低い。第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）が印加される第２ゲートラインに接続されたゲート、ＶＩＮＩが印加される第２電源ライン２２に接続された第１電極、及び第４ノード（ｎ４）に接続された第２電極を含む。

第３−１スイッチ素子（Ｓ３１）は、第１ＥＭ信号（ＥＭ１）に応答してＶＤＤと第１駆動素子（ＤＴ１）の第１電極との間の電流経路をスイッチングする。第３−１スイッチ素子（Ｓ３１）は、第１ＥＭ信号（ＥＭ１）が印加される第３−１ゲートラインに接続されたゲート、第２−１ノード（ｎ２１）を介して第１電源ライン２１に接続された第１電極、及び第２−１ノード（ｎ２１）を介して第１駆動素子（ＤＴ１）の第１電極に接続された第２電極を含む。

第３−３スイッチ素子（Ｓ３３）は、第３ＥＭ信号（ＥＭ３）に応答してＶＤＤと第１駆動素子（ＤＴ１）の第２電極との間の電流経路をスイッチングする。第３−３スイッチ素子（Ｓ３３）は、第３ＥＭ信号（ＥＭ３）が印加される第３−３ゲートラインに接続されたゲート、第３−１ノード（ｎ３１）を介して第１駆動素子（ＤＴ１）の第２電極に接続された第１電極、及び第４ノード（ｎ４）を介して発光素子（ＥＬ）のアノードに接続された第２電極を含む。

第１駆動素子（ＤＴ１）は、ゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）の電流を調節する。第１駆動素子（ＤＴ１）は、第２駆動素子（ＤＴ２）と交互に発光素子（ＥＬ）を駆動する。第１駆動素子（ＤＴ１）は、第１ノード（ｎ１）に接続されたゲート、第２−１ノード（ｎ２１）に接続された第１電極、及び第３−１ノード（ｎ３１）に接続された第２電極を含む。

第３−２スイッチ素子（Ｓ３２）は、第２ＥＭ信号（ＥＭ２）に応答してＶＤＤが印加される第１電源ライン２１と第２駆動素子（ＤＴ２）との間の電流経路をスイッチングする。第３−２及び第３−４スイッチ素子（Ｓ３２、Ｓ３４）は、第３−１及び第３−３スイッチ素子（Ｓ３１、Ｓ３３）がターン−オフされる発光時間の間ターンーオンされてＶＤＤと発光素子（ＥＬ）との間の電流経路を形成する。第３−２スイッチ素子（Ｓ３２）は、第２ＥＭ信号（ＥＭ２）が印加される第３−２ゲートラインに接続されたゲート、第２−２ノード（ｎ２２）を介して第１電源ライン２１に接続された第１電極、及び第２−２ノード（ｎ２２）を介して第２駆動素子（ＤＴ２）の第１電極に接続された第２電極を含む。

第３−４スイッチ素子（Ｓ３４）は、第４ＥＭ信号（ＥＭ４）に応答してＶＤＤと第２駆動素子（ＤＴ２）の第２電極との間の電流経路をスイッチングする。第３−４スイッチ素子（Ｓ３４）は、第４ＥＭ信号（ＥＭ４）が印加される第３−４ゲートラインに接続されたゲート、第３−２ノード（ｎ３２）を介して第２駆動素子（ＤＴ２）の第２電極に接続された第１電極、及び第４ノード（ｎ４）を介して発光素子（ＥＬ）のアノードに接続された第２電極を含む。

第２駆動素子（ＤＴ２）は、ゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）の電流を調節する。第２駆動素子（ＤＴ２）は、第１駆動素子（ＤＴ１）と交互に発光素子（ＥＬ）を駆動する。第２駆動素子（ＤＴ２）は、第１ノード（ｎ１）に接続されたゲート、第２−２ノード（ｎ２２）に接続された第１電極、及び第３−２ノード（ｎ３２）に接続された第２電極を含む。

図１６Ａ〜図１７Ｄは、第ｎサブ画素の画素回路（１０１（ｎ））の動作を示す図である。画素回路のそれぞれは、図１６Ａ〜図１７Ｄに示された内部補償方法で駆動され、駆動素子（ＤＴ１、ＤＴ２）のしきい値電圧（Ｖｔｈ）をサンプリングし、そのしきい値電圧（Ｖｔｈ）だけデータ電圧（Ｖｄａｔａ）を補償する。図１６Ａ〜図１６Ｄは、第１駆動部（１０１Ａ）によって発光素子（ＥＬ）が駆動される動作を段階的に示す。図１７Ａ〜図１７Ｄは、第２駆動部（１０１Ｂ）によって発光素子（ＥＬ）が駆動される動作を段階的に示す。

図１６Ａを参照すると、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）と、第 １及び第３ＥＭ信号（ＥＭ１、ＥＭ３）は、第１初期化時間（Ｔｉ１）が開始されるとき、ゲートオン電圧に変わる。第２及び第４ＥＭ信号（ＥＭ２、ＥＭ４）は、第１駆動部（１０１Ａ）が駆動される期間中にゲートオフ電圧に維持される。 ＮＭＯＳにおいて、ゲートオン電圧はゲートハイ電圧（ＶＧＨ）に設定され、ゲートオフ電圧はゲートロー電圧（ＶＧＬ）に設定されることができる。したがって、第１初期化時間（Ｔｉ１）の間、第３−２及び第３−４スイッチ素子（Ｓ３２、Ｓ３４）を除外した他のスイッチ素子（Ｓ１、Ｓ２、Ｓ３１、Ｓ３３）がターンーオンされる。

第１初期化時間（Ｔｉ１）の間Ｖｒｅｆがデータライン１０２に供給される。第１初期化時間（Ｔｉ１）の間、第１スイッチ素子（Ｓ１）は、第１スキャン信号（ＳＣ１）のゲートオン電圧に応じてターンーオンされ、第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）のゲートオン電圧に応じてターンーオンされる。第３−１スイッチ素子（Ｓ３１）は、第１ＥＭ信号（ＥＭ１）のゲートオン電圧に応じてターンーオンされる。第３−３スイッチ素子（Ｓ３３）は、第３ＥＭ信号（ＥＭ３）のゲートオン電圧に応じてターンーオンされる。第１初期化時間（Ｔｉ１）の間の画素回路で各ノードの電圧が初期化される。第１初期化時間（Ｔｉ１）で第１ノード（ｎ１）は、Ｖｒｅｆに、第２−１ノード（ｎ２１）はＶＤＤに、第４ノード（ｎ４）は、ＶＩＮＩにそれぞれ初期化される。

図１６Ｂを参照すると、第１サンプリング時間（Ｔｓ１）が開始されるとき、第１ＥＭ信号（ＥＭ１）がゲートオフ電圧に反転され、第３−１スイッチ素子（Ｓ３１）がターン−オフされる。第１サンプリング時間（Ｔｓ１）の間、第３ＥＭ信号（ＥＭ３）と、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオン電圧を維持し、第２及び第４ＥＭ信号（ＥＭ２、ＥＭ４）はゲートオフ電圧を維持する。したがって、第１サンプリング時間（Ｔｓ１）の間、第３−１、第３−２及び第３−４スイッチ素子（Ｓ３１、Ｓ３２、Ｓ３４）は、ターン−オフされる反面ものの、第３−３スイッチ素子（Ｓ３３）と第１及び第２スイッチ素子（Ｓ１、Ｓ２）はターンーオンされる。

第１サンプリング時間（Ｔｓ１）の間にＶｒｅｆがデータライン１０２に供給され、第３ノード（ｎ３）の電圧は、ＶＩＮＩを維持する。第１サンプリング時間（Ｔｓ１）の間、第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）は、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）だけ上昇し、このしきい値電圧（Ｖｔｈ）がストレージキャパシタ（Ｃｇｓ）に貯蔵される。

図１６Ｃを参照すると、第１データ書き込み時間（Ｔｗ１）が開始されるとき、第２スキャン信号（ＳＣ２）と第３ＥＭＤ信号（ＥＭ３）は、ゲートオフ電圧に反転される。第１データ書き込み時間（Ｔｗ１）の間、第１スキャン信号（ＳＣ１）は、ゲートオン電圧を維持し、第１、第２及び第４EM信号（ＥＭ１、ＥＭ２、ＥＭ４）は、ゲートオフ電圧を維持する。したがって、第１データ書き込み時間（Ｔｗ１）の間、第１スイッチ素子（Ｓ１）は、オン状態を維持して、データ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給するが、残りのスイッチ素子（Ｓ２、Ｓ３１〜 Ｓ３４）は、ターン−オフされる。

第１データ書き込み時間（Ｔｗ１）に第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）は、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）だけ補償されたデータ電圧に変わる。

図１６Ｄを参照すると、第１発光時間（Ｔｅｍ１）が開始されるとき、第１スキャン信号（ＳＣ１）は、ゲートオフ電圧に反転され、第１及び第３ＥＭ信号（ＥＭ１、ＥＭ３）は、ゲートオン電圧に反転される。第１発光時間（Ｔｅｍ１）の間、第２スキャン信号（ＳＣ２）は、ゲートオフ電圧を維持し、第２及び第４ＥＭ信号（ＥＭ２、ＥＭ４）は、ゲートオフ電圧を維持する。したがって、第１発光時間（Ｔｅｍ１）の内、第３−１及び第３−３スイッチ素子（Ｓ３１、Ｓ３３）は、ターンーオンされるものの、残りのスイッチ素子（Ｓ１、Ｓ２、Ｓ３２、Ｓ３４）は、ターン−オフされる。

第１発光時間（Ｔｅｍ１）の間、第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）に電流が流れ、発光素子（ＥＬ）が発光することができる。第１発光時間（Ｔｅｍ１）の間、第１ＥＭ信号（ＥＭ１）は、予め設定されたＰＷＭ（Pulse Width Modulation）のデューティ比（％）でゲートオン電圧とゲートオフ電圧との間でスイングする交流信号で発生することができる。発光素子（ＥＬ）が第１発光時間（Ｔｅｍ１）の間、あらかじめ設定されたデューティ比でオン／オフを繰り返すと、フリッカ（flicker）と残像が改善されることができる。第１駆動素子（ＤＴ１）の飽和領域で発光素子（ＥＬ）の電流は、数式１の通りである。

第１駆動部（１０１Ａ）は、図１６Ａ〜図１６Ｄに示すように、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）をリアルタイム補償して発光素子（ＥＬ）を駆動する。このとき、第２駆動部（１０１Ｂ）で電流が流れないので、第２駆動素子（ＤＴ２）のストレス累積がなく、劣化が回復することができる。図１７Ａ〜図１７Ｄに示された第２駆動部（１０１Ｂ）の駆動時間の間第１駆動部（１０１Ａ）は動作しない。

図１７Ａを参照すると、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）と第２及び第４ＥＭ信号（ＥＭ２、ＥＭ４）は、第２初期化時間（Ｔｉ２）が開始されるとき、ゲートオン電圧に変わる。第１及び第３ＥＭ信号（ＥＭ１、ＥＭ３）は、第２駆動部（１０１Ｂ）が駆動される期間の間ゲートオフ電圧に維持される。したがって、第２初期化時間（Ｔｉ２）の間、第３−１及び第３−３スイッチ素子（Ｓ３１、Ｓ３３）を除外した他のスイッチ素子（Ｓ１、Ｓ２、Ｓ３２、Ｓ３４）がターンーオンされる。

第２初期化時間（Ｔｉ２）の間、Ｖｒｅｆがデータライン１０２に供給される。第２初期化時間（Ｔｉ２）の間、第１スイッチ素子（Ｓ１）は、第１スキャン信号（ＳＣ１）のゲートオン電圧に応じてターンーオンされ、第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）のゲートオン電圧に応じてターンーオンされる。第３−２スイッチ素子（Ｓ３２）は、第２ＥＭ信号（ＥＭ２）のゲートオン電圧に応じてターンーオンされる。第３−４スイッチ素子（Ｓ３４）は、第４ＥＭ信号（ＥＭ４）のゲートオン電圧に応じてターンーオンされる。

第２初期化時間（Ｔｉ２）の間、画素回路で、各ノードの電圧が初期化される。第２初期化時間（Ｔｉ２）に第１ノード（ｎ１）は、Ｖｒｅｆであり、第２−２ノード（ｎ２２）はVDDであり、第４ノード（ｎ４）は、ＶＩＮＩにそれぞれ初期化される。

図１７Ｂを参照すると、第２サンプリング時間（Ｔｓ２）が開始されると、第２ＥＭ信号（ＥＭ２）がゲートオフ電圧に反転され、第３−２スイッチ素子（Ｓ３２）がターン−オフされる。第２サンプリング時間（Ｔｓ２）の間、第４ＥＭ信号（ＥＭ４）と、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオン電圧を維持し、第１及び第３ＥＭ信号（ＥＭ１、ＥＭ３）ゲートオフ電圧を維持する。したがって、第２サンプリング時間（Ｔｓ２）の間、第３−１、第３−２及び第３−３スイッチ素子（Ｓ３１、Ｓ３２、Ｓ３３）は、ターン−オフされるものの、第１及び第２スイッチ素子（ Ｓ１、Ｓ２）はターンーオンされる。

第２サンプリング時間（Ｔｓ２）の間Ｖｒｅｆがデータライン１０２に供給され、第３ノード（ｎ３）の電圧は、ＶＩＮＩを維持する。第２サンプリング時間（Ｔｓ２）の間、第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）はしきい値電圧（Ｖｔｈ）だけ上昇し、このしきい値電圧（Ｖｔｈ）がストレージキャパシタ（Ｃｇｓ）に貯蔵される。

図１７Ｃを参照すると、第２データ書き込み時間（Ｔｗ２）が開始されるとき、第２スキャン信号（ＳＣ２）と第４ＥＭ信号（ＥＭ４）は、ゲートオフ電圧に反転される。第２データ書き込み時間（Ｔｗ２）の間、第１スキャン信号（ＳＣ１）は、ゲートオン電圧を維持し、第１、第２及び第３ＥＭ信号（ＥＭ１、ＥＭ２、ＥＭ３）は、ゲートオフ電圧を維持する。したがって、第２データ書き込み時間（Ｔｗ２）の間、第１スイッチ素子（Ｓ１）は、オン状態を維持して、データ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給するものの、残りのスイッチ素子（Ｓ２、Ｓ３１〜 Ｓ３４）は、ターン−オフされる。

第２データ書き込み時間（Ｔｗ２）に第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）は、第２駆動素子（ＤＴ２）のしきい値電圧（Ｖｔｈ）だけ補償されたデータ電圧に変わる。

図１７Ｄを参照すると、第２発光時間（Ｔｅｍ２）が開始されるとき、第１スキャン信号（ＳＣ１）は、ゲートオフ電圧に反転され、第２及び第４ＥＭ信号（ＥＭ２、ＥＭ４）は、ゲートオン電圧に反転される。第２発光時間（Ｔｅｍ２）の間、第２スキャン信号（ＳＣ２）は、ゲートオフ電圧を維持し、第１及び第３ＥＭ信号（ＥＭ１、ＥＭ３）は、ゲートオフ電圧を維持する。したがって、第２発光時間（Ｔｅｍ２）の間、第３−２及び第３−４スイッチ素子（Ｓ３２、Ｓ３４）は、ターンーオンされるものの、残りのスイッチ素子（Ｓ１、Ｓ２、Ｓ３１、Ｓ３３）は、ターン−オフされる。

第２発光時間（Ｔｅｍ２）の間、第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）に電流が流れ、発光素子（ＥＬ）が発光することができる。第２発光時間（Ｔｅｍ２）の間、第２ＥＭ信号（ＥＭ２）は、予め設定されたＰＷＭ（Pulse Width Modulation）のデューティ比（％）を有する交流信号で発生することができる。発光素子（ＥＬ）が第２発光時間（Ｔｅｍ２）の間、あらかじめ設定されたデューティ比のオン／オフを繰り返すと、フリッカと残像が改善されることができる。

第２駆動部（１０１Ｂ）は、図１７Ａ〜図１７Ｄに示すように、第２駆動素子（ＤＴ２）のしきい値電圧（Ｖｔｈ）をリアルタイム補償して発光素子（ＥＬ）を駆動する。このとき、第１駆動部（１０１Ａ）で電流が流れないため、第１駆動素子（ＤＴ１）のストレス累積がなく、劣化が回復することができる。

前述した実施形態において、第１スイッチ素子（Ｓ１）は、１つのデータラインを介して入力を受けた基準電圧（Ｖｒｅｆ）とデータ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に順次供給する。本発明の第３実施形態は、図１８Ａ 〜図１９Ｄに示すように、データ電圧（Ｖｄａｔａ）と基準電圧（Ｖｒｅｆ）を分離する。

図１８Ａ 〜図１９Ｄは、本発明の第３実施形態に係る画素回路を示す図である。

図１８Ａ 〜図１９Ｄを参照すると、画素回路は、１つの発光素子（ＥＬ）に接続された第１及び第２駆動素子（ＤＴ１、ＤＴ２）、第１から第３−２スイッチ素子（Ｓ１１乃至Ｓ３２）、ストレージキャパシタ（Ｃｇｓ）などを含む。

この画素回路は、交互に駆動される第１及び第２駆動部を含む。第１駆動部は、第３−１スイッチ素子（Ｓ３１）と、第１駆動素子（ＤＴ１）を含みから第１ＥＭ信号（ＥＭ１）が入力されるとき、駆動されて発光素子（ＥＬ）に電流を供給する。第２駆動部は、第３−２スイッチ素子（Ｓ３２）と、第２駆動素子（ＤＴ２）を含み第２ＥＭ信号（ＥＭ２）に応答して発光素子（ＥＬ）に電流を供給する。

本発明は、駆動素子（ＤＴ１、ＤＴ２）の第１電極、すなわち、ドレインを交互にフローティング（floating）して駆動素子（ＤＴ１、ＤＴ２）のドレイン‐ソース間に流れる電流を遮断することにより、駆動素子（ＤＴ１、ＤＴ２）のストレス累積を軽減し駆動素子（ＤＴ１、ＤＴ２）の回復を誘導する。本発明は、駆動素子（ＤＴ１、ＤＴ２）のしきい値電圧（Ｖｔｈ）だけデータ電圧（Ｖｄａｔａ）を補償して駆動素子（ＤＴ１、ＤＴ２）を交互駆動することにより、画素の輝度変化と残像を防止する。

駆動素子（ＤＴ１、ＤＴ２）とスイッチ素子（Ｓ１１乃至Ｓ３２）は、酸化物半導体パターンを含むＮＭＯＳ構造のＯｘｉｄｅ ＴＦＴに実現されることができる。Ｏｘｉｄｅ ＴＦＴはＴＦＴのオフ状態で発生するリーク電流が小さいため、消費電力を減らすことができるだけでなく、リーク電流に起因する画素の電圧低下を防止することができるので、フリッカーの防止効果を高めることができる。

発光素子（ＥＬ）は、ＯＬＥＤに実現されることができる。 ＯＬＥＤは、データ電圧（Ｖｄａｔａ）に応じて駆動素子（ＤＴ１、ＤＴ２）によって調節される電流で発光する。 ＯＬＥＤは、アノードとカソードの間に形成された有機化合物層を含む。有機化合物層は、正孔注入層（ＨＩＬ）、正孔輸送層（ＨＴＬ）、発光層（ＥＭＬ）、電子輸送層（ＥＴＬ）及び電子注入層（ＥＩＬ）などを含むことができるが、これに限定されない。 ＯＬＥＤのアノードは、第３ノード（ｎ３）を介して駆動素子（ＤＴ１、ＤＴ２）に接続され、ＯＬＥＤのカソードにＶＳＳが印加される。ストレージキャパシタ（Ｃｇｓ）は、第１及び第３ノード（ｎ１、ｎ３）を介して駆動素子（ＤＴ１、ＤＴ２）のゲートとソースとの間に接続される。

第１及び第３スイッチ素子（Ｓ１２、Ｓ１１）は、画素回路に接続されたデータ電圧経路と基準電圧経路を分離する。このように、データ電圧経路と基準電圧経路が分離されると、基準電圧が印加されるサンプリング時間（Ｔｓ１、Ｔｓ２）を１水平期間より長く、例えば、２水平期間だけ長くすることができる。１水平期間は、表示パネルの１画素ラインにデータを書き込むのに必要な時間である。１水平期間は、水平同期信号（Ｈｓｙｎｃ）とデータイネーブル信号（ＤＥ）の１周期と同じである。表示パネルの画素ラインにデータが独立して書き込まれるように、画素ライン（ＬＩＮＥ１、ＬＩＮＥ２）間でデータ書き込み時間が分離されるべきである。画素回路のデータ電圧経路と基準電圧経路が分離されると、サンプリング時間をデータ書き込み時間と独立して定義することができるので、１水平期間が短い高解像度／高速表示パネルでサンプリング時間（Ｔｓ１、Ｔｓ２）を安定して確保することができる。一方、１つのデータラインを介してデータ電圧（Ｖｄａｔａ）と基準電圧（Ｖｒｅｆ）が時分割され、画素回路に供給されると、１水平期間内でサンプリング時間（Ｔｓ１、Ｔｓ２）とデータ書き込み（Ｔｗ１、Ｔｗ２）時間この分割されるので、サンプリング時間が足りなくなり、高解像度／高速表示パネルでサンプリング時間がとさらに不足することになることができる。

この画素回路は、別のセンシングモードにおいて、データ電圧経路と基準電圧経路を分離する第１及び第３スイッチ素子（Ｓ１２、Ｓ１１）のみターン - オンされた状態で第３スイッチ素子（Ｓ１１）のしきい値電圧をセンシングすることができる。

第３スイッチ素子（Ｓ１１）は、第３スキャン信号（ＳＣ３）に応答して、データ書き込み時間（Ｔｗ１、Ｔｗ２）の間に入力映像のデータ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給する。第３スイッチ素子（Ｓ１１）は、第３スキャン信号（ＳＣ３）が印加される第１−１ゲートラインに接続されたゲート、データライン１０２１に接続された第１電極、及び第１ノード（ｎ１）に接続された第２電極を含む。

第１スイッチ素子（Ｓ１２）は、第１スキャン信号（ＳＣ１）に応答して、初期化時間（Ｔｉ１、Ｔｉ２）とサンプリング時間（Ｔｓ１、Ｔｓ２）の間、Ｖｒｅｆを第１ノード（ｎ１）に供給する。Ｖｒｅｆは、画面上に入力映像が表示されるノーマル駆動モードにおいてと低消費電力駆動モードにおいて、ＶＤＤより低い電圧、例えば、図２1においてＶｒｅｆ１に設定される。 Ｖｒｅｆはセンシングモードで第１及び第３スイッチ素子（Ｓ１１、Ｓ１２）を含む電流経路に電流を供給するために十分に高い電圧、例えば、図２１においてＶｒｅｆ２に設定されることができる。第１スイッチ素子（Ｓ１２）は、第１スキャン信号（ＳＣ１）が印加される第１−２ゲートラインに接続されたゲート、基準電圧ライン１０２２に接続された第１電極、及び第１ノード（ｎ１）に接続された第２電極を含む。Ｖｒｅｆは基準電圧ライン１０２２を介して画素に供給される。

第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）に応答してＶＩＮＩを第３ノード（ｎ３）を介して発光素子（ＥＬ）の画素電極（またはアノード）に供給する。ＶＩＮＩは発光素子（ＥＬ）が発光されない電圧に設定される。ＶＩＮＩはＶＤＤより低い。第２スイッチ素子（Ｓ２）は、第２スキャン信号（ＳＣ２）が印加される第２ゲートラインに接続されたゲート、ＶＩＮＩが印加される第２電源ラインに接続された第１電極、及び第３ノード（ｎ３）に接続された第２電極を含む。

第３−１スイッチ素子（Ｓ３１）は、第１ＥＭ信号（ＥＭ１）に応答してＶＤＤが印加される第１電源ラインと、第１駆動素子（ＤＴ１）の間の電流経路をスイッチングする。第３−１スイッチ素子（Ｓ３１）と、第３−２スイッチ素子（Ｓ３２）は、交互にオン／オフされる。したがって、第３−１スイッチ素子（Ｓ３１）は、第３−２スイッチ素子（Ｓ３２）のオフ時間にターンーオンされ、第１電源ライン２１と、第１駆動素子（ＤＴ１）の間の電流経路を形成する。第３−１スイッチ素子（Ｓ３１）は、第１ＥＭ信号（ＥＭ１）が印加される第３−１ゲートラインに接続されたゲート、第２−１ノード（ｎ２１）を介して第１電源ラインに接続された第１電極、及び第２−１ノード（ｎ２１）を介して第１駆動素子（ＤＴ１）の第１電極に接続された第２電極を含む。

第１駆動素子（ＤＴ１）は、ゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）の電流を調節する。第１駆動素子（ＤＴ１）は、第２駆動素子（ＤＴ２）と交互に発光素子（ＥＬ）を駆動する。第１駆動素子（ＤＴ１）は、第１ノード（ｎ１）に接続されたゲート、第２−１ノード（ｎ２１）に接続された第１電極、及び第３ノード（ｎ３）に接続された第２電極を含む。

第３−２スイッチ素子（Ｓ３２）は、第２ＥＭ信号（ＥＭ２）に応答してＶＤＤが印加される第１電源ラインと第２駆動素子（ＤＴ２）との間の電流経路をスイッチングする。第３−２スイッチ素子（Ｓ３２）は、第３−１スイッチ素子（Ｓ３１）のオフ時間にターンーオンされ、第１電源ラインと第２駆動素子（ＤＴ２）との間の電流経路を形成する。第３−２スイッチ素子（Ｓ３２）は、第２ＥＭ信号（ＥＭ２）が印加される第３−２ゲートラインに接続されたゲート、第２−２ノード（ｎ２２）を介して第１電源ラインに接続された第１電極、及び第２−２ノード（ｎ２２）を介して第２駆動素子（ＤＴ２）の第１電極に接続された第２電極を含む。

第２駆動素子（ＤＴ２）は、ゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）の電流を調節する。第２駆動素子（ＤＴ２）は、第１駆動素子（ＤＴ１）と交互に発光素子（ＥＬ）を駆動する。第２駆動素子（ＤＴ２）は、第１ノード（ｎ１）に接続されたゲート、第２−２ノード（ｎ２２）に接続された第１電極、及び第３ノード（ｎ３）に接続された第２電極を含む。

図１８Ａを参照すると、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）と、第１ＥＭ信号（ＥＭ１）は、第１初期化時間（Ｔｉ１）が開始されるとき、ゲートオン電圧に変わる。第２ＥＭ信号（ＥＭ２）は、第１駆動部（１０１Ａ）が駆動される期間の間、ゲートオフ電圧に維持される。第３スキャン信号（ＳＣ３）は、第１初期化時間（Ｔｉ１）の間、ゲートオフ電圧に設定される。 ＮＭＯＳにおいて、ゲートオン電圧はＶＧＨに設定され、ゲートオフ電圧はＶＧＬに設定されることができる。したがって、第１初期化時間（Ｔｉ１）の間に、第３及び第３−２スイッチ素子（Ｓ１１、Ｓ３２）を除外した他のスイッチ素子（Ｓ１２、Ｓ２、Ｓ３１）がターンーオンされる。

第１初期化時間（Ｔｉ１）の間、画素回路において、各ノードの電圧が初期化される。第１初期化時間（Ｔｉ１）に第１ノード（ｎ１）は、Ｖｒｅｆで、第２−１ノード（ｎ２１）はＶＤＤで、第３ノード（ｎ３）は、ＶＩＮＩにそれぞれ初期化される。

図１８Ｂを参照すると、第１サンプリング時間（Ｔｓ１）が開始されるとき、第１ＥＭ信号（ＥＭ１）がゲートオフ電圧に反転され、第３−１スイッチ素子（Ｓ３１）がターン−オフされる。第１サンプリング時間（Ｔｓ１）の間、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオン電圧を維持し、第３スキャン信号（ＳＣ３）と第２ＥＭ信号（ＥＭ２）は、ゲートオフ電圧を維持する。したがって、第１サンプリング時間（Ｔｓ１）の間、第３スイッチ素子（Ｓ１１）と、第３−１及び第３−２スイッチ素子（Ｓ３１、Ｓ３２）は、ターン−オフされるものの、第１及び第２スイッチ素子（Ｓ１２、Ｓ２）はターンーオンされる。

第１サンプリング時間（Ｔｓ１）の間、第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）は、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）だけ上昇し、このしきい値電圧（ Ｖｔｈ）がストレージキャパシタ（Ｃｇｓ）に貯蔵される。

図１８Ｃを参照すると、第１データ書き込み時間（Ｔｗ１）が開始されるとき、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオフ電圧に反転されるものの、第３スキャン信号（ＳＣ３）は、ゲートオン電圧に反転される。第１データ書き込み時間（Ｔｗ１）の間に、第１及び第２ＥＭ信号（ＥＭ１、ＥＭ２）は、ゲートオフ電圧を維持する。したがって、第１データ書き込み時間（Ｔｗ１）の間、第３スイッチ素子（Ｓ１１）は、ターンーオンされて、データ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給するが、残りのスイッチ素子（Ｓ１２、Ｓ２、Ｓ３１ 、Ｓ３２）は、ターン−オフされる。

第１データ書き込み時間（Ｔｗ１）に第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）は、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）だけ補償されたデータ電圧に変わる。

図１８Ｄを参照すると、第１発光時間（Ｔｅｍ１）が開始されるとき、第３スキャン信号（ＳＣ３）は、ゲートオフ電圧に反転され第１ＥＭ信号（ＥＭ１）は、ゲートオン電圧に反転される。
第１発光時間（Ｔｅｍ１）の間の第２ＥＭ信号（ＥＭ２）と、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオフ電圧を維持する。したがって、第１発光時間（Ｔｅｍ１）の間、第３−１スイッチ素子（Ｓ３１）は、ターンーオンされる反面、残りのスイッチ素子（Ｓ１１、Ｓ１２、Ｓ２、Ｓ３２）は、ターン−オフされる。

第１発光時間（Ｔｅｍ１）の間、第１駆動素子（ＤＴ１）のゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）に電流が流れ、発光素子（ＥＬ）が発光することができる。第１発光時間（Ｔｅｍ１）の間に、第１ＥＭ信号（ＥＭ１）は、あらかじめ設定されたＰＷＭのデューティ比（％）でゲートオン電圧とゲートオフ電圧との間でスイングする交流信号に発生することができる。

第１駆動部は、図１８Ａ〜図１８Ｄに示すように、第１駆動素子（ＤＴ１）のしきい値電圧（Ｖｔｈ）をリアルタイム補償して発光素子（ＥＬ）を駆動する。このとき、第２駆動部で電流が流れないので、第２駆動素子（ＤＴ２）のストレス累積がなく、劣化が回復することができる。
図１９Ａ〜図１９Ｄに示された第２駆動部の駆動時間の間、第１駆動部は動作しない。

図１９Ａを参照すると、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）と第２ＥＭ信号（ＥＭ２）は、第２初期化時間（Ｔｉ２）が開始されると、ゲートオン電圧に変わる。第１ＥＭ信号（ＥＭ１）は、第２駆動部が駆動される期間の間、ゲートオフ電圧に維持される。第３スキャン信号（ＳＣ３）は、第２初期化時間（Ｔｉ２）の間、ゲートオフ電圧に設定される。したがって、第２初期化時間（Ｔｉ２）の間、第３及び第３−１スイッチ素子（Ｓ１１、Ｓ３１）を除外した他のスイッチ素子（Ｓ１２、Ｓ２、Ｓ３２）がターンーオンされる。

第２初期化時間（Ｔｉ１）の間の画素回路において、各ノードの電圧が初期化される。第２初期化時間（Ｔｉ２）で第１ノード（ｎ１）は、Ｖｒｅｆで、第２−１ノード（ｎ２１）はＶＤＤであり、第３ノード（ｎ３）は、ＶＩＮＩでそれぞれ初期化される。

図１９Ｂを参照すると、第２サンプリング時間（Ｔｓ２）が開始されるとき、第２ＥＭ信号（ＥＭ２）がゲートオフ電圧に反転され、第３−２スイッチ素子（Ｓ３２）がターン−オフされる。第２サンプリング時間（Ｔｓ２）の間、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオン電圧を維持し、第３スキャン信号（ＳＣ３）と、第１ＥＭ信号（ＥＭ１）は、ゲートオフ電圧を維持する。したがって、第２サンプリング時間（Ｔｓ２）の間、第３スイッチ素子（Ｓ１１）と、第３−１及び第３−２スイッチ素子（Ｓ３１、Ｓ３２）は、ターン−オフされるものの、第１及び第２スイッチ素子（Ｓ１２、Ｓ２）はターンーオンされる。

第２サンプリング時間（Ｔｓ２）の間、第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）は、第２駆動素子（ＤＴ２）のしきい値電圧（Ｖｔｈ）だけ上昇し、このしきい値電圧（ Ｖｔｈ）がストレージキャパシタ（Ｃｇｓ）に貯蔵される。

図１９Ｃを参照すると、第２データ書き込み時間（Ｔｗ２）が開始されるとき、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオフ電圧に反転される反面、第３スキャン信号（ＳＣ３）は、ゲートオン電圧に反転される。第２データ書き込み時間（Ｔｗ２）の間、第１及び第２ＥＭ信号（ＥＭ１、ＥＭ２）は、ゲートオフ電圧を維持する。したがって、第２データ書き込み時間（Ｔｗ２）の間、第３スイッチ素子（Ｓ１１）は、ターンーオンされ、データ電圧（Ｖｄａｔａ）を第１ノード（ｎ１）に供給するものの、残りのスイッチ素子（Ｓ１２、Ｓ２、Ｓ３１ 、Ｓ３２）は、ターン−オフされる。

第２データ書き込み時間（Ｔｗ２）に第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）は、第２駆動素子（ＤＴ２）のしきい値電圧（Ｖｔｈ）だけ補償されたデータ電圧に変わる。

図１９Ｄを参照すると、第２発光時間（Ｔｅｍ２）が開始されるとき、第３スキャン信号（ＳＣ３）は、ゲートオフ電圧に反転され、第２ＥＭ信号（ＥＭ２）は、ゲートオン電圧に反転される。第２発光時間（Ｔｅｍ２）の間、第１ＥＭ信号（ＥＭ１）と、第１及び第２スキャン信号（ＳＣ１、ＳＣ２）は、ゲートオフ電圧を維持する。したがって、第２発光時間（Ｔｅｍ２）の間、第３−２スイッチ素子（Ｓ３２）は、ターンーオンされる反面、残りのスイッチ素子（Ｓ１１、Ｓ１２、Ｓ２、Ｓ３１）は、ターン−オフされる。

第２発光時間（Ｔｅｍ２）の間、第２駆動素子（ＤＴ２）のゲートーソース間電圧（Ｖｇｓ）に応じて発光素子（ＥＬ）に電流が流れ、発光素子（ＥＬ）が発光することができる。第２発光時間（Ｔｅｍ２）の間、第２ＥＭ信号（ＥＭ２）は、予め設定されたＰＷＭのデューティ比（％）でゲートオン電圧とゲートオフ電圧との間でスイングする交流信号で発生することができる。

図１８Ａ〜図１９Ｄに示すように、この画素回路に接続されたデータ電圧経路と基準電圧経路が分離されるので、サンプリング時間（Ｔｓ１、Ｔｓ２）を１水平期間より長く確保することができる。このような画素回路は、データ電圧経路と基準電圧経路上のスイッチ素子（Ｔ１１、Ｔ１２）を接続した電流経路を用いて、スイッチ素子（Ｓ１１）のしきい値電圧をセンシングすることができる。このセンシング方法は、駆動素子のしきい値電圧をセンシングする過程と分離された別のセンシングモードにおいて、スイッチ素子のしきい値電圧を容易にセンシングすることができる。

図２０及び図２１は、センシングモードにおいて、スイッチ素子のしきい値電圧センシング方法を示す図である。

図２０及び図２1を参照すると、基準電圧（Ｖｒｅｆ）は、センシングモード（Tsens）でＶＤＤレベルまたはそれ以上の電圧（Ｖｒｅｆ２）に高くなる。入力映像が画面上に表示されるノーマル駆動モード（Tnor）または低消費電力駆動モードにおいて基準電圧（Ｖｒｅｆ）は−２Ｖ〜２Ｖの間の低電圧（Ｖｒｅｆ1）に設定されることができる。

センシングモード（Tsens）で第１及び第３スキャン信号（ＳＣ１、ＳＣ３）は、ゲートオン電圧（ＶＧＨ）で発生される。第２スキャン信号（ＳＣ２）とＥＭ信号（ＥＭ１、ＥＭ２）は、センシングモード（Tsens）でゲートオフ電圧（ＶＧＬ）に維持される。したがって、センシングモード（Tsens）で第１及び第３スイッチ素子（Ｓ１２、Ｓ１１）がターンーオンされて基準電圧ライン１０２２からのデータライン１０２１に流れる電流経路が形成されることができる。

第３スキャン信号（ＳＣ３）の電圧は、センシングモード（Tsens）でＶｒｅｆ２より高い電圧で発生され、第１スイッチ素子（Ｓ１２）がターンーオンされるとき、第１スイッチ素子（Ｓ１２）のチャンネルが完全に開放される。第３スイッチ素子（Ｓ１１）のゲートーソース間電圧がしきい値電圧と同じになるとき、第３スイッチ素子（Ｓ１１）は、ターン−オフされる。このとき、データライン１０２１に充電された電圧、すなわち、データライン１０２１の寄生容量（Ｃ）に充電された電圧をＶｒｅｆ２と比較して、第３スイッチ素子（Ｓ１１）のしきい値電圧を知ることができる。センシングモード（Tsens）において、データライン１０２２の電圧とＶｒｅｆ２の差電圧が第３スイッチ素子（Ｓ１１）のしきい値電圧である。したがって、センシングモード（Tsens）において、データライン１０２２の電圧とＶｒｅｆ２の差電圧で第３スイッチ素子（Ｓ１１）のしきい値電圧がセンシングされることができる。

図１８Ａ乃至図２１に示された第３実施形態の画素回路は、図２〜図４Ｄに示された画素回路のスイッチ素子（Ｓ１）を第１及び第３スイッチ素子（Ｓ１１、Ｓ１２）に分離したものである。図１８Ａ〜図２１に示されたスイッチ素子（Ｓ１１、Ｓ１２）は、第２実施形態に係る画素回路（図１４〜図１）のスイッチ素子（Ｓ１）を置き換えることもできる。

以上説明した内容を通じて、当業者であれば本発明の技術思想を逸脱しない範囲で様々な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲によって定めるべきである。

１００：表示パネル １１０:データ駆動部
１３０:タイミングコントローラ １２０:ゲート駆動部
ＤＴ１、ＤＴ２:駆動素子 Ｓ１〜Ｓ３４:スイッチ素子

Claims (16)

1. 互いに交差するデータラインとゲートライン、及びマトリックス状に配置された画素を含む電界発光表示装置において、
   前記画素のそれぞれのサブ画素は、
   第１発光制御信号に応答して、画素駆動電圧と発光素子との間の電流経路をスイッチングする第１ＥＭスイッチ素子、及び前記第１ＥＭスイッチ素子と前記発光素子との間に接続された第１駆動素子を用いて、前記発光素子を駆動する第１駆動部と、
   第２発光制御信号に応答して、前記画素駆動電圧と発光素子との間の電流経路をスイッチングする第２ＥＭスイッチ素子、及び前記第２ＥＭスイッチ素子と前記発光素子との間に接続された第２駆動素子を用いて、前記発光素子を駆動する第２駆動部を備える電界発光表示装置。
2. 前記駆動素子と前記ＥＭスイッチ素子のそれぞれの半導体パターンは、酸化物半導体を含むトランジスタを含む、請求項１に記載の電界発光表示装置。
3. 前記第１及び第２駆動素子は、１つのゲートを共有する、請求項２に記載の電界発光表示装置。
4. 前記第１及び第２駆動素子は、基板上に垂直に積層され、
   前記第１及び第２駆動素子の内、いずれかが１つが第１半導体パターン上に前記ゲートが配置されたトップゲート構造のトランジスタであり、
   他の１つが第２半導体パターンの下に前記ゲートが配置されたボトムゲート構造のトランジスタである、請求項３に記載の電界発光表示装置。
5. 前記第１及び第２駆動素子のそれぞれは、前記１つのゲートを共有するトップゲート構造のトランジスタである、請求項３に記載の電界発光表示装置。
6. 前記第１及び第２駆動素子のそれぞれは、前記１つのゲートを共有するボトムゲート構造のトランジスタである、請求項３に記載の電界発光表示装置。
7. ノーマル駆動モードにおいて毎フレームごとにデータが前記画素に書き込まれ、
   前記第１及び第２駆動部が前記ノーマル駆動モード内で交互に駆動され、
   前記ノーマル駆動モードの第１駆動部の駆動時間の間、第１ＥＭ信号がゲートオン電圧で発生され、前記第１ＥＭスイッチ素子がターンーオンされ、
   前記ノーマル駆動モードの第２駆動部の駆動時間の間、第２ＥＭ信号がゲートオン電圧で発生され、前記第２ＥＭスイッチ素子がターンーオンされる、請求項１に記載の電界発光表示装置。
8. ノーマル駆動モードにおいて毎フレームごとにデータが前記画素に書き込まれ、
   低消費電力駆動モードにおいて、前記ノーマル駆動モードより低いフレームレートで前記データが前記画素に書き込まれ、
   前記ノーマル駆動モードにおいて、第１ＥＭ信号がゲートオン電圧で発生され、前記第１駆動部が駆動され、
   前記低消費電力駆動モードにおいて、第２ＥＭ信号がゲートオン電圧で発生され、前記第２駆動部が駆動される、請求項１に記載の電界発光表示装置。
9. ノーマル駆動モードにおいて毎フレームごとにデータが前記画素に書き込まれ、
   低消費電力駆動モードにおいて、前記ノーマル駆動モードより低いフレームレートで前記データが前記画素に書き込まれ、
   前記ノーマル駆動モードにおいて、前記第１及び第２ＥＭ信号が交互にゲートオン電圧で発生され、前記第１及び第２駆動部が交互に駆動され、
   前記低消費電力駆動モードにおいて、前記第２ＥＭ信号がゲートオン電圧で発生され、前記第２駆動部が駆動される、請求項１に記載の電界発光表示装置。
10. 前記第２駆動素子のチャンネル比（Ｗ/Ｌ）が前記第１駆動素子のチャンネル比（Ｗ/Ｌ）より小さい、請求項９に記載の電界発光表示装置。
11. 前記第２駆動部が駆動されるとき、前記第２駆動部に印加される前記画素駆動電圧が、
    前記第１駆動部が駆動されるとき、前記第１駆動部に印加される前記画素駆動電圧より低い、請求項９に記載の電界発光表示装置。
12. 前記駆動素子のゲートと前記発光素子との間に接続されるストレージキャパシタをさらに備え、
    予め設定されたしきい値電圧のサンプリング期間に第１及び第２駆動素子のしきい値電圧が前記ストレージキャパシタに貯蔵され、
    前記しきい値電圧サンプリング期間の後に設定されたデータ書き込み期間に前記駆動素子のゲートにデータ電圧が供給される、請求項１に記載の電界発光表示装置。
13. 前記第１駆動部は、
    前記第１駆動素子と、前記発光素子との間に配置されて、第３発光制御信号に応答して前記第１駆動素子と前記発光素子との間の電流経路をスイッチングする第３ＥＭスイッチ素子をさらに備え、
    前記第２駆動部は、
    前記第２駆動素子と、前記発光素子との間に配置されて第４発光制御信号に応答して前記第２駆動素子と、前記発光素子との間の電流経路をスイッチングする第４ＥＭスイッチ素子をさらに備える、請求項１に記載の電界発光表示装置。
14. 第１スキャン信号に応答して、初期化時間と、前記初期化時間の後に割り当てられたサンプリング時間に所定の基準電圧を前記第１及び第２駆動素子のゲートに供給した後、前記サンプリング時間以降に割り当てられたデータ書き込み時間にデータ電圧を前記第１及び第２駆動素子のゲートに供給する第１スイッチ素子と、
    第２スキャン信号に応答して、前記初期化時間に所定の初期化電圧を前記発光素子のアノードと前記第１及び第２駆動素子のソース電極に供給する第２スイッチ素子をさらに備える、請求項１又は１３に記載の電界発光表示装置。
15. 第１スキャン信号に応答して、初期化時間と、前記初期化時間の後に割り当てられたサンプリング時間に所定の基準電圧を前記第１及び第２駆動素子のゲートに供給する第１スイッチ素子と、
    第２スキャン信号に応答して、前記初期化時間に所定の初期化電圧を前記発光素子のアノードと前記第１及び第２駆動素子のソース電極に供給する第２スイッチ素子と、
    第３スキャン信号に応答して、前記サンプリング時間に続いて割り当てられたデータ書き込み時間にデータ電圧を前記第１及び第２駆動素子のゲートに供給する第３スイッチ素子をさらに備える、請求項１又は１３に記載の電界発光表示装置。
16. センシングモードにおいて、前記第１及び第３スキャン信号が同時にゲートオン電圧で発生して前記第１及び第３スイッチ素子が同時にターンーオンされ、
    前記基準電圧が供給される基準電圧ライン、前記第１及び第３スイッチ素子と、前記データ電圧が供給されるデータラインを含む電流経路を介して前記第３スイッチ素子のしきい値電圧がセンシングされる、 請求項１５に記載の電界発光表示装置。

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