JP2018201242A - 多段デジタル−アナログ変換器 - Google Patents

Abstract

【課題】ＭＯＳ技術を使用する集積回路に好適な複数ストリング式デジタルーアナログ変換器を提供する。【解決手段】第１の組の回路コンポーネントを有する第１の段と、第２の組の回路コンポーネントを有する第２の段と、第３の組の回路コンポーネントを有する第３の段であって、第１および第２の個別の切り替え可能なインピーダンス経路内に負荷を提供する、第３の段と、を含む多段デジタル−アナログ変換器（ＤＡＣ）である。ＤＡＣは、第１の動作モード、第２の動作モードおよび第３の動作モードの各々で動作可能であり、第１のモードでは、第１の段が第３の段から独立して第２の段に切り替え可能に連結され、第２のモードでは、負荷が第２の段の回路コンポーネントの第１の部分に連結および付与され、第３のモードでは、負荷が第２の段の回路コンポーネントの第２の異なる部分に連結および付与される。【選択図】図１

Description

本出願は、デジタル−アナログ変換器（ＤＡＣ）に関し、具体的には、切り替えられる複数のストリングまたは段を使用して実装されたＤＡＣに関する。このような構成は、例えばＭＯＳ技術を使用する集積回路製作に特に好適である。

デジタル−アナログ変換器、すなわちＤＡＣは、当技術分野において広く公知であり、デジタル入力信号を対応する出力アナログ信号へ復号するために使用される。このようなＤＡＣの例は、同一譲受人に譲渡された米国特許第５，９６９，６５７号に記載されており、その内容は、参照によって本明細書に組み込まれる。

他の公知のＤＡＣ構成は、同一譲受人に譲渡された米国特許第７，１３６，００２号に記載されており、これは、高インピーダンスの中間状態を使用して実装された二重のストリングＤＡＣ構成を説明し、同様に参照によって本明細書に組み込まれる。
さらなる公知のＤＡＣ構成は、同一譲受人に譲渡された第ＰＣＴ／ＥＰ２０１４／０５５１５５号に記載されており、これは、様々な多段ＤＡＣ回路を説明し、同様に参照によって本明細書に組み込まれる。

米国特許出願公開第２０１４／３１３０６６号明細書

多段デジタル−アナログ変換器を提供すること。

本教示の一態様によれば、第１の組の回路コンポーネントを備える第１の段と、第２の組の回路コンポーネントを備える第２の段と、第３の組の回路コンポーネントを備える第３の段とを備える多段デジタル−アナログ変換器（ＤＡＣ）が提供される。第３の段のコンポーネントは、負荷を、第１および第２の個別の切り替え可能なインピーダンス経路を通じて、第２の段の第１の部分および第２の部分に選択的に連結するように配置される。これらの回路コンポーネントを使用して、ＤＡＣは、はっきりと異なる第１の動作モード、第２の動作モード、および第３の動作モードの各々で動作可能である。第１のモードでは、第１の段は、第３の段から独立して、第２の段に切り替え可能に連結され、第２のモードでは、負荷は、第２の段の回路コンポーネントの第１の部分に連結および付与され、第３のモードでは、負荷は、第２の段の回路コンポーネントの第２の部分に連結および付与される。
我々が、第１の段が第３の段から独立して第２の段に連結されると説明する場合、第１の段が第２の段に連結されるときに同時に存在する第１の段と第３の段との間に提供されるリークまたは他の有限導電経路が存在し得るが、これらは、第１の段と第２の段との間の導電経路との関連では比較的些細なものであり、それらの寄与および重大さは、当業者であれば理解するであろうように、シミュレーション等の使用によって評価され得ることが理解されるであろう。この点に関して、第１の段は、第３の段から実質的に独立して切り替え可能に連結されるとみなされ得る。

一態様では、個別のインピーダンス経路のうちの第１のインピーダンス経路は、第１の切り替え可能な可変抵抗器を備える。ある特定の構成では、個別のインピーダンス経路のうちの第２のインピーダンス経路は、第２の切り替え可能な可変抵抗器を備える。第１の可変抵抗器と第２の可変抵抗器は、同じデバイスであってもよく、または異なるデバイスであってもよい。第１および第２の切り替え可能な可変抵抗器が提供されるようにそれらが異なるデバイスとして提供される場合、第１および第２の切り替え可能な可変抵抗器の各々は、実質的に同じ値を有してもよい。それらの理想的な範囲は異なってもよく、それ故にそれらは同じである必要はないが、回路の再利用のため、および関連するデジタル論理のために、実装において両方に同じ値を利用することが有利であり得ることが理解されるであろう。

一態様では、個別のインピーダンス経路のうちの第１のインピーダンス経路は、ＤＡＣ内での最上位ビット（ＭＳＢ）遷移および最下位ビット（ＬＳＢ）遷移の両方を定義するように個別に切り替え可能な複数の抵抗器を備える。

第３の段は、第１の段からＤＡＣの出力までの高分解能経路および低分解能経路の各々を提供するように構成されてもよい。第１の段および第２の段の各々の間に連結され得る第３の段を提供することによって、第３の段は、第２の段と組み合わせて使用されて、ＤＡＣ伝達関数全体にＬＳＢ寄与を提供することができる。ＤＡＣ伝達関数の分解能が第２の段からのＬＳＢ寄与に関係することが理解されるであろう。第２の段の個別の抵抗器Ｒ２の抵抗を第１の段の個別の抵抗器Ｒ１の抵抗に対して低減させることによって、第２の段によって提供されるＬＳＢのサイズが低減するであろう。第２の段によって提供されるＬＳＢのサイズのこの低減により、第３の段によって提供されるＬＳＢを低減させて、ＤＡＣ伝達関数の一貫性を維持する対応する必要性が存在する。第３の段のこのＬＳＢの低減は、第３の段の分解能を増すことによって達成することができ、これは、ＤＡＣの分解能を増大させるという全体的効果がある。

このように、第３の段は、複数の個別の切り替え可能かつ相補的なインピーダンス経路を提供するプログラマブル抵抗ネットワークを備えてもよい。このようなプログラマブル抵抗ネットワークは、デジタル制御されてもよい。

したがって、本出願の第１の実施形態は、独立請求項に従って提供されるようなＤＡＣおよびデジタル入力コードをアナログ等価物に変換する方法を提供する。有利な実施形態は、従属請求項に提供されている。

本出願は、これから添付の図面を参照して説明される。

図１は、本教示に従って提供されたＤＡＣ回路を示すブロックアーキテクチャ概略図である。

図２Ａは、ＤＡＣの第３の動作モードを図示する第１の切り替え配置での、図１の詳細に対するさらなる詳細を示すブロックアーキテクチャである。

図２Ｂは、ＤＡＣの第１の動作モードを示す第２の切り替え配置での、図１の詳細に対するさらなる詳細を示すブロックアーキテクチャである。

図２Ｃは、ＤＡＣの第２の動作モードを示す第３の切り替え配置での、図１の詳細に対するさらなる詳細を示すブロックアーキテクチャである。

図２Ｄは、ＤＡＣの第２の動作モードを示す第４の切り替え配置での、図１の詳細に対するさらなる詳細を示すブロックアーキテクチャである。

図２Ｅは、ＤＡＣの第１の動作モードを示す第５の切り替え配置での、図１の詳細に対するさらなる詳細を示すブロックアーキテクチャであり、Ｒ２ストリングの上方部分は、ここではリープフロッグ切り替え配置を図示する図２Ｂで示されている抵抗器に隣接する抵抗器に連結されている。

図３は、図１の第１および第２の可変負荷のうちの１つを提供するために使用され得る切り替え抵抗器ネットワークの例を示すブロック概略図である。

図４は、第１の段からＤＡＣの出力までの経路を選択的に提供するために有利に用いられ得るさらなる切り替え回路の例である。

図５Ａは、図１のＤＡＣ回路の一部分を提供するために有用に用いられ得る回路素子の例である。

図５Ｂは、図１のＤＡＣ回路の一部分を提供するために有用に用いられ得る回路素子の例である。

図６Ａは、図１のＤＡＣ回路の一部分を提供するために有用に用いられ得る他の種類の回路素子の例である。

図６Ｂは、図１のＤＡＣ回路の一部分を提供するために有用に用いられ得る他の種類の回路素子の例である。

図面の詳細な説明
本教示は、これから複数ストリング式デジタル−アナログ変換器（ＤＡＣ）の形態で実装される例示的な配置を参照して説明される。デジタル−アナログ変換器は、入力デジタル信号を対応するアナログ出力に変換するために使用される。本教示によるＤＡＣは、バッファ付きアーキテクチャを必要としない。従来のＤＡＣは、デジタル数遷移配置を使用して実装されるが、本教示によれば、２進遷移に関する限定的な要求事項は存在しないが、回路は、それとの関連で説明される。したがって、典型的にデジタル入力コードの詳細を反映する２進状態変化との関連で解釈されるＭＳＢおよびＬＳＢ遷移に本開示が言及するとき、本教示との関連では、これらは、必ずしも２進遷移を表すわけではない状態変化としてより一般的に解釈されるべきである。

複数ストリング式ＤＡＣは、各段がインピーダンス素子のストリングを備える多段ＤＡＣとみなされてもよいことが理解されるであろう。このような複数ストリング式変換器では、第１の段は、第１のストリングを使用してＮビットのデジタルワードの上位ビット群を変換し、第２の段は、第２のストリングを使用して残りの下位ビットを復号する。熟練者が本教示による配置の特長および恩恵を理解するのを支援するために提供される以下の記載との関連で、ストリングの各々は、抵抗器を使用する例示的な実装を参照して説明さ
れる。抵抗器は、使用され得る種類のインピーダンス素子の一例であり、抵抗器がインピーダンス素子として排他的に使用される実装へ本教示を限定することは意図しないことが理解されるであろう。この点に関して、変換器の基準端子に連結されるストリング等、特にストリングの両端電圧が高いシナリオでは、抵抗器は、好ましい種類のインピーダンス素子であってもよいことが理解されるであろう。電圧が比較的小さい他のストリングでは、能動ＭＯＳデバイス等の他の素子も使用されてもよい。したがって、本教示は、複数抵抗器ストリング式ＤＡＣに限定されるとして解釈されるべきではない。

基準端子は、典型的に第１のストリングに連結され、以下の例は、電圧ソースの具体的な例を例示する。当業者であれば理解するであろうように、電圧ソースという用語は、他の回路素子に連結され、目標電圧を提供するように構成された能動電圧供給器、電圧バッファ、もしくは電流ソース、またはそのうえ高次回路の下位部分として実装され得る受動もしくは能動ネットワークに連結された任意の他の構成の電圧ソース／バッファ／フォロワ、もしくは回路素子を定義および包含することを意図し、本教示は、任意の１つの特定の実装へ限定されることを意図しない。この一般的な定義では、本教示は、任意の１つの特定の構成へ限定されるべきではなく、それ故に基準端子という用語を使用していることが理解されるであろう。

さらに、以下の例示的な図との関連で、ある図を参照して説明される同様または類似のコンポーネントには、他の図で同じ参照記号が付されるであろう。

図１は、本教示に従って提供される多段デジタル−アナログ変換器（ＤＡＣ）１００の一例をブロック概略図において示す。このＤＡＣは、複数のインピーダンス素子（概略図でインピーダンス素子Ｒ１として示されている）を有する第１のＤＡＣ段１１０を備える。第１のストリング１１０を含む第１の段は、基準端子またはノード（この特定の例では、第１の基準ノード１１１および第２の基準ノード１１２で電圧ソースによって提供される基準端子）に連結される。

図１の概略図では、必要に応じて異なる電位が提供されてもよいことが理解されるであろうため、これらの基準ノードは、それらが正または負の電圧の基準ノードであることに関する言及と共には詳述されない。第１のストリングは、デジタル入力信号の最上位ビット（ＭＳＢ）を変換するように構成され、したがって、ＭＳＢのＤＡＣストリングとみなされてもよい。以下の記載から理解されるであろうように、特定の構成では、選択されるＬＳＢコードは、第１のストリングのインピーダンス素子の選択的かつ思慮深い切り替えによって提供されてもよく、本教示は、第１のストリングからＭＳＢ切り替えを提供することのみに限定されるとして解釈されるべきではない。したがって、本教示によれば、第１のストリングのインピーダンス素子のうちの少なくとも１つの思慮深い切り替えを使用してＤＡＣの出力でＬＳＢ遷移を提供できることが以下の記載から理解されるであろう。このように、第１の段はデジタル入力ワードのＭＳＢの変換を専ら提供するとみなされるべきではない。

ＤＡＣ１００は、デジタル入力信号の最下位ビット（ＬＳＢ）を変換するように構成された第２の組の回路コンポーネントも備え、したがって、ＬＳＢのＤＡＣブロック１２０とみなされてもよい。このＬＳＢのＤＡＣブロック１２０は、ＤＡＣの第２のストリング１６０を備え、ＤＡＣの第２の段を画定し、第２のストリング１６０は、複数のインピーダンス素子Ｒ２を備える。これらの個別のインピーダンス素子は、これらのインピーダンス素子の選択的切り替えを可能にする個別の切替器に連結される。第２のストリングでは、個別のインピーダンス素子の数は、ＤＡＣ全体の構成に応じて変化し、この３つの個別の抵抗器の例示的な配置は、実回路を形成し得るインピーダンス素子の数の純粋な例示とみなされるべきであることが理解されるであろう。このＬＳＢのＤＡＣブロック１２０は
、この概略図では、ＤＡＣの出力ノード１４０に切り替え可能に連結されるとして示されているが、追加的な段が提供されてもよいことが理解されるであろう。上述のように、第２のブロックまたは第２の段は、デジタル入力信号の最下位ビット（ＬＳＢ）を変換するように構成され、したがって、ＬＳＢのＤＡＣストリングとみなされてもよいが、この場合も、以下の記載から理解されるであろうように、本教示は、第２のストリングからＬＳＢ切り替えを提供することのみに限定されるとして解釈されるべきではない。

第１の段１１０および第２の段１２０内のユニット抵抗器の各々に等しい値の抵抗器を用いることによって、これは、デジタル入力コードを対応するアナログ値に変換するための望ましいリニアな解決策を提供するのを有利に支援することが理解されるであろう。しかしながら、本教示との関連で、等しい値の抵抗器を提供することは本質的ではないことが理解されるであろう。第１の段１１０内で提供される抵抗器Ｒ１の数は、これらの抵抗器はＤＡＣ伝達関数のＭＳＢ遷移を提供するために優先的に使用されるため、第２の段１２０内の抵抗器Ｒ２の数よりも典型的に多いことも理解されるであろう。ユニット抵抗器Ｒ１の値は、Ｒ２抵抗器の値に等しくなくてもよいことが理解されるであろう。

ＤＡＣ伝達関数の分解能は、第２の段によって提供されるＬＳＢ寄与に依存することが理解されるであろう。したがって、この第２の段１２０の個別のＲ２抵抗器の抵抗を第１の段１１０の個別のＲ１抵抗器の抵抗に対して低減させることによって、第２の段によって提供されるＬＳＢのサイズは、低減するであろう。伝達関数の全体的な整合性が維持されることを確保するために、第３の段からのＬＳＢ寄与は、一層重要になる。低減された値を有するＲ２抵抗器を有するＤＡＣ伝達関数の整合性を維持することは、第２の段の分解能寄与の低減に釣り合わせ、またはそれを埋め合わせるために第３の段の分解能を増大させることによって達成されてもよい。。

図１に示されているように、ＤＡＣ１００は、第２の段１２０の選択された部分に第１および第２の切り替え可能なインピーダンス経路を提供するとみなされ得る第３の段１３０をさらに備える。第１または第２の切り替え可能な部分のいずれかを第２の段へ切り替えることによって、負荷は、ＤＡＣ１００の第１の段１１０へ付与される。

図１の配置では、切り替え可能な経路は、第１の部分１３０Ａおよび第２の部分１３０Ｂを備える。第１の部分および第２の部分の各々は、第３の段１３０（図１では２つの構成素子１３０Ａ、１３０Ｂとして示されている）が第１の負荷および第２の負荷を備えるように、図１でＲＬＯＡＤＡおよびＲＬＯＡＤＢとして示されている負荷を備える。第１の負荷または第２の負荷のいずれかを回路内へ切り替えることによって、第１および第２の負荷１３０Ａ、１３０Ｂの各々は、その各負荷をアーキテクチャの第１の段に選択的に提供するように、ＤＡＣアーキテクチャの他のコンポーネントに独立して連結されてもよい。このように、第１および第２の負荷は、第２および第１の負荷のうちの他方に相補的に連結される。これは、第３の段の個別の部分１３０Ａおよび１３０Ｂを、ＤＡＣの第１の段および第２の段の各々の間に設けられた第１および第２の個別の切り替え可能なインピーダンス経路として設けることによってもたらされてもよい。これらのそれぞれの経路を思慮深く切り替えることによって、部分１３０Ａまたは１３０Ｂのそれぞれの負荷を、ＤＡＣの第１の段１１０から選択された抵抗器の抵抗およびＤＡＣの第２の段１２０から選択された抵抗器と直列に、提供することが可能である。図３に示されているように、第１の負荷および第２の負荷は各々、第１の組の回路コンポーネント１１０に付与される全負荷を変化させるために選択的に連結され、または切り替えられ得る複数の個別に切り替え可能なインピーダンス素子を提供するために、可変抵抗器または他のインピーダンス素子によって提供され得る可変負荷を備えてもよい。

図１の配置では、第３の段によって画定される複数の個別の切り替え可能かつ相補的な
インピーダンス経路は、第３の段の第１の部分１３０Ａから第１の段１１０へ負荷を提供するとき第３の段の第２の部分１３０Ｂによって同じ第１の段に提供される直流負荷が実質的に存在しないように選択的に起動される。これは、静的状態では第１の部分および第２の部分が同時に起動されないように、第３の組の回路コンポーネントにわたる第１の経路を画定する第１の切り替え可能なインピーダンス経路が起動されるとき、第３の組の回路コンポーネントにわたる対応する第２の経路が脱連結されることを確保することによって、構成されてもよい。２つの経路間の特定の遷移は、２つが起動される場合を有し得るが、静的動作の目的のために、本教示は、２つの経路のうちの一方を起動された状態で提供する一方で、２つの経路のうちの他方が停止されることが理解されるであろう。

一態様では、個別の相補的なインピーダンス経路のうちの第１のインピーダンス経路は、第１の切り替え可能な可変抵抗器を備える。特定の構成では、個別の相補的なインピーダンス経路のうちの第２のインピーダンス経路は、第２の切り替え可能な可変抵抗器を備える。同じ抵抗を有する、または互いに重なり合う抵抗範囲を有する第１および第２の切り替え可能な可変抵抗器の各々の抵抗が提供されてもよい。

一態様では、個別の相補的なインピーダンス経路のうちの第１のインピーダンス経路は、ＤＡＣ内での最上位ビット（ＭＳＢ）遷移および最下位ビット（ＬＳＢ）遷移の両方を定義するように個別に切り替え可能な複数の抵抗器を備える。

第３の段は、第１の段からＤＡＣの出力までの高分解能経路および低分解能経路の各々を提供するように構成されてもよい。これは、直列および／または並列に連結されたインピーダンスを備える多段アーキテクチャを提供することによって達成されてもよい。本教示との関連で並列プログラマブル抵抗を提供するために有利に用いられ得るアーキテクチャの一例は、２０１５年８月１１日に出願された同一譲受人に譲渡された出願、弁理士整理番号２６２５６．０３７２−ＮＰ（ＡＰＤ ５２６８−１）、米国出願第１４／８２３，８４３号に記載されているものであり、その内容は、ここに参照によって本明細書に組み込まれる。当該出願に記載されているように、プログラマブルインピーダンスは、入力コードワードに応答して２つのノードにわたってインピーダンス値を提供するアーキテクチャによって提供されてもよい。インピーダンスは、２つのノード間に連結され、入力コードワードの第１の範囲にわたってインピーダンス値を提供するのに使用される第１の分岐と、２つのノード間に連結され、入力コードワードの第２の範囲にわたってインピーダンス値を提供するのに使用される第２の分岐とから生成される。第１および第２の分岐を使用して必要な動作のそれぞれの範囲のインピーダンスを生成することによって、動作範囲全体にわたって動作するように設計された他の公知かつ類似のプログラマブルインピーダンスにおける切替器の抵抗、リーク、および速度に関連する問題を回避することが可能である。これは、従来利用可能であるよりも高い分解能およびダイナミックレンジを可能にする。

このように、第３の段は、複数の個別の切り替え可能かつ相補的なインピーダンス経路を提供するプログラマブル抵抗ネットワークを備えてもよい。このようなプログラマブル抵抗ネットワークは、デジタル制御され、デジタル加減抵抗器、デジタルポテンショメータ、またはｄｉｇｉＰＯＴの形態の可変抵抗器を使用して提供されてもよい。完全性のため、本教示との関連で有用に配備され得るデジタル可変抵抗器の以下の例（米国特許第５４９５２４５号、米国特許第６４１４６１６号、米国特許第６５６７０２６号、および米国特許第７９５６７８６号）が、参照により本明細書に組み込まれる。

ＤＡＣ１００は、３つの静的な、すなわちはっきりと異なるモードのうちの１つで動作可能である。第１のモードでは、第１の段は、第３の段から独立して、第２の段に切り替え可能に連結され、第２のモードでは、第３の段の負荷は、第２の段の回路コンポーネン
トの第１の部分に連結および付与され、第３のモードでは、第３の段の負荷は、第２の段の回路コンポーネントの第２の部分に連結および付与され、第３のモードおよび第２のモードの各々は、第２のモードおよび第３のモードのうちの他方から独立して付与される。第３の段からの負荷が第２の段の異なる部分へ付与されるとき、ＤＡＣの出力１４０で提供されるアナログ伝達関数全体に対するその影響は、異なるであろう。第１、第２、および第３のモード間の遷移は、ＤＡＣ１００に提供される入力コードに応じてプログラムされるか、または予め較正されてもよい。このように、第１、第２、および第３のモード間の遷移は、デジタル符号化されたＤＡＣ伝達関数から、または予めプログラムされた、もしくは予め較正されたＤＡＣ入力コードに対する依存関係から、確認されてもよい。当業者によって理解されるであろうように、このような較正は、ルックアップテーブル、ブール論理、または合成最適化等の使用によってもたらされてもよい。当業者によって理解されるであろうように、所望であれば、または所望に応じて、例えば低電力または領域最適化のために、さらに詳細なデジタル最適化が使用されてもよい。

これまで説明された３つのＤＡＣ段１１０、１３０、１２０は、互いに連結されたとき、基準端子１１１、１１２に対して構成された目標出力電圧水準をもたらす全インピーダンスを提供することが理解されるであろう。３つの段の各々からの個別の素子の具体的な連結は、出力電圧水準を変化させるであろうが、この具体的な連結は、変換を必要とする入力コードに依存するであろう。図１に示されているように、第２の段１２０は、Ｒ２抵抗器ストリング１２０の端子を出力ノード１４０に選択的に連結するように動作する切り替えネットワークも含むであろうが、切り替えネットワークのインピーダンス寄与は、全ての静的または直流動作モードでＤＡＣ伝達関数内に統合される。

図４は、有用に用いられ得る別の変化形を示している。この構成では、任意追加的に、第１の段１１０によって提供される第１のＲ１ストリングのノードを出力１４０に連結し、これによって第３の段１３０の寄与を異なる方法によるＤＡＣ動作に統合することも可能である。このような構成では、第２の段１２０のインピーダンス素子Ｒ２は、出力１４０に切り替え可能に直接連結されず、ブロック１２０内に示されている切替器は、ＤＡＣ伝達関数全体に寄与するインピーダンスが切替器４００によって画定される経路を介するように、開放状態のまま残される。これは、さらなる柔軟性を提供し得るものの、それは、第１の段１１０から出力１４０に連結するさらなる組の切替器４００Ａ、４００Ｂを必要とする点で、関連付けられた欠点を有する。

この例示的な構成では、切替器４００Ａ、Ｂは、切替器４１０、４３０Ａ、４３０Ｂの思慮深い切り替えと組み合わせて使用されており、すなわち、これらの個別の切替器４１０、４３０Ａ、４３０Ｂは、個別のＲＬＯＡＤＡ、ＲＬＯＡＤＢおよびＲ２ストリング１６０のうちの選択されたものも出力１４０に寄与するように、経路を画定するであろうことが意図される。別の構成では、選択された切替器４１０、４３０Ａ、４３０Ｂは、出力１４０での電圧が第１の段１１０からの寄与のみに直接関連付けられるように、開放状態のまま残されてもよい。第１の段のみからこのような直接連結を使用して変換され得るコードの数は、限られることが理解されるであろう。図４に図示されているような二重の切替器配置４００Ａ、４００Ｂを使用することは、リープフロッグ切り替えレジームを実装することを可能にし、それによって、第１の段１１０のストリング内の抵抗器Ｒ１のうちの隣接する抵抗器は、出力１４０に選択的に連結されてもよい。

図示されていない別の構成では、第１の段１１０を出力１４０に連結する一組の切替器のみが提供されてもよい。この切り替えアーキテクチャの詳細は、Ｒ１抵抗器ストリングのうちの奇数および偶数のものを図４の出力１４０に連結するために使用されるリープフロッグ切り替えのために使用されるものとは異なってもよい。

図５および６は、これまで説明された第３の段の回路コンポーネントに対する変形例を示している。図１と同様に、第１および第２の切り替え可能なインピーダンス経路を、切り替えられたとき負荷をＤＡＣ１００の第１の段１１０に付与する第２の段１２０の選択された部分に提供するこれらの配置では、回路は、同じ負荷および異なる切り替えレジームを使用して同じ効果を達成する。

図３の構成に類似しており、ＲＬＯＡＤＡまたはＲＬＯＡＤＢのいずれかを提供するための一配置の詳細を示すものとして想起されるであろう図５Ａの配置では、第１の段１１０は、切り替え配置４３０を介して抵抗器ネットワーク１３０に連結される。これは、第１の段からのＲ１抵抗器のうちの選択されたものを第３の段１３０に連結させることを可能にする。

切替器５２０は、第３の段１３０から適切な組の抵抗器を選択することを可能にする一方、切替器５０１、５０２は、第２の段１２０のどの部分にそれらの選択された抵抗器が連結されるかを決定する。個別の抵抗器を選択的に切り替えることによって、提供される全負荷は、変化させられてもよい。第２の段１２０のどの部分に抵抗器ネットワーク１３０の負荷が適用されるかを変化させるために相補的に切り替えられるさらなる組の切替器５０１、５０２が提供される点で、図５Ａは図３の配置とは異なることが理解されるであろう。例えば、切替器５０１が閉鎖され、切替器５０２が開放状態のまま残される場合、負荷は、第２の段の上方部分に適用される。あるいは、５０１が開放状態のまま残され、５０２が閉鎖される場合、負荷は、第２の段の下方部分に連結される。「上方」および「下方」という用語は図５Ａに示されている連結を代表するものであり、連結を任意の特定の構成に限定することを意図しないことが理解されるであろう。この点に関して、第３の段１３０の回路コンポーネントは第２の段の任意の第１および第２の部分に切り替え可能に連結されてもよいことが理解されるであろう。

同様のやり方で、かつ図５Ｂに示されているように、第１の段１１０内の任意の第１および第２の端子からの第１および第２の経路を第２の段１２０の任意の第１および第２の部分に提供することが可能である。図５Ｂの単純化された概略図では、これは、第１の段１１０を第２の段１２０の第１および第２の部分に連結する第１の切替器４１０Ａおよび第２の切替器４１０Ｂを使用することとして示されている。

図５Ａまたは５Ｂのこの構成では、切り替えネットワーク５０１、５０２は、第３の段１３０の負荷を提供する抵抗器ネットワークの回路素子とは別に提供される。このような配置は、互いに直列して切り替えられる第１の組の切替器５２０および第２の組の切替器５０１、５０２を提供することが理解されるであろう。第１の組の切替器５２０は、第３の段１３０に不可欠であり、個別の抵抗器ネットワークの選択的な切り替えを可能にする。次に、第２の組５０１、５０２は、それらの選択された抵抗器を第２の段１２０内のそれぞれの位置に連結することを容易化するために提供される。

図６に示されている代替的な一実施形態では、第１の組の切替器６０１および第２の組の切替器６０２が提供され、第１の組の切替器および第２の組の切替器の各々は、第３の段１３０内の抵抗器ネットワークの個別の抵抗器を選択することを可能にする。各組の切替器は、出力負荷を第２の段１２０に提供するために互いに連結されるべき抵抗器ネットワークの個別の抵抗器を選択することを可能にするため、マルチプレクサとみなされてもよい。事実上、この構成は、切替器６０１、６０２がｄｉｇｉＰＯＴと呼ばれることもあるデジタルポテンショメータを提供するような二重のマルチプレクサ機能を、すなわち第３の段１３０内の選択された抵抗器を第２の段１２０へ切り替えることを容易化し、第２の段１２０内の個別の抵抗器Ｒ２を選択することにも備えるような機能を、提供する。

上述のやり方と同様のやり方で、切り替え配置４３０を使用すると、第１の段からのＲ１抵抗器のうちのどの選択されたものが第３の段１３０に連結されるか変化させることが可能である。

図６Ａ（および図６Ｂも）の概略図では第３の段１３０内のインピーダンス素子が単一のストリングとして示されていることが理解されるであろう。この単一ストリング実装は、説明の簡単さのために備えられていること、および同様に切替器の数を低減するために多段デジタル加減抵抗器を使用することが望ましい場合があることが理解されるであろう。これは最終段が低分解能を有するような実装も容易化し、それは結果として第３の段１３０と第２の段１２０の間の切替器の数を低減することを容易化することが理解されるであろう。

このように、第３の段（これは、本教示の一態様ではデジタルポテンショメータによって提供されることが上の議論から想起されるであろう）は、全体として二重のマルチプレクサ６００を提供する第１のマルチプレクサ６０１および第２のマルチプレクサ６０２の配置に連結された抵抗器ネットワークを含むであろう。第１のマルチプレクサ６０１または第２のマルチプレクサ６０２のいずれかを使用することによって、負荷を第３の段から第２の段１２０の特定の部分に提供することが可能である。図６Ａの概略図では、切替器６０１の実線は、負荷を第２の段１２０の上方部分に提供するためにその組の切替器を起動することを表す。負荷を下方部分に連結することが希望される代替的な一実施形態では、第１の組の切替器６０１は、停止され、第２の組の切替器６０２のうちの選択されたものが、起動されるであろう。

この配置および図５Ｂに示されている配置と同様のやり方で、図６Ｂに示されているように、第２の段１２０の第１の部分または第２の部分のいずれかに連結することを可能にするために、第１の段１１０および第２の段１２０の間に第１の切替器４１０Ａおよび第２の切替器４１０Ｂを介して第１の経路および第２の経路を提供することが可能である。

第３の段が、単一のマルチプレクサ４３０を介して第１の段に連結された単一の切り替え可能な抵抗器ネットワーク（図５または図６による）を備える場合、第３の段の第１の切り替え出力および第２の切り替え出力は、第３の段の単一の切り替え可能な抵抗器ネットワークを第２の段に連結するために使用されること、ならびにＲ１抵抗器ストリングのうちの奇数および偶数のものを出力１４０に連結するリープフロッグ切り替えのための切り替えアーキテクチャの詳細は、第１の段１１０内の抵抗器のうちの選択されたものを出力１４０に単純に連結するために使用される切り替えネットワークとは異なるであろうため、提供される切り替えネットワークの詳細は変化するであろうことが理解されるであろう。

詳細には説明されていないものの、いかなる寄生回路および／または相互接続インピーダンスもそうであるように、切替器自体がインピーダンスを寄与するであろうこと、およびこれらのインピーダンスは、任意の１つの特定の切り替えレジームの間にＤＡＣアーキテクチャの全インピーダンスに寄与するであろうことが理解されるであろう。当業者は、ネットワークの全インピーダンスを決定する際にこれらの二次インピーダンスが考慮される必要があること、ならびにこれらのパラメータが回路の設計およびシミュレーションの間に決定されるであろうことを理解するであろう。

ＤＡＣのこのようなプログラミングが、動作モードの各々をリープフロッグ配置で順次起動することができ、第１の段内の各インピーダンス素子について、ＤＡＣ入力コードをインクリメントまたはデクリメントするときに第１、第２、および第３のモードを順次起動する切り替えレジームがもたらされるようになることが理解されるであろう。

このような切り替えレジームの一例は、２つのはっきりと異なる負荷ＲＬＯＡＤＡおよびＲＬＯＡＤＢの使用を説明した図１の回路を参照して説明されている図２Ａ、２Ｂ、２Ｃ、２Ｄ、および２Ｅを点検すれば明らかである。図５または６の分担負荷および異なる切り替え経路を使用すると、第１、第２、または第３のモードのいずれかの思慮深い選択を示す同等の一組の概略図が生成され得ることが理解されるであろう。本明細書の簡潔さのため、これらの概略図は提供されない。

図２Ａでは、ＤＡＣは、第３のモードにあり、それによって、１４０で提供される出力電圧は、Ｒ１、Ｒ２、およびＲＬＯＡＤＢの各々からの寄与を有する。これは、ＲＬＯＡＤＢをＲ１ネットワークからＲ２ネットワークと直列に切り替えることによって達成される。

図２Ｂでは、ＲＬＯＡＤＡおよびＲＬＯＡＤＢの各々は、ネットワーク内に切り替えられておらず、出力１４０における電圧は、Ｒ１インピーダンスネットワークおよびＲ２インピーダンスネットワークの各々の寄与から直接由来する。これは、ＤＡＣ１００の第１の動作モードを表し、第３の段の負荷ＲＬＯＡＤＡ、ＲＬＯＡＤＢからの直流寄与が実質的にない状態で、第１の段が切り替え可能に第２の段に連結されている。

図２Ｃでは、第２の動作モードが例示されている。この構成では、１４０で提供される出力電圧は、Ｒ１、Ｒ２、およびＲＬＯＡＤＡの各々からの寄与を有する。

図２Ｄでは、負荷ＲＬＯＡＤＡは、リープフロッグ構成を表すＲ１インピーダンス素子のうちの代替物に連結され、それによって、ＲＬＯＡＤＡは、Ｒ２ストリングが連結される第１の段の最も下に示されている抵抗器Ｒ１の下方側に切り替え可能に連結されている。Ｒ１ストリング沿いのこのリープフロッグは、選択されたＤＡＣ入力コードのために備えられている様々な遷移で、ＲＬＯＡＤＡおよびＲＬＯＡＤＢの各々について実装されてもよい。このようなリープフロッグ構成では、Ｒ１ストリングの各ノードには備えられた２つの切替器が存在すること、ならびにこれらの個別の切替器を思慮深く選択すれば、第３の段の負荷を回路内に連結させるか、または第１の段１１０および第２の段１２０の間に直通のＤＡＣ経路を提供することができることが理解されるであろう。

図２Ｅでは、ＲＬＯＡＤＡおよびＲＬＯＡＤＢの各々は、回路外へ切り替えられ、図２Ｂを参照して説明されたのと同様に、第１のモードが再び採用されることを表している。しかしながら、Ｒ１からＲ２への切り替え構成は、Ｒ１ストリングに沿ったリープフロッグ化によって変更されており、Ｒ２ネットワークの上方部分は、ここでは、Ｒ２ストリングの下方部分が連結される最も下に示されている抵抗器Ｒ１の下方部分に連結されている（比較のため、図２Ｂに図示されている切り替えレジームを参照すること）。これは、特定のＤＡＣ入力コードの変換をリープフロッグ切り替えレジームによって提供する際に、第１の段からの隣接する抵抗器の寄与が順次使用されることを可能にする。リープフロッグ切り替えを使用することは、必要とされるＤＡＣ切替器の数を低減することを有利に可能にすることが理解されるであろう。

図２Ａ〜２Ｅの各々によって提供される一連の切り替えは、図２Ａにおける第２の段１２０の最上部への初期連結から図２Ｃにおける同じ段の最下部への連結まで、ＤＡＣのデクリメントを容易化するために使用される切り替えレジームの種類を表すことが理解されるであろう。図２Ｄでは、ＲＬＯＡＤＡストリングは、第１の段の最下部の抵抗器Ｒ１と並列して連結され、Ｒ２ストリングを反転させ、リープフロッグ実装を示している。図２Ｃおよび２Ｄを点検すれば、第１の段の第１のインピーダンス素子の第２の段への連結から、第１の段内の第２のインピーダンス素子の第２の段への連結への遷移時に、ＲＬＯＡ
ＤＡは引き続き第１の段に付与され（その第１の段の異なるインピーダンス素子に対してではあるが）、既存の第２の動作モードは維持されることが理解されるであろう。これはＲＬＯＡＤＡの使用を図示しているものの、同様のリープフロッグ化がＲＬＯＡＤＢについて使用されてもよいこと、およびＲＬＯＡＤＡまたはＲＬＯＡＤＢから第１の段の素子へのリープフロッグ化は、典型的に第１の段の素子のうちの代替物について実装されるであろうことが理解されるであろう。

このリープフロッグ切り替えの続きが図２Ｅに示されており、それによって、第１の段１１０からの隣接する抵抗器の選択を可能にする第２の段１２０の切り替えがもたらされる。

図２Ｂ〜図２Ｅに示されている順序を考察することは、いかにして第１のストリング１１０の連続する抵抗器をＤＡＣネットワーク全体内に連結させて、連続するＤＡＣ伝達関数の変化を提供することができるかを示す。

リープフロッグ切り替えレジームを参照して例示されているものの、他の種類の切り替えレジームも実装されてもよいことが理解されるであろう。例えば、このような複雑な反転またはリープフロッグ切り替え方法を必要としない切り替えを使用する提供することが可能である。

本教示による多段アーキテクチャの個別の段の配置は、単一ストリングアーキテクチャに通常関連付けられる本質的な単調性を維持していることが理解されるであろう。本明細書に図示されている切り替えレジームを使用することは、回路の故障または欠陥がなければ、単調な伝達関数特性を提供し得る。

３段ＤＡＣとの関連で上述されたものの、さらなる段がＤＡＣネットワーク全体に追加されてもよく、さらなる段の各々がネットワークに追加されるにつれて、連続するストリング内のインピーダンス素子の数は、低減され得る。第１の段内に画定される第１のストリングは、電力消費を支配し、ＤＡＣの精度の主要部分を提供するため、それは、連続する段と比較して、より多くのインピーダンス素子を典型的に含むであろう。究極的には、十分な数の段が追加されれば、インピーダンス素子の数は、低減され得る。

基準端子は、典型的に第１のストリング１１０に連結され、典型的に電圧ソースに連結される。当業者は理解するであろうように、電圧ソースという用語は、他の回路素子に連結され、目標電圧を提供するように構成された能動電圧供給器、電圧バッファ、または電流ソースを定義および包含することを意図する。この一般的な定義では、本教示は、任意の１つの特定の構成へ限定されるべきではなく、それ故に基準端子という用語を使用していることが理解されるであろう。基準端子が電圧ソース／バッファ／フォロワによって駆動されるか、または受動、能動、もしくは切り替えネットワークに連結される場合、これらは、高次回路の下位部分として実装されてもよく、本教示は、任意の１つの特定の実装へ限定されることを意図しないことがさらに理解されるであろう。

デジタル−アナログ変換を提供するために、このようなＤＡＣ回路は、入力デジタルコードについて対応するアナログ出力を提供するための、個別のインピーダンス素子の思慮深い切り替えに備えている。個別のインピーダンス素子を連結するために使用される切り替えネットワークもＤＡＣネットワーク全体においてインピーダンスを寄与することは明らかであり、当業者には公知である。

ＤＡＣの最適化は、いくつかの異なる方法で達成され得る。例えば、寄生インピーダンス他のレイアウトに依存する効果（ＬＤＥ）は、最適化に統合されてもよく、切り替え回
路は、例えば、Ｒ１および／またはＲ２と同じ種類の抵抗器または抵抗材料の直列抵抗素子を含んでもよい。インピーダンス制御切替器設計に関する任意のさらなる展開は、ここでも使用されてもよい。

第３の段のデジタルポテンショメータとしての例示的な実装（上述のような）では、第３の段に使用される抵抗素子は、抵抗器に起因する３段の全ての変動（例えば、プロセスおよび温度変動）が相関し互いに整合するように、第１の段および第２の段に使用されるものと典型的に同じ種類である。この変動の整合または追跡は、当業者に公知の回路およびレイアウトの設計慣行を使用して達成される。

ＤＡＣの個別のストリングを製作するために使用される素子またはデバイスが、抵抗を有する抵抗器を参照して説明される場合、これらは各々、関連付けられたインピーダンスを有するインピーダンス素子の具体的な例であることが理解されるであろう。本教示は、抵抗器および抵抗に限定されるものと解釈されるべきではなく、インピーダンス素子の他の例が本教示の全体的な文脈内で使用されてもよい。例えば、電流ソースまたはシンクがＤＡＣと共に使用されてもよいが、上の例示的な配置による受動インピーダンスの使用は、レシオメトリック設計を有利にもたらし、これによって、電圧から電流へのおよび再度電圧に戻る変換誤差ソースに対して低減された感度を有することが理解されるであろう。

本教示は説明された例示的な回路の動作のためのＭＯＳ切替器を説明していることが理解されるであろう。しかしながら、本教示の動作は、ＭＯＳ切替器に限定されず、接合型電界効果トランジスタ（ＪＦＥＴ）切替器、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、微小電気機械システム（ＭＥＭＳ）切替器、または変換器で使用される任意の他の切り替え方式を使用して用いられてもよいことが理解されるであろう。さらに、ＭＯＳデバイスは、現代の技術では金属酸化物半導体の構成を使用して製造されないが、これは、ポリゲート、金属ゲート、および非酸化絶縁層を使用して実装されたものを含む現代の「ＣＭＯＳプロセス」を総称的に説明するために使用される従来の用語であることが理解されるであろう。ＭＯＳ切替器が使用される場合、逆方向の基板バイアス印加、順方向の基板バイアス印加、アダプティブ基板バイアス印加および当業者に公知の他の切替器設計技法を含め、多数の他の切替器実装および構成も適宜使用されてもよいため、これらの切替器は、トランスミッションゲートまたは単一のＭＯＳデバイス切替器として実装されなくてもよいことことがさらに理解されるであろう。

他の実施形態は、添付の請求項の趣旨および範囲に属する。例えば、製造時の変動および非理想的な２次的条件のため、Ｒ１、Ｒ２の名目値ならびに切り替えネットワークおよび寄生インピーダンスからの寄与は、最適な結果をもたらすために調節されてもよい。モンテカルロ分析、他の統計分析、またはアナログ設計最適化のツールおよび方法を使用してこの最適化を実行してもよい。例えば、第１の段１１０から第２の段に連結された各ノードについて、直通経路４１０および第３の（直列負荷）段を組み込んだ対応する経路に関連付けられた寄生素子は、一致することが望ましい。これは、切り替え回路および寄生相互接続インピーダンスの両方を含んでもよい。これは、レイアウトシミュレーションと呼ばれる、レイアウト寄生素子を組み込んだシミュレーションで捕捉および検証されてもよい。さらに、ＣＭＯＳトランスミッションゲート、１個のＭＯＳトランジスタ種類（例えば、ＮＭＯＳまたはＰＭＯＳ）、切替器の片側または両側に単一または複数の直列抵抗器を有する上記のいずれか等、様々な技術が切替器のために使用されてもよい。さらに、２つの並列抵抗器ストリングが使用されてもよい。

これまで本教示は、従来の２進付番配置の特定の実施例を参照して説明されてきたが、それは、これらが一般に好まれ広く使用されている実装を表すからである。しかしながら、本教示は、非２進法配置または例えば互いに素な数等の異なる付番システムにおいて用
途を有するため、本教示は、このような実装に限定されるものと解釈されるべきではない。

本教示との関連で、全体的なＤＡＣの分解能は、各段による個別の寄与の組み合わせである。２進ＤＡＣ分解能を提供することとの関連では、個別の段のうちの１つ以上は、非２進の寄与を提供してもよい。本教示に従ってＤＡＣアーキテクチャによって提供される状態数は、実際に必要とされるのと等しくても、またはそれよりも多くてもよく、これは、回路またはシステムの最適化において役に立ち得る。

本教示が特定の特長または素子をある特定の図を参照して説明している場合、それらの特長または素子は、特許請求される教示の趣旨または範囲から逸脱することなく、他の特長または素子と共に使用されてもよいことが理解されるであろう。

「備える（comprises／comprising）」という語および「有する／含む（having／including）」という語は、本明細書で本明細書を参照して使用される場合、言明された特長、整数、工程、またはコンポーネントの存在を明記するために使用されているが、１つ以上の他の特長、整数、工程、コンポーネント、またはそれらの群の存在または追加を排除しない。

本教示は、上に説明された実施形態に限定されず、構築および詳細の両方において変更されてもよい。

１１０……第１の段
１２０……第２の段

Claims (26)

1. 多段デジタル−アナログ変換器（ＤＡＣ）であって、
   第１の組の回路コンポーネントを備える第１の段と、
   第２の組の回路コンポーネントを備える第２の段と、
   第３の組の回路コンポーネントを備える第３の段であって、第１および第２の個別の切り替え可能なインピーダンス経路内に負荷を提供する、第３の段と、を備え、
   前記ＤＡＣが、第１の動作モード、第２の動作モード、および第３の動作モードの各々で動作可能であり、前記第１のモードでは、前記第１の段が前記第３の段から独立して前記第２の段に切り替え可能に連結され、前記第２のモードでは、前記負荷が前記第２の段の回路コンポーネントの第１の部分に連結および付与され、前記第３のモードでは、前記負荷が前記第２の段の回路コンポーネントの第２の異なる部分に連結および付与される、多段デジタル−アナログ変換器（ＤＡＣ）。
2. 前記負荷が、第１の可変抵抗器を備える、請求項１に記載のＤＡＣ。
3. 前記負荷が、デジタル可変インピーダンス素子を備える、請求項１に記載のＤＡＣ。
4. 前記負荷を前記第２の段の回路コンポーネントに選択的に連結するように構成されたマルチプレクサをさらに備える、請求項１に記載のＤＡＣ。
5. 前記マルチプレクサが、前記負荷から前記第２の段の回路コンポーネントまでの第１および第２の切り替え可能な経路を画定する、請求項４に記載のＤＡＣ。
6. 前記第３の段が、デジタル加減抵抗器を備え、前記マルチプレクサが、前記デジタル加減抵抗器のコンポーネントである、請求項４に記載のＤＡＣ。
7. 前記第３の段が、第１のマルチプレクサおよび第２のマルチプレクサを備え、前記第１のマルチプレクサまたは前記第２のマルチプレクサのうちのいずれかの動作可能な選択が、前記第１および第２の個別の切り替え可能なインピーダンス経路を提供する、請求項４に記載のＤＡＣ。
8. 前記負荷を前記第２の段に選択的に連結するように前記負荷と直列に配置された一組の切替器をさらに備える、請求項１に記載のＤＡＣ。
9. 前記第３の段が、第１の負荷および第２の負荷を備え、前記第１の負荷および前記第２の負荷の各々が、前記第２の負荷および前記第１の負荷のうちの他方から独立して前記第２の段の回路コンポーネントに付与される、請求項１に記載のＤＡＣ。
10. 前記第１の負荷および前記第２の負荷の各々が、可変抵抗器を備える、請求項９に記載のＤＡＣ。
11. 前記第１および第２の可変抵抗器の各々の抵抗が、重なり合うインピーダンス範囲を有する、請求項１０に記載のＤＡＣ。
12. 前記第１の負荷および前記第２の負荷のうちの少なくとも一方が、デジタル可変インピーダンス素子を備える、請求項９に記載のＤＡＣ。
13. 前記第１の負荷および前記第２の負荷の各々が、デジタル可変インピーダンス素子を備える、請求項１２に記載のＤＡＣ。
14. 前記負荷が、前記ＤＡＣ内での最上位ビット（ＭＳＢ）遷移および最下位ビット（ＬＳＢ）遷移の両方を定義するように個別に切り替え可能な複数の抵抗器を備える抵抗器ネットワークによって提供される、請求項１に記載のＤＡＣ。
15. 前記第３の段が、前記第１の段から前記ＤＡＣの出力までの高分解能経路および低分解能経路の各々を提供するように構成される、請求項１に記載のＤＡＣ。
16. 前記第３の段が、複数の個別の切り替え可能なインピーダンス経路を提供するプログラマブル抵抗ネットワークを備える、請求項１に記載のＤＡＣ。
17. 前記プログラマブル抵抗ネットワークが、デジタル制御されるように構成される、請求項１６に記載のＤＡＣ。
18. 前記第１の段内の各インピーダンス素子について、前記第１のモード、前記第２のモード、および前記第３のモードを起動する切り替えレジームがもたらされるように、前記ＤＡＣが、前記動作モードの各々をリープフロッグ配置で起動するように構成される、請求項１に記載のＤＡＣ。
19. 前記第１の段の第１のインピーダンス素子の前記第２の段への連結から、前記第１の段の第２のインピーダンス素子の前記第２の段への順次連結への遷移時に、既存のモードが維持されるように構成される、請求項１８に記載のＤＡＣ。
20. デジタル入力コードをアナログ等価物に変換する方法であって、
    第１の組の回路コンポーネントを備える第１の段と、第２の組の回路コンポーネントを備える第２の段と、第３の組の回路コンポーネントを備える第３の段であって、第１および第２の個別の切り替え可能なインピーダンス経路内に負荷を提供する、第３の段と、を備える、多段デジタル−アナログ変換器（ＤＡＣ）を提供することと、
    はっきりと異なる第１の動作モード、第２の動作モード、および第３の動作モードの各々で前記ＤＡＣを動作させることであって、第１のモードでは、前記第１の段が前記第３の段から独立して前記第２の段に切り替え可能に連結され、第２のモードでは、前記負荷が前記第２の段の回路コンポーネントの第１の部分に連結および付与され、第３のモードでは、前記負荷が前記第２の段の回路コンポーネントの第２の異なる部分に連結および付与される、動作させることと、を含む、方法。
21. 前記デジタル入力コードを分析することと、前記デジタル入力コードの前記分析に応答して、前記第１のモード、前記第２のモード、および前記第３のモードのうちの１つを選択することと、をさらに含む、請求項２０に記載の方法。
22. 前記デジタル入力コードの前記分析が、前記第１のモード、前記第２のモード、および前記第３のモードの各々から、前記第１のモード、前記第２のモード、および前記第３のモードのうちの他への遷移を決定することを含む、請求項２１に記載の方法。
23. 前記第１の段が、ストリング配置で提供された複数のインピーダンス素子を備え、前記遷移の決定が、リープフロッグ切り替えレジームをもたらすことを含む、請求項２２に記載の方法。
24. 前記第１のモード、前記第２のモード、および前記第３のモードの各々から、前記第１のモード、前記第２のモード、および前記第３のモードのうちの他への前記遷移の前記決定が、デジタル符号化されたＤＡＣ伝達関数から確認される、請求項２２に記載の方法。
25. 一組の切替器を提供することと、前記一組の切替器を使用して前記第３の段内の前記負荷の切り替えをもたらし、同時に前記第２の段内の個別のインピーダンス素子の切り替えをもたらすことと、を含む、請求項２０に記載の方法。
26. デジタル−アナログ変換器回路であって、
    第１の組の回路手段を備える第１の段と、第２の組の回路手段を備える第２の段と、第３の組の回路手段を備える第３の段であって、第１および第２の個別の切り替え可能なインピーダンス手段内に負荷を提供する、第３の段と、
    第１の動作モード、第２の動作モード、および第３の動作モードの各々で前記ＤＡＣを動作させるための手段であって、第１のモードでは、前記第１の段が前記第３の段から独立して前記第２の段に切り替え可能に連結され、第２のモードでは、前記負荷が前記第２の段の回路手段の第１の部分に連結手段を介して連結および付与され、第３のモードでは、前記負荷が前記第２の段の回路手段の第２の異なる部分に連結および付与される、手段と、を備える、デジタル−アナログ変換器回路。