JP2018196234A5 - - Google Patents
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第３導電路４３Ａ，４３Ｎは、第１負荷８１とは異なる１以上の第２負荷８２Ａ，８２Ｎに電気的に接続される経路である。第３導電路４３Ａは、配線部７３Ａを介して第２負荷８２Ａに電気的に接続されている。第３導電路４３Ｎは、配線部７３Ｎを介して第２負荷８２Ｎに電気的に接続されている。
制御部２５Ａは、制御回路２６Ａと駆動回路２７Ａとを備える。制御回路２６Ａは、例えば、マイクロコンピュータとして構成され、ＣＰＵ、ＲＯＭ、ＲＡＭ、Ａ／Ｄ変換器などを備える。制御回路２６Ａは、電圧変換部２１Ａに降圧動作を行わせる場合に、電圧検出部２８Ａによって第３導電路４３Ａの電圧（第３導電路４３Ａと基準導電路３との電位差）を検出しながら、第３導電路４３Ａの電圧を設定された目標値に近づけるようにフィードバック演算を行い、ＰＷＭ信号を発生させる。駆動回路２７Ａは、制御回路２６Ａから与えられたＰＷＭ信号に基づいて、第１素子２２Ａ及び第２素子２３Ａのそれぞれを各制御周期で交互にオンするためのオン信号を、第１素子２２Ａ及び第２素子２３Ａのゲートに印加する。
制御部２５Ｎは、制御回路２６Ｎと駆動回路２７Ｎとを備える。制御回路２６Ｎは、例えば、マイクロコンピュータとして構成され、ＣＰＵ、ＲＯＭ、ＲＡＭ、Ａ／Ｄ変換器などを備える。制御回路２６Ｎは、電圧変換部２１Ｎに降圧動作を行わせる場合に、電圧検出部２８Ｎによって第３導電路４３Ｎの電圧（第３導電路４３Ｎと基準導電路３との電位差）を検出しながら、第３導電路４３Ｎの電圧を設定された目標値に近づけるようにフィードバック演算を行い、ＰＷＭ信号を発生させる。駆動回路２７Ｎは、制御回路２６Ｎから与えられたＰＷＭ信号に基づいて、第１素子２２Ｎ及び第２素子２３Ｎのそれぞれを各制御周期で交互にオンするためのオン信号を、第１素子２２Ｎ及び第２素子２３Ｎのゲートに印加する。
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