JP2018186245A - 半導体装置 - Google Patents

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Abstract

【課題】設置面積を小さくでき、制御信号の内部配線距離を短くした半導体装置を提供する。【解決手段】本発明の半導体装置は、第一の絶縁回路基板と、複数の制御電極を備え、第一の絶縁回路基板上に配置された半導体チップと、導電部材を内壁もしくは端部外周に配置された複数の第一の貫通孔を備え、半導体チップの上方に配置された第二の絶縁回路基板と、第一の貫通孔に挿入され一端が半導体チップの制御電極に接続された柱状部分および他端が第一の貫通孔の内径よりも幅が長い頭部分を有する第一のピンと、を備える。【選択図】図６

Description

本発明は、半導体チップのセンシング機能を有する半導体装置に関する。
特許文献１の図１３は、金属板の上および半導体チップの上に載置されたリードピンブロックが開示されており、該リードピンブロックは、一端が半導体チップ上に垂直に接続され、中央部分がリードピンブロック内部で屈曲して該リードピンブロックの側面から外部へ導出され、他端が屈曲して上方へ延長された複数のリードピンを備えていることを開示している。
特許文献２は、ＰＧＡ型配線基板において、ピンの取り付け強度を高めると共に、パッドとその下層の樹脂の密着強度を向上させ、接続信頼性の向上に寄与することを目的として、パッドを有する導体層を基板の一方の面に形成し、この導体層の上に形成されたソルダレジスト層においてパッドに対応する部分にソルダレジスト層の厚さ方向で基板の内部方向に向かって開口面積が広がるように開口部を形成し、径大の頭部を有するＴ字状のピンのその頭部を開口部内に配置し、はんだによりピンを固定するＰＧＡ型配線基板を開示している。
特許文献３は、素子載置部形成用の開孔部を有する有機系絶縁基板の表面に配線パターンを設けた回路基板と、前記配線パターンの導体ピン接続用電極部に釘状の頭部を接合した導体ピンと、前記回路基板の裏面に接着して前記開孔部の一端を閉じる放熱用の金属板と、前記開孔部の金属板上に搭載して前記配線パターンのボンディングパッド部と電気的に接続する半導体チップと、前記開孔部を含んで選択的に封止する樹脂体とを有することを特徴とする半導体装置を開示している。
国際公開第２０１５／０４５６４８号 特開２０００−２００８５５号公報 特開平２−２８１６４５号公報
特許文献１は、チップ上のリードピンの間隔と、リードピンの他端の間隔は同じでありそのままではチップサイズを小さくできないという問題点があった（特許文献１の図１６参照）。
また、特許文献２は、導体層の上に形成されたソルダレジスト層においてパッドに対応する部分にソルダレジスト層の厚さ方向で基板の内部方向に向かって開口面積が広がるように開口部を形成し、径大の頭部を有するＴ字状のピンのその頭部を開口部内に配置し、はんだによりピンを固定するため製造工程が複雑という問題があった。
また、特許文献３は、導電ピンの釘状の頭部と棒状部分との境界部分が露出しているため、導電ピンの棒状部分に横から圧力が加わった場合、該境界部分に応力が集中し破断する可能性が懸念される。
上記の課題を鑑み、本発明は、従来よりも設置面積を小さくでき、制御信号の内部配線距離を短くした半導体装置を提供することを目的とする。
上記目的を達成するため、本発明の半導体装置は、第一の絶縁回路基板と、複数の制御電極を備え前記第一の絶縁回路基板上に配置された半導体チップと、導電部材を内壁もしくは端部外周に配置された複数の第一の貫通孔を備え、前記半導体チップの上方に配置された第二の絶縁回路基板と、前記第一の貫通孔に挿入され、一端が前記半導体チップの制御電極に接続される柱状部分および他端が前記第一の貫通孔の内径よりも幅が長い頭部分と有する第一のピンと、を備えることを特徴とする。このような構成によれば、第一のピンの柱状部分が導電部材に覆われ、第一のピンの頭部分と柱状部分の境界部分に応力がかかり難くできるので、第一の絶縁回路基板と第二の絶縁回路基板との間に樹脂を充填する際に、第一のピンが断線し難くできる。
また、上記半導体装置の実施形態の１つとして、前記半導体装置が外部導出用制御端子を備え、前記第二の絶縁回路基板が、前記外部導出用制御端子をそれぞれ挿入された複数の第二の貫通孔と、前記導電部材と前記外部導出用制御端子との間をそれぞれ導電接続する配線層を備え、前記第一のピンの間隔は、前記外部導出用制御端子の間隔より狭いことを特徴とする。このような構成によれば、第一のピンの間隔が狭いので、より小さい半導体チップを採用でき、多数の配線を集約し配置できる。
また、上記半導体装置の実施形態の１つとして、前記第一のピンの前記柱状部分の直径は、前記外部導出用制御端子の直径より小さいことを特徴とする。このような構成によれば、より小さい半導体チップを採用できる。例えば、第一のピンの柱状部分の直径が０．１ｍｍ以上１ｍｍ以下である。
また、上記半導体装置の実施形態の１つとして、前記第二の絶縁回路基板の前記第一の絶縁回路基板側に設けられた裏面導電層と、前記裏面導電層に導電接続されている第二のピンと、を備えることを特徴とする。このような構成によれば、ワイヤボンディングを用いていないので、ワイヤボンディングを用いる構造よりも主配線の距離を短くできる。例えば、主電極用ピンの太さは、１ｍｍ以上３ｍｍ以下である。
また、上記半導体装置の実施形態の１つとして、前記第二の絶縁回路基板は、絶縁層と導電層を１組として２組以上積層した多層配線基板であり、前記裏面導電層および前記第二の絶縁回路基板の最も前記第一の絶縁回路基板側の絶縁層を貫通する穴が設けられ、前記第二のピンが、前記第二の絶縁回路基板の前記絶縁層の間に挟まれた前記導電層と導電接続されていることを特徴とする。このような構成によれば、第二の絶縁回路基板の主配線の電流流路断面積を広くできるので、より高出力の半導体装置にできる。
また、上記半導体装置の実施形態の１つとして、前記第一の絶縁回路基板は、第一の絶縁板上に、第一の半導体チップを上面に配置した第一の導電部材、第二の半導体チップを上面に配置した第二の導電部材を備えており、前記第二の絶縁回路基板は、絶縁層を有し、前記絶縁層の下面の前記第一の導電部材と対向する領域に第一の導電層を、前記絶縁層の下面の前記第二の導電部材と対向する領域に第三の導電層を備えており、さらに、前記第一の導電層に対して反対面にあたる前記絶縁層の上面に第四の導電層を備えており、前記第三の導電層が前記第四の導電層に導電接続されていることにしてもよい。このような構成によれば、第一の半導体チップがＯＮ状態からＯＦＦ状態へ移行すると共に第二の半導体チップがＯＦＦ状態からＯＮ状態へ移行する際に、第一の導電層を流れるテール電流の方向と、第四の導電層を流れる立ち上がり電流の方向とが逆になるので、第一の導電層を流れるテール電流で生じる磁界が第四の導電層に誘導起電力を生じさせるため、第四の導電層の立ち上がり電流を増加できる。そして、半導体装置のスイッチングに要する時間を短くできるので、半導体装置の動作周波数の向上が可能になる。
また、上記半導体装置の実施形態の１つとして、前記第一の絶縁回路基板は、前記第二の導電部材の上に導電性ブロックを備え、前記第二の絶縁回路基板は、前記導電性ブロックが挿入される第三の貫通孔を備え、前記第一の導電部材は前記第一の半導体チップの下面に導電接続されており、前記第一の導電部材上の前記第一の半導体チップの上面は、該第一の半導体チップの前記第二のピンを介して前記第二の絶縁回路基板の下側に設けられた前記第一の導電層に導電接続されており、前記第一の導電層は、前記第二の導電部材上の前記導電性ブロックおよび前記第二の導電部材を介して、前記第二の導電部材上の前記第二の半導体チップの下面に導電接続されており、前記第二の導電部材上の前記第二の半導体チップの上面は、該第二の半導体チップの前記第二のピンを介して前記第二の絶縁回路基板の下側に設けられた前記第三の導電層に導電接続されており、前記第三の導電層は、前記第二の絶縁回路基板の上面に設けられた第四の導電層に導電接続されていることを特徴とする。このような構成によれば、上アームの半導体チップと下アームの半導体チップを有する回路を備えた半導体装置を製造できる。
また、上記半導体装置の実施形態の１つとして、前記導電性ブロックは、上面より前記第一の絶縁回路基板側の外周の少なくとも一部に前記上面よりも横方向に突出した段差を備えてもよい。このような構成によれば、第二の絶縁回路基板を位置決めしやすい。
また、上記半導体装置の実施形態の１つとして、前記第一の絶縁回路基板と前記第二の絶縁回路基板との間を封止する封止樹脂を備えていてもよい。
また、上記半導体装置の実施形態の１つとして、前記半導体チップがスイッチング素子とダイオードを備えた縦型のＲＣ−ＩＧＢＴであってもよい。
このような構成によれば、１つの半導体チップ内にスイッチング素子であるＩＧＢＴとフリーホイーリングダイオードを内蔵できるので、半導体装置を小さくできる。
本発明によれば、従来よりも設置面積を小さくでき、制御信号の内部配線距離を短くした半導体装置を提供できる。
図１は、本発明の一実施形態に係る半導体装置の分解斜視図である。 図２は、本発明の一実施形態に係る半導体装置の第二の絶縁回路基板を斜め下から見た図である。 図３は、本発明の一実施形態に係る半導体装置の第二の絶縁回路基板の上面図である。 図４は、本発明の一実施形態に係る半導体装置の第二の絶縁回路基板の下面を上側から透視した図である。 図５は、本発明の一実施形態に係る半導体装置の第一の絶縁回路基板の上面図である。 図６は、図３に示した第二の絶縁回路基板のＡ−Ａ断面を矢視した図である。 図７は、図６に示した第二の絶縁回路基板のＡ−Ａ断面の別の態様を示した図である。 図８は、図６に示した第二の絶縁回路基板のＡ−Ａ断面の別の態様を示した図である。 図９は、図６に示した第二の絶縁回路基板のＡ−Ａ断面の別の態様を示した図である。 図１０は、図４に示した第二の絶縁回路基板のＢ−Ｂ断面を矢視した図である。 図１１は、本発明の一実施形態に係る半導体装置の主な回路図である。
以下、図面を参照しながら本発明に係る半導体装置の実施形態の例を説明する。同一の構成要素については、同一の符号を付け、重複する説明は省略する。なお、本発明は、下記の実施形態に限定されるものではなく、その要旨を変更しない範囲内で適宜変形して実施することができるものである。
図１は、本発明の一実施形態に係る半導体装置の分解斜視図である。図２は、本発明の一実施形態に係る半導体装置の第二の絶縁回路基板を斜め下から見た図である。図３は、本発明の一実施形態に係る半導体装置の第二の絶縁回路基板の上面図である。図４は、本発明の一実施形態に係る半導体装置の第二の絶縁回路基板の下面を上側から透視した図である。図５は、本発明の一実施形態に係る半導体装置の第一の絶縁回路基板の上面図である。図６は、図３に示した第二の絶縁回路基板のＡ−Ａ断面を矢視した図である。図７〜図９は、図６に示した第二の絶縁回路基板のＡ−Ａ断面の別の態様を示した図である。図１０は、図４に示した第二の絶縁回路基板のＢ−Ｂ断面を矢視した図である。図１１は、本発明の一実施形態に係る半導体装置の主な回路図である。
本発明の実施形態の一つに係る半導体装置は、第一の絶縁回路基板１と、第一の絶縁板１ａと、第一の導電部材１ｂと、第二の導電部材１ｃと、第三の導電部材１ｄと、第四の導電部材１ｅと、上アームの半導体チップ（第一の半導体チップ）２ａと、上アームの半導体チップの制御電極パット２ａ１と、下アームの半導体チップ（第二の半導体チップ）２ｂと、下アームの半導体チップの制御電極パット２ｂ１と、第二の絶縁回路基板３と、絶縁層３ａと、導電層３ｂと、第三の導電層３ｃと、第一の導電層３ｄと、貫通孔３ｅと、貫通孔３ｆと、貫通孔３ｇと、貫通孔（第三の貫通孔）３ｈと、貫通孔３ｉと、第二の導電層３ｊと、第四の導電層３ｋと、筒状導電部材４と、Ｔ字型ピン（第一のピン）５と、第一の主電極用ピン（第二のピン）６ａと、第二の主電極用ピン（第二のピン）６ｂと、外部導出用制御端子７と、導電性ブロック８と、導電性ブロック９と、導電性ブロック１０と、導電性ブロック（Ｐ）１１と、導電性ブロック（Ｎ）１２と、導電性ブロック（Ｕ）１３と、封止樹脂１４を備えている。
第一の絶縁回路基板は、第一の絶縁板１ａ上に、第一の導電部材１ｂと、第二の導電部材１ｃと、第三の導電部材１ｄと、第四の導電部材１ｅを備えている。
第一の導電部材１ｂ上にははんだを介して導電ブロック１１を備え、第二の導電部材１ｃ上にははんだを介して導電ブロック８および導電ブロック（Ｕ端子）１３を備え、第三の導電部材１ｄ上にははんだを介して導電ブロック９を備え、第四の導電部材１ｅ上にははんだを介して導電ブロック（Ｎ端子）１２を備える。各導電ブロック１１，８，１３，９，１２は、上面より第二の導電部材側の外周の少なくとも一部に上面よりも横方向に突出した段差を備えている。
さらに、第一の導電部材１ｂ上にははんだを介して半導体チップ２ａを２つ、第二の導電部材１ｃ上にははんだを介して半導体チップ２ｂを２つ備えている。
半導体チップ２ａ，２ｂは、それぞれ複数の制御電極２ａ１，２ｂ１を備えている。第一の半導体チップ２ａが上アーム用の半導体チップであり、第二の半導体チップ２ｂが、下アーム用の半導体チップである。この半導体装置の主な回路構成を図８に示した。
第一の絶縁回路基板の上方には、第二の絶縁回路基板が配置されている。第二の絶縁回路基板は、導電層３ｃ、絶縁層２ａ、導電層３ｃ、絶縁層２ａ、導電層３ｂの順で積層された多層配線基板であり、２層の導電層３ｃは同電位である（図６参照）。第二の絶縁回路基板は、前記第一の導電部材の上方、前記第二の導電部材の上方、前記第三の導電部材の上方および前記第四の導電部材の上方にそれぞれ貫通孔を備え、導電ブロック１１，８，１３，９，１２が挿通される貫通孔３ｅ，３ｆ，３ｇ，３ｈ，３ｉを備えている。貫通孔３ｅ，３ｆ，３ｇ，３ｈ，３ｉの内周および上下面の外周領域には導電層が形成されている。さらに、複数の第一の貫通孔３ｌと複数の第二の貫通孔３ｍを備え、第一の貫通孔３ｌにそれぞれ筒状の導電部材４が挿入されている。導電部材４の形状は筒状に限定されるわけでは無く、少なくとも第一の貫通孔３ｌの内壁もしくは端部外周に配置されていればよい。
図６には、図３に示した第二の絶縁回路基板のＡ−Ａ断面を矢視した図を示した。筒状の導電部材４の周囲には、導電層３ｃはない。さらに、第二の絶縁回路基板は、第一の貫通孔と第二の貫通孔の間を接続する配線層３ｎを備えている。第二の貫通孔３ｍには、外部導出用制御端子７の一端がそれぞれ挿入され、前記配線層３ｎを介してＴ字型ピン（第一のピン）５と導電接続する。
Ｔ字型ピン（第一のピン）５は、一端が前記半導体チップ２ａ，２ｂの制御電極２ａ１，２ｂ１に接続された柱状部分および他端が第一の貫通孔３ｌの内径よりも幅が長い頭部分を有する。Ｔ字型ピン（第一のピン）５の柱状部分が、筒状導電部材４の中空部分に挿入されている。Ｔ字型ピン（第一のピン）の間隔は、外部導出用制御端子の間隔より狭い。そして、Ｔ字型ピン（第一のピン）の前記柱状部分は、外部導出用制御端子の直径より小さい。Ｔ字型ピン（第一のピン）の柱状部分の直径が０．１ｍｍ以上１ｍｍ以下であることが望ましい。
図７〜図９には、第一のピンの頭部分の別の態様を示した。図７の第一のピンの頭部分は、リベット状であり、図８の第一のピンの頭部分はＬ字状であり、図９の第一のピンの頭部分は、平板の上に更に柱状部分が延伸した形状である。第一のピンの柱状部分の幅が、筒状導電部材４の中空部分の幅より長いこととしてもよい。
図１０には、図４に示した第二の絶縁回路基板のＢ−Ｂ断面を矢視した図を示した。第二の絶縁回路基板の下側は第二の絶縁回路基板の最も下側の導電層３ｃおよび前記第二の絶縁回路基板の最も下側の絶縁層３ａを貫通する穴が設けられ、主電極用ピン（第二のピン）６ａ，６ｂが、２層の導電層３ｃと導電接続されている。第二の絶縁回路基板は、絶縁層と導電層を１組として２組以上積層した多層配線基板であってもよい。主電極用ピン（第二のピン）は、第二の絶縁回路基板の絶縁層の間に挟まれた導電層と導電接続されている。図７では、２層の導電層３ｃを用いているが、導電層を１層にして、裏面導電層のみにしてもよい。
第一の絶縁回路基板１は、第一の絶縁板１ａ上に、第一の半導体チップ２ａを上面に配置した第一の導電部材１ｂ、第二の半導体チップ２ｂを上面に配置した第二の導電部材１ｃを備えており、第二の絶縁回路基板３は、絶縁層３ａを有し、絶縁層３ａの下面の第一の導電部材１ｂと対向する領域に第一の導電層３ｄを、絶縁層３ａの下面の第二の導電部材１ｃと対向する領域に第三の導電層３ｃを備えており、さらに、第一の導電層３ｄに対して反対面にあたる絶縁層３ａの上面に第四の導電層３ｋを備えており、第三の導電層３ｃが第四の導電層３ｋに導電接続されている。
また、第一の絶縁回路基板は、第二の導電部材の上に導電性ブロックを備えている。第二の絶縁回路基板は、導電性ブロックが挿入される第三の貫通孔を備えている。第一の導電部材は第一の半導体チップの下面に導電接続されている。第一の導電部材上の第一の半導体チップの上面は、第一の半導体チップの第二のピンを介して第二の絶縁回路基板の下側に設けられた第一の導電層に導電接続されている。第一の導電層は、第二の導電部材上の導電性ブロックおよび第二の導電部材を介して、第二の導電部材上の第二の半導体チップの下面に導電接続されている。第二の導電部材上の第二の半導体チップの上面は、第二の半導体チップの第二のピンを介して第二の絶縁回路基板の下側に設けられた第三の導電層に導電接続されている。第三の導電層は、第二の絶縁回路基板の上面に設けられた第四の導電層に導電接続されている。
第一の導電部材１ｂの上の導電性ブロック１１は、第一の導電部材１ｂを介して、半導体チップ２ａの下面に導電接続されており、第一の導電部材１ｂ上の半導体チップ２ａの上面は、該半導体チップ２ａの主電極用ピン５、第二の絶縁回路基板３の下側に設けられた導電層３ｄ、第二の導電部材１ｃ上の導電性ブロック８および第二の導電部材１ｃを介して、第二の導電部材１ｃ上の半導体チップ２ｂの下面に導電接続されており、第二の導電部材１ｃ上の半導体チップ２ｂの上面は、該半導体チップ２ｂの主電極用ピン５、第二の絶縁回路基板３の下側に設けられた導電層３ｃ、第三の導電部材１ｄの上の導電性ブロック９および第二の絶縁回路基板３の上面に設けられた導電層３ｋを介して、第四の導電部材１ｅ上の導電性ブロック１２に導電接続されている。
導電性ブロック８，９，１１，１２，１３は、上面より第一の絶縁回路基板側の外周の少なくとも一部に上面よりも横方向に突出した段差を備えている。
封止樹脂１４が、第一の絶縁回路基板１と第二の絶縁回路基板３との間を封止する。
半導体チップ２ａ，２ｂは、スイッチング素子とダイオードを備えた縦型のＲＣ−ＩＧＢＴである。
以上のように、本発明の上記実施態様によれば、従来よりも設置面積を小さくでき、制御信号の内部配線距離を短くした半導体装置を提供できる。
１ 第一の絶縁回路基板
１ａ 第一の絶縁板
１ｂ 第一の導電部材
１ｃ 第二の導電部材
１ｄ 第三の導電部材
１ｅ 第四の導電部材
２ａ 上アームの半導体チップ（第一の半導体チップ）
２ａ１ 上アームの半導体チップの制御電極パット
２ｂ 下アームの半導体チップ（第二の半導体チップ）
２ｂ１ 下アームの半導体チップの制御電極パット
３ 第二の絶縁回路基板
３ａ 絶縁層
３ｂ 導電層
３ｃ 第三の導電層
３ｄ 第一の導電層
３ｅ 貫通孔
３ｆ 貫通孔
３ｇ 貫通孔
３ｈ 貫通孔（第三の貫通孔）
３ｉ 貫通孔
３ｊ 第二の導電層
３ｋ 第四の導電層
４ 筒状導電部材
５ Ｔ字型ピン（第一のピン）
６ａ 第一の主電極用ピン（第二のピン）
６ｂ 第二の主電極用ピン（第二のピン）
７ 外部導出用制御端子
８ 導電性ブロック
９ 導電性ブロック
１０ 導電性ブロック
１１ 導電性ブロック（Ｐ）
１２ 導電性ブロック（Ｎ）
１３ 導電性ブロック（Ｕ）
１４ 封止樹脂

Claims (11)

  1. 第一の絶縁回路基板と、
    複数の制御電極を備え前記第一の絶縁回路基板上に配置された半導体チップと、
    導電部材を内壁もしくは端部外周に配置された複数の第一の貫通孔を備え、前記半導体チップの上方に配置された第二の絶縁回路基板と、
    前記第一の貫通孔に挿入され一端が前記半導体チップの制御電極に接続される柱状部分および他端が前記第一の貫通孔の内径よりも幅が長い頭部分を有する第一のピンと、
    を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体装置が外部導出用制御端子を備え、
    前記第二の絶縁回路基板が、前記外部導出用制御端子をそれぞれ挿入された複数の第二の貫通孔と、前記導電部材と前記外部導出用制御端子との間をそれぞれ導電接続する配線層を備え、
    前記第一のピンの間隔は、前記外部導出用制御端子の間隔より狭いことを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第一のピンの前記柱状部分の直径は、前記外部導出用制御端子の直径より小さいことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    第一のピンの柱状部分の直径が０．１ｍｍ以上１ｍｍ以下であることを特徴とする半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記第二の絶縁回路基板の前記第一の絶縁回路基板側に設けられた裏面導電層と、
    前記裏面導電層に導電接続されている第二のピンと、
    を備えることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第二の絶縁回路基板は、絶縁層と導電層を１組として２組以上積層した多層配線基板であり、前記裏面導電層および前記第二の絶縁回路基板の最も前記第一の絶縁回路基板側の絶縁層を貫通する穴が設けられ、前記第二のピンが、前記第二の絶縁回路基板の前記絶縁層の間に挟まれた前記導電層と導電接続されていることを特徴とする半導体装置。
  7. 請求項５または６に記載の半導体装置において、
    前記第一の絶縁回路基板は、第一の絶縁板上に、第一の半導体チップを上面に配置した第一の導電部材、第二の半導体チップを上面に配置した第二の導電部材を備えており、
    前記第二の絶縁回路基板は、絶縁層を有し、前記絶縁層の下面の前記第一の導電部材と対向する領域に第一の導電層を、前記絶縁層の下面の前記第二の導電部材と対向する領域に第三の導電層を備えており、さらに、前記第一の導電層に対して反対面にあたる前記絶縁層の上面に第四の導電層を備えており、前記第三の導電層が前記第四の導電層に導電接続されていることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第一の絶縁回路基板は、前記第二の導電部材の上に導電性ブロックを備え、
    前記第二の絶縁回路基板は、前記導電性ブロックが挿入される第三の貫通孔を備え、
    前記第一の導電部材は前記第一の半導体チップの下面に導電接続されており、
    前記第一の導電部材上の前記第一の半導体チップの上面は、該第一の半導体チップの前記第二のピンを介して前記第二の絶縁回路基板の下側に設けられた前記第一の導電層に導電接続されており、
    前記第一の導電層は、前記第二の導電部材上の前記導電性ブロックおよび前記第二の導電部材を介して、前記第二の導電部材上の前記第二の半導体チップの下面に導電接続されており、
    前記第二の導電部材上の前記第二の半導体チップの上面は、該第二の半導体チップの前記第二のピンを介して前記第二の絶縁回路基板の下側に設けられた前記第三の導電層に導電接続されており、
    前記第三の導電層は、前記第二の絶縁回路基板の上面に設けられた第四の導電層に導電接続されていることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記導電性ブロックは、上面より前記第一の絶縁回路基板側の外周の少なくとも一部に前記上面よりも横方向に突出した段差を備えることを特徴とする半導体装置。
  10. 請求項１から４のいずれか一項に記載の半導体装置において、
    前記第一の絶縁回路基板と前記第二の絶縁回路基板との間を封止する封止樹脂を備えることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記半導体チップがスイッチング素子とダイオードを備えた縦型のＲＣ−ＩＧＢＴであることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111587486B (zh) * 2018-12-19 2023-06-16 新电元工业株式会社 半导体装置以及半导体装置的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224054B2 (en) * 2002-07-04 2007-05-29 Fujitsu Limited Semiconductor device and system having semiconductor device mounted thereon
JP2012129336A (ja) * 2010-12-15 2012-07-05 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2014236150A (ja) * 2013-06-04 2014-12-15 富士電機株式会社 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02281645A (ja) 1989-04-21 1990-11-19 Nec Corp 半導体装置
JP2000200855A (ja) 1999-01-06 2000-07-18 Shinko Electric Ind Co Ltd Ｐｇａ型配線基板及びその製造方法並びに半導体装置
SG146460A1 (en) * 2007-03-12 2008-10-30 Micron Technology Inc Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
CN104040715B (zh) 2012-02-09 2017-02-22 富士电机株式会社 半导体器件
WO2015045648A1 (ja) 2013-09-30 2015-04-02 富士電機株式会社 半導体装置、半導体装置の組み立て方法、半導体装置用部品及び単位モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224054B2 (en) * 2002-07-04 2007-05-29 Fujitsu Limited Semiconductor device and system having semiconductor device mounted thereon
JP2012129336A (ja) * 2010-12-15 2012-07-05 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2014236150A (ja) * 2013-06-04 2014-12-15 富士電機株式会社 半導体装置

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