JP4127823B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置、及び、半導体装置の製造方法に関するものである。

近年、半導体素子のパッケージの薄型化及び小型化が要求されている。薄型のパッケージ構造を持つ半導体装置としては、例えば、特許文献１及び特許文献２に開示されている半導体装置がある。

特許文献１及び特許文献２に記載の半導体装置においては、配線基板の表面に半導体素子が搭載され、その半導体素子が樹脂で封止されている。配線基板には、表面から裏面に貫通しているスルーホールが形成されている。そして、半導体素子を封止する樹脂がスルーホール内に入らないようにスルーホール内にレジストが充填されている。特許文献２に記載の半導体装置は、配線基板の裏面にスルーホールに電気的に接続された外部接続端子（外部接続用電極）を更に有している。
特開平３−２１２９６０号公報 特開平１０−５６０９８号公報

上記特許文献１に記載の半導体装置では、外部接続用電極がスルーホールと別に存在するため、装置が大型化する傾向にある。一方、特許文献２に記載の半導体装置においては、裏面側に外部接続用電極が設けられている。しかし、半導体装置をはんだ接続等によって他の配線基板等に搭載する場合、半導体装置の裏面に設けられた外部接続用電極とのみ接続されるため、接続強度が弱い。これは、特許文献１に記載の半導体装置の裏面に外部接続用電極を設けた場合も同様である。

本発明の目的は、外部接続用電極を用いた半導体素子と外部との強固な電気的接続が可能であって小型化できる半導体装置、及び、その半導体装置の製造方法を提供することである。

上記課題を解決するために、本発明に係る半導体装置は、互いに対向する表面及び裏面を有する基板と、基板の表面から裏面側に向けて延在している第１の導電路と、基板の表面から裏面まで基板を貫通している第２の導電路と、基板の裏面側に形成された切欠き部と、切欠き部上から基板の裏面上にわたって形成されている外部接続用電極と、基板の表面上に設けられ、第１の導電路及び第２の導電路に電気的に接続された半導体素子と、半導体素子を封止する封止樹脂とを備え、第１の導電路は、表面から切欠き部まで基板を貫通しており、外部接続用電極は、外部接続用電極における切欠き部上の領域において第１の導電路と電気的に接続されており、外部接続用電極の裏面上の領域において第２の導電路と電気的に接続されている、ことを特徴とする。

上記構成では、第１及び第２の導電路と半導体素子とが電気的に接続されている。これにより、半導体素子と外部接続用電極とは第１及び第２の導電路によって２重に接続されている。そのため、半導体素子と外部接続用電極との接続不良が生じにくい。

また、半導体素子と外部接続用電極とが電気的に接続されているため、半導体素子が封止樹脂で封止されていても、外部接続用電極を利用して半導体素子と外部とを電気的に接続できる。

更に、外部接続用電極は、切欠き部上から裏面上にわたって設けられているため、外部接続用電極における裏面上の領域、及び切欠き部上の領域を用いて外部と接続が可能である。そのため、裏面上にのみ形成された外部接続用電極を用いて外部と接続する場合に比べて、半導体装置と外部との接続強度を高めることができる。

また、本発明に係る半導体装置においては、切欠き部に一部が含まれるように基板の表面から裏面側に貫通している第１の穴部であって、その内壁面上に導電材料からなる第１の導電層が形成され且つ充填材が充填された第１の穴部のうち、切欠き部に貫通している領域に形成されている第１の導電層から、第１の導電路は構成されており、第１の穴部のうち裏面に貫通している領域に形成されている第１の導電層から、第２の導電路は構成されていることが好ましい。

この場合、第１の穴部の内壁面上に形成された第１の導電層の一部が第１の導電路として機能し、他の部分が第２の導電路として機能する。したがって、第１及び第２の導電路の形成が容易である。

また、本発明に係る半導体装置においては、表面から切欠き部に貫通している第２の穴部の内壁面上に形成されている導電材料からなる第２の導電層から、第１の導電路が構成されており、表面から裏面に貫通している第３の穴部の内壁面上に形成されている導電材料からなる第３の導電層から、第２の導電路が構成されていることが望ましい。

この場合、第２及び第３の穴部の内壁面上に形成された第２及び第３の導電層夫々が、第１及び第２の導電路として機能する。そのため、第２及び第３の穴部の大きさ及び第２及び第３の導電層の厚さを調整することにより、半導体素子と外部接続用電極との電気的接続を更に強くすることも可能である。

また、本発明に係る半導体装置の製造方法は、配線基板上に半導体素子が搭載され、半導体素子が樹脂で封止された半導体装置を製造する方法であって、素子搭載用基板の表面と裏面とを電気的に接続するための第１の導電路及び第２の導電路を、第１及び第２の導電路が配線基板形成領域内に位置するように形成する導電路形成工程と、裏面に凹部を、当該凹部の一部が配線基板形成領域内に位置し且つ当該凹部の一部内に第１の導電路が位置するように形成する凹部形成工程と、凹部の内壁面上から裏面上にわたって外部接続用電極を形成する電極形成工程であって、外部接続用電極の凹部内の領域が第１の導電路と電気的に接続されると共に、外部接続用電極の裏面上の領域が第２の導電路と接続されるように、外部接続用電極を形成する、電極形成工程と、素子搭載用基板における配線基板形成領域上に半導体素子を搭載し、半導体素子を第１の導電路及び第２の導電路に電気的に接続する素子搭載工程と、半導体素子を樹脂で封止する樹脂封止工程と、半導体素子が搭載された素子搭載用基板を配線基板形成領域で分割して配線基板とすることにより半導体装置を作製する分割工程とを備えることを特徴とする。

上記製造方法によれば、凹部の一部内に第１の導電路が位置するように凹部が形成されている。そのため、電極形成工程において、凹部の内壁面に外部接続用電極が形成されると、外部接続用電極と第１の導電路とが電気的に接続される。

また、外部接続用電極は裏面上にも形成されているため、第２の導電路と外部接続用電極とが電気的に接続される。そして、素子搭載工程において、第１及び第２の導電路と半導体素子とが電気的に接続される。したがって、半導体素子と外部接続用電極とが２重に接続される。これにより、半導体素子と外部接続用電極との接続不良が生じにくい。

また、凹部は、その一部が配線基板形成領域内に位置するように形成されているため、分割工程において凹部も分割される。分割された凹部の一部は半導体装置において切欠き部を形成し、凹部の内壁面は切欠き部の内壁面になる。そのため、凹部の内壁面上に形成された外部接続用電極は、半導体装置の側部に露出している。この外部接続用電極を利用して、半導体装置と外部とを裏面及び側部の２箇所で接続可能である。

また、本発明に係る半導体装置の製造方法における導電路形成工程において、表面から裏面まで貫通する第１の穴部を、第１の穴部が配線基板形成領域内に位置するように形成し、導電材料からなる第１の導電層であってその第１の導電層の一部が第１の導電路となり他の部分が第２の導電路となる上記第１の導電層を第１の穴部の内壁面上に形成し、第１の導電層が形成された第１の穴部に充填材を充填し、凹部形成工程において、凹部を、当該凹部の一部が第１の穴部内に位置するように形成し、第１の導電層の一部であって上記表面と凹部との間に延在している部分が第１の導電路であり、第１の導電層の他の部分であって上記表面と裏面との間に延在している部分が第２の導電路である、ことが好ましい。

この場合、第１の穴部の内壁面上に第１の導電層が形成されている。そのため、第１の導電層は素子搭載用基板の表面と裏面とを電気的に接続できる。そして、凹部形成工程において、凹部は、凹部の一部が第１の穴部内に位置するように形成されている。これにより、第１の導電層のうち、凹部側の第１の導電層が第１の導電路として機能し、その第１の導電路以外の領域が第２の導電路として機能する。

このように第１の導電路として機能する領域及び第２の導電路として機能する領域を有する第１の導電層に、半導体素子が電気的に接続されている。この場合、第１及び第２の導電路を簡易に形成できる。また、第１及び第２の導電路は第１の導電層における２つの領域であるため、第１の導電層に半導体素子を接続することによって、半導体素子と外部接続用電極とを第１及び第２の導電路で導通させることが可能である。

また、本発明に係る半導体装置の製造方法における導電路形成工程においては、表面から裏面まで貫通する第２の穴部及び第３の穴部を、第２及び第３の穴部が、配線基板形成領域内に位置するように形成し、導電材料からなり第１の導電路としての第２の導電層を第２の穴部の内壁面上に形成し、導電材料からなり第２の導電路としての第３の導電層を第３の穴部の内壁面上に形成し、凹部形成工程において、凹部を、当該凹部の一部内に第２の穴部を含むように形成する、ことが好ましい。

この場合、第２及び第３の穴部が配線基板形成領域内に形成される。それらの内壁面上には第２及び第３の導電層が形成されている。そのため、第２及び第３の導電層は、素子搭載用基板の表面及び裏面とを電気的に接続できる。

更に、凹部形成工程において、凹部の一部内に第２の穴部を含むように凹部が形成されているため、第２の穴部内に設けられた第２の導電層は第１の導電路として機能する。

一方、第３の穴部は、上述したように表面から裏面に貫通しており、第３の穴部内に設けられた第３の導電層は、表面及び裏面を電気的に接続する。したがって、第３の導電層は第２の導電路として機能する。

そして、第２の導電層及び第３の導電層に半導体素子が電気的に接続されているため、半導体素子は、第２及び第３の導電層により外部接続用電極と接続されている。この場合、第２の導電層と外部接続用電極との接合面積を大きくすることが可能であるため、分割工程において、素子搭載用基板を分割する際に外部接続用電極が剥がれ難い。

また、本発明に係る半導体装置の製造方法においては、凹部を機械加工により形成することが好ましい。この場合、凹部が機械加工で形成されるため、凹部を容易に形成することができる。

本発明によれば、外部接続用電極を用いた半導体素子と外部との強固な電気的接続が可能であって小型化できる半導体装置、及び、その半導体装置の製造方法を提供することができる。

以下、図面を参照しながら本発明の好適な実施形態について詳細に説明する。なお、以下の説明では、同一または相当部分には同一符号を付し、重複する説明は省略する。

（第１の実施形態）
図１は、本実施形態に係る半導体装置１の平面図である。図２は、図１のII-II線の断面図である。

半導体装置１は、配線基板１０と、配線基板１０上に搭載された半導体素子１２とを含んで構成されている。配線基板１０の表面１０ａ上には、互いに電気的に絶縁された２つの表面電極１４Ａ，１４Ｂが設けられている。

半導体素子１２は、表面電極１４Ａ上に搭載されている。半導体素子１２は、例えば、導電性接着剤等によって表面電極１４Ａにダイボンドされ、表面電極１４Ａと電気的に接続されている。半導体素子１２は、例えば、ＩＣやＬＳＩ、光検出素子、発光素子などである。また、半導体素子１２の上面電極（配線基板１０と反対の面側の電極）は、表面電極１４Ｂとボンディングワイヤ１６で接続されている。

図２を参照すると、表面１０ａ上の、半導体素子１２、表面電極１４Ａ，１４Ｂ及びボンディングワイヤ１６は、モールド成形により樹脂（封止樹脂）１８で封止されている。樹脂１８の材料は、例えば、エポキシ樹脂である。

半導体素子１２を搭載する配線基板１０には、各表面電極１４Ａ，１４Ｂが設けられている領域において、表面１０ａから裏面１０ｂ側に貫通しているスルーホール（第１の穴部）２０Ａ，２０Ｂが形成されている。スルーホール２０Ａ，２０Ｂの内壁面２２Ａ，２２Ｂ上には、導電材料（例えば、銅）からなる導電層（第１の導電層）２４Ａ，２４Ｂが設けられている。導電層２４Ａ，２４Ｂは、表面１０ａ側の表面電極１４Ａ，１４Ｂと裏面１０ｂ側の外部接続用電極３４Ａ，３４Ｂを夫々電気的に接続する導電路として機能する。

導電層２４Ａ，２４Ｂが形成されているスルーホール２０Ａ，２０Ｂ内部には、充填材２６Ａ，２６Ｂ（例えば、レジスト）が充填されている。

図２に示すように、導電層２４Ａ，２４Ｂ及び充填材２６Ａ，２６Ｂは表面電極１４Ａ，１４Ｂに覆われており、導電層２４Ａ，２４Ｂと、導電層２４Ａ，２４Ｂ夫々に対応する表面電極１４Ａ，１４Ｂとは電気的に接続されている。なお、表面電極１４Ａ，１４Ｂは、例えば、表面１０ａ上においては、導電板上に導電層が２層形成されて構成されており、スルーホール２０Ａ，２０Ｂにおいては、１層の導電層から構成されている。図２中の二点鎖線は、表面電極１４Ａ，１４Ｂを構成している導電板及び導電層の境界を示している。

配線基板１０の裏面１０ｂ側に、切欠き部３０Ａ，３０Ｂが、外周部２８Ａ，２８Ｂから充填材２６Ａ，２６Ｂが充填されたスルーホール２０Ａ，２０Ｂの一部まで切り欠かれて形成されている。切欠き部３０Ａ，３０Ｂは、図２に示すように、内壁面３２Ａ，３２Ｂのうち、裏面１０ｂに略垂直な方向に延びている内壁面の一部は、充填材２６Ａ，２６Ｂから構成されている。切欠き部３０Ａ，３０Ｂの形状は、凹部を、その凹部の底面に略垂直な平面で切断した形状である。

切欠き部３０Ａ，３０Ｂ夫々の内壁面３２Ａ，３２Ｂ上から裏面１０ｂ上にわたって外部接続用電極３４Ａ，３４Ｂが導電層２４Ａ，２４Ｂと電気的に接続されるように形成されている。ここで、裏面１０ｂ上とは、裏面１０ｂ側であって、切欠き部３０Ａ，３０Ｂ以外の領域、言い換えれば、切欠き部３０Ａ，３０Ｂの外側の領域を意味する。外部接続用電極３４Ａ，３４Ｂは電気的に絶縁されている。

以上の配線基板１０についての説明から理解されるように、配線基板１０は以下のように構成されている。

すなわち、配線基板１０は、（１）裏面１０ｂ側に形成された切欠き部３０Ａ，３０Ｂと、（２）切欠き部３０Ａ，３０Ｂの内壁面３２Ａ，３２Ｂ上から裏面１０ｂ上にわたって形成された外部接続用電極３４Ａ，３４Ｂと、（３）表面１０ａから裏面１０ｂに貫通しており内壁面２２Ａ，２２Ｂ上に導電層２４Ａ，２４Ｂが形成され且つ充填材２６Ａ，２６Ｂが充填されたスルーホール２０Ａ，２０Ｂと、（４）表面電極１４Ａ，１４Ｂとを有して構成されている。

ところで、導電層２４Ａは、外部接続用電極３４Ａと表面電極１４Ａとに電気的に接続している。すなわち、導電層２４Ａは、外部接続用電極３４Ａと表面電極１４Ａとを導通させる導電路として機能している。

また、図２を参照すると、導電層２４Ａは、スルーホール２０Ａのうち切欠き部３０Ａの内壁面３２Ａに貫通している領域に形成されている導電層２４Ａと、裏面１０ｂに（切欠き部３０Ａの外側）に貫通している導電層２４Ａとから構成されている。言い換えれば、導電層２４Ａは、切欠き部３０Ａ上の領域とそれ以外の領域とから構成されている。

したがって、半導体装置１において、切欠き部３０Ａ上の領域の導電層２４Ａからなる第１の導電路と、導電層２４Ａのうち切欠き部３０Ａ上の領域以外の領域からなる第２の導電路とにより、外部接続用電極３４Ａと表面電極１４Ａとは２重に電気的に接続されている。

導電層２４Ｂ、外部接続用電極３４Ｂ及び表面電極１４Ｂについても同様である。すなわち、切欠き部３０Ｂ上の領域の導電層２４Ｂからなる第１の導電路と、導電層２４Ｂのうち切欠き部３０Ｂ上の領域以外の領域からなる第２の導電路とにより、外部接続用電極３４Ｂと表面電極１４Ｂとは２重に電気的に接続されている。

次に、図３〜図１２を参照して本実施形態に係る半導体装置１の製造方法について説明する。

半導体装置１の製造方法は、導電路形成工程、凹部形成工程、電極形成工程、素子搭載工程、樹脂封止工程及び分割工程を含んでいる。

図３〜図５は、導電路形成工程を説明する図である。

図３（ａ）に示すように、先ず、素子搭載用基板３６の表面３６ａ及び裏面３６ｂ上に銅からなる導電板３８を設ける。素子搭載用基板３６には、矩形状に区分された配線基板形成領域３６ｃが複数設定されている。図中の一点鎖線は、配線基板形成領域３６ｃの境界を仮想的に示している。以下、特に断らない限り、他の図４〜図１２においても同様である。

次に、図３（ｂ）に示すように、表面３６ａから裏面３６ｂまで貫通する複数のスルーホール（第１の穴部）４０を、スルーホール４０が配線基板形成領域３６ｃ内に位置するように形成する。スルーホール４０は、例えば、機械加工により形成する。

図４は、複数のスルーホール４０が形成された素子搭載用基板３６の平面図である。より具体的には、図４は、表面３６ａの平面図である。

図４に示すように、スルーホール４０をその中心軸線に略直交する平面で切断した場合の断面形状は、例えば、円形である。スルーホール４０は、１つの配線基板形成領域３６ｃに２つのスルーホール４０が含まれるように形成する。その際、配線基板形成領域３６ｃの境界を挟んで夫々１つづつ、配線基板形成領域３６ｃの境界に対して対称に形成することが好ましい。

続いて、図５（ａ）に示すように、スルーホール４０が形成された素子搭載用基板３６に銅メッキを施し、導電層４２を形成する。導電層４２は、スルーホール４０の内壁面上と共に、導電板３８上に形成される。以下、説明の便宜のために、導電層４２のうちスルーホール４０の内壁面上の領域を導電層４２ａと称し、導電層４２のうち導電板３８上の領域を導電層４２ｂと称す。

なお、図中の二点鎖線は、導電層４２ｂと導電板３８との境界を示している。本実施形態で説明しているように、導電層４２ｂと導電板３８とが同じ材料の場合、導電層４２ｂと導電板３８とは一体化しており境界は実際にはほとんど存在しない。

次に、図５（ｂ）に示すように導電層４２ａが形成されたスルーホール４０内部に充填材４４を充填する。言い換えれば、導電層４２ａにより形成されている穴に充填材４４を充填する。充填材４４は、例えば、レジスト等の絶縁性材料から構成されている。

図６は、凹部形成工程を示す工程断面図である。

先ず、裏面３６ｂに凹部４６を、凹部４６の一部が配線基板形成領域３６ｃ内に位置し、且つ、スルーホール４０内に位置するように形成する。言い換えれば、凹部４６を、配線基板形成領域３６ｃの境界を凹部４６内に含みつつ、充填材４４が充填されたスルーホール４０の一部を切欠くように形成する。ここで、スルーホール４０内とは、導電層４２ａ及び充填材４４で構成されている領域を意味する。凹部４６は、例えば、機械加工で形成する。凹部４６は、後工程で分割されて切欠き部３０Ａ，３０Ｂになる。

図７は、凹部４６が形成された素子搭載用基板３６の裏面３６ｂの平面図である。

裏面３６ｂに略平行な面で切断した場合の凹部４６の形状は、例えば、円形である。図７では、凹部４６は、配線基板形成領域３６ｃの境界に対して凹部４６の形状が対称になるように形成されている。また、凹部４６の一部がスルーホール４０にかかり、凹部４６の一部がスルーホール４０を切り欠くように凹部４６は形成されている。なお、図７中では、スルーホール４０の外周のみ示している。

図８は、電極形成工程を示す工程断面図である。

図８（ａ）に示すように、充填材４４が充填されたスルーホール４０及び凹部４６が形成された素子搭載用基板３６に銅をメッキ材料として無電解メッキ及び電解メッキを施す。これにより、素子搭載用基板３６が導電層４８で覆われ、表面３６ａ側、裏面３６ｂ側において、導電層４８と導電層４２ｂとが一体化され、導電層４８と導電層４２ａとが接合される。

また、上述したように凹部４６は、その一部がスルーホール４０内に位置するように形成されている。そのため、凹部４６の内壁面上に導電層４８を形成することにより、導電層４２ａのうち凹部４６上の領域の導電層４２ａと、導電層４８とが接合される。

次に、図８（ｂ）に示すように、表面３６ａ上に配置されており導電材料で被覆された導電板３８を、例えば、フォトレジストを用いたフォトリソグラフィー及びエッチングによりパターニングして、表面電極１４を形成する。上記製造工程から理解されるように、スルーホール４０の両側（導電層４２ａよりも外側）の領域の表面電極１４は、導電板３８及び導電層４２ｂ，４８から構成されている。また、スルーホール４０上（導電層４２ａよりも内側）の領域の表面電極１４は、導電層４８から構成されている。

表面電極１４は隣り合う配線基板形成領域３６ｃにわたって形成されている。また、各配線基板形成領域３６ｃ内には互いに電気的に絶縁された２つの表面電極１４が配置されている。表面電極１４は、後工程で分割されて表面電極１４Ａ，１４Ｂになる。

また、裏面３６ｂ上に配置されており、導電層４２ｂ，４８で被覆された導電板３８を同様にパターニングして外部接続用電極３４を形成する。スルーホール４０の両側（導電層４２ａよりも外側）の領域の外部接続用電極３４は、導電板３８及び導電層４２ｂ，４８から構成されている。また、スルーホール４０上（導電層４２ａよりも内側）の領域の外部接続用電極３４は、導電層４８から構成されている。

外部接続用電極３４は、隣り合う配線基板形成領域３６ｃにわたって形成されている。各配線基板形成領域３６ｃ内には、互いに電気的に絶縁された２つの外部接続用電極３４が配置されている。外部接続用電極３４は、後工程で分割されて外部接続用電極３４Ａ，３４Ｂになる。

図９は、素子搭載工程を示す工程断面図である。

図９（ａ）に示すように、各配線基板形成領域３６ｃの中心部における表面電極１４上に半導体素子１２を、例えば、導電性接着剤でダイボンドする。なお、表面電極１４、及び外部接続用電極３４には半導体素子１２を導電性樹脂にてダイボンドする前にニッケル及び金メッキを施しておくことが好ましい（図示せず）。

次に、図９（ｂ）に示すように、各配線基板形成領域３６ｃ内における２つの表面電極１４のうち半導体素子１２が搭載されていない表面電極１４と各半導体素子１２の上面電極（図示せず）とをボンディングワイヤ１６で接続する。

図１０は、樹脂封止工程を示す工程断面図である。

半導体素子１２が搭載された素子搭載用基板３６の表面３６ａ側に樹脂（封止樹脂）１８を塗布する。そして、樹脂１８の表面を平坦化するように、１５０℃程度の温度で加熱してモールド成形する。これにより、表面３６ａ上の各半導体素子１２、ボンディングワイヤ１６及び表面電極１４が樹脂１８で封止される。

図１１は、半導体素子１２等が樹脂１８で封止された状態での素子搭載用基板３６の平面図である。なお、図１１中、表面電極１４及びボンディングワイヤ１６の記載は省略している。図１１中、斜線部は樹脂１８を示している。

図１２は、分割工程を示す工程断面図である。各半導体素子１２が搭載され樹脂１８で封止されている状態の素子搭載用基板３６（図１０又は図１１参照）を、各配線基板形成領域３６ｃに、例えば、ダイシングすることによって分割する。これにより、図１に示す半導体装置１が形成される。

素子搭載用基板３６が分割されることによって、配線基板形成領域３６ｃの素子搭載用配線基板３６は、配線基板１０になる。そして、表面電極１４、凹部４６及び外部接続用電極３４夫々は、半導体装置１の表面電極１４Ａ，１４Ｂ、切欠き部３０Ａ，３０Ｂ及び外部接続用電極３４Ａ，３４Ｂになる。また、それら（例えば、表面電極１４Ａ，１４Ｂ）に対応する位置にあるスルーホール４０、導電層４２ａ及び充填材４４は、スルーホール２０Ａ，２０Ｂ、導電層２４Ａ，２４Ｂ、充填材２６Ａ，２６Ｂに相当する。

このように製造された半導体装置１においては、外部接続用電極３４Ａ，３４Ｂにおける切欠き部３０Ａ，３０Ｂ表面の領域、及び、外部接続用電極３４Ａ，３４Ｂにおける裏面１０ｂ上の領域を利用して、外部と接続できる。言い換えれば、半導体装置１における裏面１０ｂ側と側部との２つの部分で外部と接続することが可能である。そのため、裏面１０ｂのみに外部接続用電極を有する場合に比べて半導体装置１と外部との接続が強固になる。

また、切欠き部３０Ａ，３０Ｂ上及び裏面１０ｂ上にわたって外部接続用電極３４Ａ，３４Ｂが形成されているため、導電層２４Ａ（導電層４２ａ）が第１及び第２の導電路として機能していること、及び、導電層２４Ｂ（導電層４２ａ）が第１及び第２の導電路として機能していることは上述のとおりである。これにより、外部接続用電極３４Ａ，３４Ｂ夫々と、対応する表面電極１４Ａ，１４Ｂとが２重に電気的に接続されていることが重要である。以下に、導電層２４Ａを例に説明する。なお、導電層２４Ｂについても同様である。

上記製造工程で説明したように、導電層４８を形成した凹部４６をダイシングにより切断して切欠き部３０Ａ及び外部接続用電極３４Ａが形成されている。ここで、導電層４８の一部は凹部４６上の導電層４２ａと接合されている。これにより、ダイシングによって凹部４６が分割されても、凹部４６の内壁面から導電層４８が剥がれにくい。そのため、切欠き部３０Ａの内壁面３２Ａ上の外部接続用電極３４Ａが確実に形成されやすくなっている。

また、第２の導電路によっても表面電極１４Ａと外部接続用電極３４Ａとは導通しているため、仮に、ダイシングにより、第１の導電路と外部接続用電極３４Ａとが電気的に切断されたとしても、外部接続用電極３４Ａを有効に用いることが可能である。したがって、表面電極１４Ａと外部接続用電極３４Ａとの接続不良が生じにくい。半導体素子１２は表面電極１４Ａに電気的に接続されているため、半導体素子１２と外部接続用電極３４Ａとの接続不良が生じにくい。

以上述べたように、表面電極１４Ａと外部接続用電極３４Ａとを第１及び第２の導電路、すなわち、導電層２４Ａにおける切欠き部２０Ａの内側、外側の領域によって接続することで、表面電極１４Ａに接続されている半導体素子１２と外部接続用電極３４との電気的な接続が強固になっている。

また、このように半導体素子１２と外部接続用電極３４Ａ，３４Ｂとが電気的に接続されていることにより、外部接続用電極３４Ａ，３４Ｂを用いて外部との配線が可能であるため、半導体装置１を小型化することもできる。

そして、外部接続用電極３４Ａ，３４Ｂにおける裏面１０ｂ上の領域、及び、切欠き部３０Ａ，３０Ｂ表面の領域の２つの部分を用いて半導体装置１と外部とを配線できる。したがって、半導体装置１と外部との接続強度が高くすることが可能である。

（第２の実施形態）
図１３は、第２の実施形態に係る半導体装置の断面構成を示す模式図である。図１３に示す半導体装置２は、表面電極１４Ａ及び外部接続用電極３４Ａを電気的に接続している第１の導電路５０Ａ及び第２の導電路５２Ａが、スルーホール（第２の穴部）５４Ａ及びスルーホール（第３の穴部）５６Ａの内壁面上に形成された導電層５８Ａ，６０Ａから構成されている点で相違する。図１３に示すように、スルーホール５４Ａは、表面１０ａから切欠き部３０Ａの内壁面に貫通しており、スルーホール５６Ａは、表面１０ａから裏面１０ｂに貫通している。また、導電層５８Ａ，６０Ａは、導電材料から構成されている。

表面電極１４Ｂ及び外部接続用電極３４Ｂを電気的に接続している第１の導電路５０Ｂ及び第２の導電路５２Ｂについても同様である。すなわち、表面電極１４Ｂ及び外部接続用電極３４Ｂを電気的に接続している第１の導電路５０Ｂ及び第２の導電路５２Ｂが、スルーホール（第２の穴部）５４Ｂ及びスルーホール（第３の穴部）５６Ｂの内壁面上に形成された導電層５８Ｂ，６０Ｂから構成されている。図１３に示すように、スルーホール５４Ｂは、表面１０ａから切欠き部３０Ｂの内壁面に貫通しており、スルーホール５６Ｂは、表面１０ａから裏面１０ｂに貫通している。また、導電層５８Ｂ，６０Ｂは、導電材料から構成されている。

図１４は、半導体装置２の製造方法を説明する図である。図１４（ａ）は、導電路形成工程の工程断面図である。また、図１４（ｂ）は、凹部形成工程の工程断面図である。

半導体装置２の製造方法は、以下の２点で半導体装置１の製造方法と相違する。

第１に、導電路形成工程において、図１４（ａ）に示すように、スルーホール５４Ａ，５４Ｂとなるべきスルーホール（第２の穴部）６２、及び、スルーホール５６Ａ，５６Ｂとなるべきスルーホール（第３の穴部）６４を配線基板形成領域３６ｃ内に形成する点で相違する。第２に、凹部形成工程において、図１４（ｂ）に示すように、凹部４６の一部に、スルーホール６２を含むように凹部４６を形成する点で相違する。

なお、図１４（ｂ）に示す各配線基板形成領域３６ｃ内のスルーホール６２，６２内に形成されている導電層（第２の導電層）４２ａが図１３に示す導電層５８Ａ，５８Ｂとなる。すなわち、第１の導電路５０Ａ，５０Ｂとして機能する。また、スルーホール６４内に形成されている導電層（第３の導電層）４２ａが図１３に示す導電層６０Ａ，６０Ｂとなる。すなわち、第２の導電路５２Ａ，５２Ｂとして機能する。

上記相違点以外は半導体装置１と同様にして製造された半導体装置２においては、表面電極１４Ａと外部接続用電極３４Ａとは、第１及び第２の導電路５０Ａ，５２Ａによって、２重に接続されている。表面電極１４Ｂ及び外部接続用電極３４Ｂについても同様である。そのため、第１の実施形態において説明したように、表面電極１４Ａ，１４Ｂに接続されている半導体素子１２と外部接続用電極３４Ａ，３４Ｂとの接続において接続不良が生じにくい。

また、外部接続用電極３４Ａ，３４Ｂが切欠き部３０Ａ，３０Ｂ側から裏面１０ｂにかかるように形成されているため、外部との配線を、裏面１０ｂ側及び切欠き部３０Ａ，３０Ｂ側で実施できるため、半導体装置２と外部との接続がより強固になる。

以上、本発明の好適な実施形態について説明したが、本発明は上記第１及び第２の実施形態に限定されないことは言うまでもない。例えば、配線基板１０は、表面電極１４Ａ，１４Ｂを有しているとしているが、必ずしも表面電極１４Ａ，１４Ｂは形成されていなくてもよい。半導体素子１２と第１及び第２の導電路が電気的に接続されていればよい。

半導体素子１２を表面１０ａに直接搭載した場合について第１の実施形態について説明する。この場合、例えば、半導体素子１２の一方の電極をスルーホール２０Ａ内の導電層（第１及び第２の導電路）２４Ａに接続し、他方の電極をスルーホール２０Ｂ内の導電層（第１及び第２の導電路）２４Ｂに接続すればよい。

また、半導体装置１の製造工程において、導電板３８及び導電層４２，４８は銅から構成されているとしたが、必ずしも銅とは限らない。金属などの導電材料から構成されていればよい。また、充填材４４は、レジストなどの絶縁性材料としているが、金属などの導電体も使用することが可能である。

更にまた、スルーホール４０を形成する位置も、スルーホール４０内に凹部４６の一部が形成できれば特に限定されない。また、スルーホール６２，６４の位置も、凹部４６の一部内にスルーホール６２が位置し、スルーホール６４が凹部４６の外側に位置するように形成されていれば特に限定されない。ただし、ダイシングなどにより素子搭載用基板３６を切断して半導体装置１，２を作製するため配線基板形成領域３６ｃの境界上でない方が好ましい。ダイシングにより、導電層４２ａが剥がれることが生じにくいからである。

第１の実施形態に係る半導体装置の平面図である。 図２は、図１の半導体装置のII-II線の断面図である。 導電路形成工程を説明する図である。 複数のスルーホールが形成された素子搭載用基板の平面図である。 導電路形成工程を説明する図である。 凹部形成工程を示す工程断面図である。 凹部が形成された素子搭載用基板の裏面の平面図である。 電極形成工程を示す工程断面図である。 素子搭載工程を示す工程断面図である。 樹脂封止工程を示す工程断面図である。 半導体素子が樹脂で封止された素子搭載用基板の平面図である。 分割工程を示す工程断面図である。 第２の実施形態に係る半導体装置の断面構成を示す模式図である。 図１３の半導体装置の製造工程を説明する図である。

符号の説明

１…半導体装置、２…半導体装置、１０…配線基板、１０ａ…表面、１０ｂ…裏面、１２…半導体素子、１４Ａ，１４Ｂ…表面電極、１８…樹脂、２０Ａ，２０Ｂ…スルーホール、２２Ａ，２２Ｂ…内壁面、２４Ａ，２４Ｂ…導電層、２６Ａ，２６Ｂ…充填材、３０Ａ，３０Ｂ…切欠き部、３２Ａ，３２Ｂ…内壁面、３４，３４Ａ，３４Ｂ…外部接続用電極、３６…素子搭載用基板、３６ａ…表面、３６ｂ…裏面、３６ｃ…配線基板形成領域、４０…スルーホール、４２ａ…導電層、４４…充填材、４６…凹部。

Claims (7)

1. 互いに対向する表面及び裏面を有する基板と、
   前記基板の前記表面から前記裏面側に向けて延在している第１の導電路と、
   前記基板の前記表面から前記裏面まで前記基板を貫通している第２の導電路と、
   前記基板の前記裏面側に形成された切欠き部と、
   前記切欠き部上から前記基板の裏面上にわたって形成されている外部接続用電極と、
   前記基板の前記表面上に設けられ、前記第１の導電路及び前記第２の導電路に電気的に接続された半導体素子と、
   前記半導体素子を封止する封止樹脂と
   を備え、
   前記第１の導電路は、前記表面から前記切欠き部まで前記基板を貫通しており、
   前記外部接続用電極は、前記外部接続用電極における前記切欠き部上の領域において前記第１の導電路と電気的に接続されており、前記外部接続用電極の前記裏面上の領域において前記第２の導電路と電気的に接続されている、
   ことを特徴とする半導体装置。
2. 前記切欠き部に一部が含まれるように前記基板の前記表面から前記裏面側に貫通している第１の穴部であって、その内壁面上に導電材料からなる第１の導電層が形成され且つ充填材が充填された前記第１の穴部のうち、前記切欠き部に貫通している領域に形成されている第１の導電層から、前記第１の導電路は構成されており、
   前記第１の穴部のうち、前記裏面に貫通している領域に形成されている前記第１の導電層から、前記第２の導電路は構成されていることを特徴とする請求項１記載の半導体装置。
3. 前記表面から前記切欠き部に貫通している第２の穴部の内壁面上に形成されている導電材料からなる第２の導電層から、前記第１の導電路は構成されており、
   前記表面から前記裏面に貫通している第３の穴部の内壁面上に形成されている導電材料からなる第３の導電層から、前記第２の導電路は構成されていることを特徴とする請求項１記載の半導体装置。
4. 配線基板上に半導体素子が搭載され、前記半導体素子が樹脂で封止された半導体装置を製造する方法であって、
   素子搭載用基板の表面と裏面とを電気的に接続するための第１の導電路及び第２の導電路を、前記第１及び第２の導電路が配線基板形成領域内に位置するように形成する導電路形成工程と、
   前記裏面に凹部を、当該凹部の一部が前記配線基板形成領域内に位置し且つ当該凹部の一部内に前記第１の導電路が位置するように形成する凹部形成工程と、
   前記凹部の内壁面上から前記裏面上にわたって外部接続用電極を形成する電極形成工程であって、前記外部接続用電極の前記凹部内の領域が前記第１の導電路と電気的に接続されると共に、前記外部接続用電極の前記裏面上の領域が前記第２の導電路と接続されるように、前記外部接続用電極を形成する、前記電極形成工程と、
   前記素子搭載用基板における前記配線基板形成領域上に半導体素子を搭載し、前記半導体素子を前記第１の導電路及び前記第２の導電路に電気的に接続する素子搭載工程と、
   前記半導体素子を樹脂で封止する樹脂封止工程と、
   前記半導体素子が搭載された前記素子搭載用基板を前記配線基板形成領域で分割して配線基板とすることにより半導体装置を作製する分割工程と
   を備えることを特徴とする半導体装置の製造方法。
5. 前記導電路形成工程において、前記表面から前記裏面まで貫通する第１の穴部を、前記第１の穴部が前記配線基板形成領域内に位置するように形成し、導電材料からなる第１の導電層であって前記第１の導電層の一部が前記第１の導電路となり他の部分が第２の導電路となる前記第１の導電層を前記第１の穴部の内壁面上に形成し、前記第１の導電層が形成された前記第１の穴部に充填材を充填し、
   前記凹部形成工程において、前記凹部を、当該凹部の一部が前記第１の穴部内に位置するように形成し、
   前記第１の導電層の一部であって前記表面と前記凹部との間に延在している部分が前記第１の導電路であり、前記第１の導電層の他の部分であって前記表面と前記裏面との間に延在している部分が前記第２の導電路である、
   ことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記導電路形成工程において、前記表面から前記裏面まで貫通する第２の穴部及び第３の穴部を、前記第２及び第３の穴部が、前記配線基板形成領域内に位置するように形成し、導電材料からなり前記第１の導電路としての第２の導電層を前記第２の穴部の内壁面上に形成し、導電材料からなり前記第２の導電路としての第３の導電層を前記第３の穴部の内壁面上に形成し、
   前記凹部形成工程において、前記凹部を、当該凹部の一部内に前記第２の穴部を含むように形成する、
   ことを特徴とする請求項４に記載の半導体装置の製造方法。
7. 前記凹部を機械加工により形成することを特徴とする請求項４〜請求項６の何れか１項に記載の半導体装置の製造方法。
   

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