JP2018142581A - 半導体装置の製造方法、半導体装置 - Google Patents

Abstract

【課題】弊害を回避しつつ受光素子とキャパシタを同一基板に混載できる半導体装置の製造方法と半導体装置を提供する。【解決手段】基板１１の上にｎ型の光吸収層１２を形成する工程と、該光吸収層の上に窓層１４を形成する工程と、該窓層の中に固相拡散又は気相拡散により該光吸収層に接するｐ型の第１拡散層１０Ａを形成する工程と、該窓層の中に固相拡散又は気相拡散により該光吸収層に接するｐ型の第２拡散層１０Ｂを形成する工程と、該第１拡散層と該光吸収層によるｐｎ接合を有する受光素子部の電極を形成し、該第２拡散層と該光吸収層によるｐｎ接合を有するキャパシタ部の電極を形成する工程と、を備えたことを特徴とする。【選択図】図１

Description

本発明は、例えば光通信などに用いられる半導体装置の製造方法と、その製造方法で製造された半導体装置に関する。

特許文献１には、アノード電極とカソード電極を同一面上に有するプレーナ型のフォトダイオードが開示されている。このフォトダイオードは、裏面入射型として用いることができ、実装が容易であり、素子容量低減による高速化が可能である。このようなフォトダイオードの検出回路として、ＴＩＡ（トランスインピーダンスアンプ）が用いられる。ＴＩＡにコンデンサおよび抵抗を組み合わせて電子回路が形成される。電子回路には通常、フォトダイオードとは別部品である外付けのコンデンサと抵抗が用いられる。しかし、装置の小型化のために、集積回路で実施されているようにＭＩＭ（Metal-Insulator-Metal）構造を使用したキャパシタをフォトダイオードに混載したり、半導体部にｐｎ接合を形成したキャパシタをフォトダイオードに混載したりすることが知られている。

特許文献２には、光検出部の受光層と、その受光層に光を導波させる導波路が同一基板に形成されている半導体受光装置が開示されている。特許文献２には、半導体部に、光検出部とバイパスコンデンサを形成した受光装置をエピタキシャル法で形成することも開示されている。ｐｉｎダイオードをバイパスコンデンサとして用いる。

特開２０１６−２５０９５号公報 特開２００１−１２７３３３号公報

受光素子を単独で使用することは稀であり、受光素子に外付けのキャパシタを接続して使用することが多い。そのため、特許文献１に開示の受光素子は、多くの場合、外付けキャパシタとともにパッケージに実装される。部品点数を削減するためには、受光素子とキャパシタを同一基板に混載することが好ましい。

集積回路などで用いられるＭＩＭ構造のキャパシタは一般的な技術であり形成しやすいが、使用できる絶縁膜材料が限定される。そのため、ＭＩＭ構造によって大容量のキャパシタを提供することは難しい。キャパシタを大容量にするためにはキャパシタの面積を大きくする必要があるため、組立スペースの確保が困難になる。また、特許文献２では、受光素子に隣接するｐｎ接合をエピタキシャル成長で形成するので工程が複雑になり工期とコストが増大する。

本発明は、上述のような課題を解決するためになされたもので、弊害を回避しつつ受光素子とキャパシタを同一基板に混載できる半導体装置の製造方法と半導体装置を提供することを目的とする。

本願の発明に係る半導体装置の製造方法は、基板の上にｎ型の光吸収層を形成する工程と、該光吸収層の上に窓層を形成する工程と、該窓層の中に固相拡散又は気相拡散により該光吸収層に接するｐ型の第１拡散層を形成する工程と、該窓層の中に固相拡散又は気相拡散により該光吸収層に接するｐ型の第２拡散層を形成する工程と、該第１拡散層に電気的に接続されるアノード電極と、該基板に電気的に接続されるカソード電極を形成することで該第１拡散層と該光吸収層によるｐｎ接合を有する受光素子部を形成し、該第２拡散層に電気的に接続される第１電極と、該基板に電気的に接続される第２電極を形成することで該第２拡散層と該光吸収層によるｐｎ接合を有するキャパシタ部を形成する工程と、を備えたことを特徴とする。

本願の発明に係る半導体装置は、基板と、該基板に形成された受光素子部と、該基板の該受光素子部の隣に形成されたキャパシタ部と、を備え、該受光素子部は、ｐ型の第１拡散層とｎ型の光吸収層が接するｐｎ接合を有し、該キャパシタ部は、ｐ型の第２拡散層とｎ型の光吸収層が接するｐｎ接合を有し、該第１拡散層と該第２拡散層の厚みが異なることを特徴とする。

本発明のその他の特徴は以下に明らかにする。

本発明によれば、キャパシタ部のｐｎ接合を提供するｐ型層を拡散法で形成するので弊害を回避しつつ受光素子とキャパシタを同一基板に混載できる。

実施の形態１に係る半導体装置の断面図である。 図１の半導体装置の底面図である。 図１の半導体装置の平面図である。 ＣＡＮパッケージの平面図である。 図４のＣＡＮパッケージの回路図である。 光吸収層と窓層を示す図である。 第１拡散層の形成方法を示す図である。 第２拡散層の形成方法を示す図である。 アイソレーション溝とカソード溝と絶縁膜を示す図である。 電極を示す図である。 電極とメタルマスクと低反射膜を示す図である。 実施の形態２に係る半導体装置の断面図である。 図１２の半導体装置の底面図である。 図１２の半導体装置の平面図である。 ＣＡＮパッケージの平面図である。 図１５のＣＡＮパッケージの回路図である。 実施の形態３に係る半導体装置の断面図である。 図１７の半導体装置の底面図である。 実施の形態４に係る半導体装置の断面図である。 図１９の半導体装置の底面図である。 ＣＡＮパッケージの平面図である。 実施の形態５に係る半導体装置の断面図である。 図２２の半導体装置の平面図である。 図２２の半導体装置の底面図である。 ＣＡＮパッケージの平面図である。

本発明の実施の形態に係る半導体装置の製造方法と半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係る半導体装置１０の断面図である。半導体装置１０は受光素子部１０Ａとキャパシタ部１０Ｂを備えている。破線の左側が受光素子部１０Ａであり破線の右側がキャパシタ部１０Ｂである。受光素子部１０Ａはアバランシェフォトダイオード（ＡＰＤ）である。キャパシタ部１０Ｂは逆バイアスされたｐｎ接合に生じる空乏層を電気容量として使用するタイプのキャパシタである。図１の半導体装置１０の上面を「裏面」と称し、下面を「表面」と称する。受光素子部１０Ａは裏面側から光が入射する裏面入射型の受光素子部である。

半導体装置１０は基板１１を備えている。基板１１は例えばｎ型ＩｎＰ基板である。基板１１はｎ型又は絶縁型のＩｎＰとすることが好ましい。基板１１の下には光吸収層１２が形成されている。光吸収層１２は例えばｎ型のＩｎＧａＡｓで形成されている。光吸収層１２の下には窓層１４が形成されている。窓層１４は例えばｎ型のＩｎＰで形成されている。窓層１４には、第１拡散層１６Ａと第２拡散層１６Ｂが形成されている。第１拡散層１６Ａと第２拡散層１６Ｂは、窓層１４にｐ型のドーパントを熱拡散させて形成したｐ型の領域である。第１拡散層１６Ａと第２拡散層１６ＢはＰ型のＩｎＰ層である。

第１拡散層１６Ａと第２拡散層１６Ｂはどちらも、光吸収層１２と窓層１４に接している。第１拡散層１６Ａと第２拡散層１６Ｂの厚みは異なっている。第１拡散層１６Ａの厚みは窓層１４の厚みと同じである。第２拡散層１６Ｂは窓層１４よりも厚く形成されている。第２拡散層１６Ｂは、窓層１４だけでなく光吸収層１２にもｐ型のドーパントを熱拡散させて形成されている。

半導体装置１０の表面にはアイソレーション溝Ｉ１、Ｉ２、及びカソード溝Ｃ１が形成されている。半導体装置１０の表面には絶縁膜３０が形成されている。絶縁膜３０はアイソレーション溝Ｉ１、Ｉ２とカソード溝Ｃ１の内壁にも形成されている。絶縁膜３０は例えばＳｉＮ、ＳｉＯ_２又はＳｉＯＮなどで形成されている。

第１拡散層１６Ａに接するようにアノード電極１８が形成されている。第２拡散層１６Ｂに接するように第１電極２０が形成されている。カソード溝Ｃ１に形成された絶縁膜３０に沿ってカソード電極２２が形成されている。カソード電極２２は、絶縁膜３０の開口に形成されることで基板１１に接続されている。アノード電極１８、第１電極２０およびカソード電極２２は絶縁膜３０から露出する。アノード電極１８、第１電極２０およびカソード電極２２は、例えばＴｉとＡｕなどを用いた積層構造で形成される。そのような積層構造には、Ｔｉ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕが含まれる。なお、／は積層を意味し、左端の材料が半導体または絶縁膜に接する。

半導体装置１０の裏面にはメタルマスク４０と第２電極４２が形成されている。メタルマスク４０は受光素子部１０Ａの裏面にアノード電極１８の直上部を開口する形状を有する。そのため、メタルマスク４０はアノード電極１８の直上には形成されていない。メタルマスク４０は例えばＴｉとＡｕなどを用いた積層構造で形成される。そのような積層構造には、ＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕ、ＡｕＺｎ／Ｔｉ／Ｐｔ／Ａｕが含まれる。メタルマスク４０は主として遮光のために設けられる。第２電極４２は、第１電極２０の直上に設けられている。第２電極４２は、例えば第１電極２０と同じ材料又はＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕなどで形成される。

半導体装置１０の裏面には低反射膜４４が形成されている。低反射膜４４は反射防止膜として機能する。低反射膜４４は前述のメタルマスク４０と第２電極４２を露出させつつ半導体装置１０の裏面に形成されるものである。低反射膜４４は、例えばＳｉとＳｉＯ_２の積層構造である。そのような積層構造には、Ｓｉ/ＳｉＯ_２、Ｓｉ/ＳｉＯ_２/Ｓｉ/ＳｉＯ_２が含まれる。

図２は、図１の半導体装置１０の底面図である。アイソレーション溝Ｉ１はアノード電極１８を囲むように環状に形成されている。カソード電極２２は底面視で四角形である。受光素子部１０Ａはアノード電極１８とカソード電極２２を同一面上に有するプレーナ構造を有している。アノード電極１８とカソード電極２２は基板１１の表面側に形成されている。図２のＡ−Ａ’線における断面図が図１の受光素子部１０Ａである。アイソレーション溝Ｉ２は第１電極２０を囲むように環状に形成されている。図２のＢ−Ｂ’線における断面図が図１のキャパシタ部１０Ｂである。

図３は、図１の半導体装置１０の平面図である。メタルマスク４０は、受光素子部１０Ａの裏面の大部分に形成されるが、一部に円形の開口を有している。この開口部分に外部から光信号が入射する。第２電極４２はキャパシタ部１０Ｂの概ね中央に形成されている。

図１の説明に戻る。図１における矢印は受光素子部１０Ａに入射する光を示す。低反射膜４４は入射光の反射を抑え、メタルマスク４０はアノード電極１８の直上以外から入射する光を遮断する。受光素子部１０Ａにおけるｐ型の第１拡散層１６Ａと、ｎ型の光吸収層１２又は窓層１４とが接するｐｎ接合に光が達すると電子と正孔が発生する。それぞれのキャリアがアノード電極１８とカソード電極２２に流れることによって受光素子部１０Ａに電流が流れる。

キャパシタ部１０Ｂでは、ｐ型の第２拡散層１６Ｂが、ｎ型の光吸収層１２と窓層１４に接することでｐｎ接合が提供されている。第１電極２０と第２電極４２に電圧を印加してこのｐｎ接合を逆バイアスすると当該ｐｎ接合界面に空乏層が発生する。この空乏層により電気容量を提供することができる。キャパシタ部１０Ｂは受光素子部１０Ａに対して電気的にアイソレートしているため、キャパシタ部１０Ｂを通常のキャパシタとして使用することができる。そのため、従来フォトダイオードの横に設けていた外付けのコンデンサを不要とすることができる。

図４は、半導体装置１０が実装されたＣＡＮパッケージ５０の平面図である。ＣＡＮパッケージ５０にはサブマウント５２、ＴＩＡ（トランスインピーダンスアンプ）５４及びコンデンサ５６がはんだで固定されている。半導体装置１０は受光領域がある裏面を上にしてサブマウント５２に固定されている。これにより、半導体装置１０を裏面入射型の受光素子として用いることができるようにした。サブマウント５２には配線パターン５２ａが形成されている。配線パターン５２ａは、主として半導体装置１０の表面側の電極との電気的接続に用いられている。ＣＡＮパッケージ５０には５つのリード線５８が固定されている。１本のリード線は、ＴＩＡ５４の裏側にある。ワイヤ６０によって各デバイスとリード線５８を接続する。例えば、コンデンサ５６のボンディングパッドと電源用のリード線５８がワイヤ６０で接続され、ＴＩＡ５４の信号出力部とリード線５８がワイヤ６０で接続される。

図５は、図４のＣＡＮパッケージ５０の回路図である。半導体装置１０のキャパシタ部１０ＢはＴＩＡ５４のバイパスコンデンサとして用いられる。キャパシタ部１０ＢをＴＩＡ５４のバイパスコンデンサとして使用することで、ＴＩＡ５４に対する電源ノイズをカットすることができる。外付けのコンデンサであるコンデンサ５６は、受光素子部１０Ａのバイパスコンデンサとした。

図６−１１を参照して、本発明の実施の形態１に係る半導体装置の製造方法を説明する。まず、光吸収層１２と窓層１４を形成する。図６は、基板１１の上に光吸収層１２を形成し、光吸収層１２の上に窓層１４を形成したことを示す図である。

次いで、第１拡散層１６Ａを形成する。図７は、第１拡散層１６Ａの形成方法を示す図である。写真製版技術、エッチング技術、及び蒸着又はスパッタなどの薄膜形成技術を用いて、拡散元となるＺｎＯ膜１６ａを窓層１４の上に成膜する。そして、基板１１とＺｎＯ膜１６ａに熱処理を施してＺｎを拡散させる。これにより、窓層１４の中に光吸収層１２に接するｐ型の第１拡散層１６Ａを形成する。なお、第１拡散層１６Ａは固相拡散又は気相拡散により形成することができる。

次いで、第２拡散層１６Ｂを形成する。図８は、第２拡散層１６Ｂの形成方法を示す図である。第２拡散層１６Ｂは、第１拡散層１６Ａと同じ方法で形成する。すなわち、エッチング技術、及び蒸着又はスパッタなどの薄膜形成技術を用いて、拡散元となるＺｎＯ膜１６ｂを窓層１４の上に成膜する。そして、基板１１とＺｎＯ膜１６ｂに熱処理を施してＺｎを拡散させる。これにより、窓層１４の中に光吸収層１２に接するｐ型の第２拡散層１６Ｂを形成する。第２拡散層１６Ｂは固相拡散又は気相拡散により形成することができる。

ＺｎＯ膜以外のドープした酸化膜又は多結晶シリコンを窓層１４に形成して熱処理することで、固相拡散により第１拡散層１６Ａと第２拡散層１６Ｂを形成してもよい。気相拡散で第１拡散層１６Ａと第２拡散層１６Ｂを形成する場合、不純物を含んだ気体などを用いて窓層１４に不純物を高濃度に含んだ層を形成した後、基板１１を高温で長時間加熱して不純物を所望の深さまで導入する。

どの程度の深さまで第２拡散層１６Ｂを形成するかによってキャパシタ部１０Ｂの電気容量を任意の値にすることができる。つまり、第２拡散層１６Ｂの厚みはキャパシタ部１０Ｂの電気容量を決める。第２拡散層１６Ｂを厚くすればＣ=εＳ/ｄのdを小さくすることができるので、電気容量を大きくすることができる。例えば、１．７μｍのｄを０．１μｍとした場合は３９ｐＦの電気容量を提供することができる。第２拡散層１６Ｂの厚さは、熱拡散の温度および時間などの条件を調整することで制御できる。第２拡散層１６Ｂの厚さを窓層１４の厚さと一致させてもよいし、第２拡散層１６Ｂの厚さを窓層１４の厚みより大きくしてもよい。

次いで、溝と絶縁膜を形成する。図９は、アイソレーション溝Ｉ１、Ｉ２とカソード溝Ｃ１と絶縁膜３０を示す図である。写真製版技術とエッチング技術を用いて、アイソレーション溝Ｉ１、Ｉ２とカソード溝Ｃ１を形成する。次いで、ウエハ表面全面に絶縁膜３０を形成する。アイソレーション溝Ｉ１、Ｉ２とカソード溝Ｃ１は光吸収層１２を複数の領域に分けてそれらをアイソレートする目的で設ける。アイソレーション溝Ｉ２は、第２拡散層１６Ｂの周りに窓層１４と光吸収層１２を貫通して基板１１を露出させる貫通溝である。基板１１と光吸収層１２の間に他のエピ層を形成してもよい。

次いで、基板の表面側に電極を形成する。図１０は、アノード電極１８、第１電極２０及びカソード電極２２を形成したことを示す図である。写真製版技術、エッチング技術、および薄膜形成技術を用いて、アノード電極１８、第１電極２０及びカソード電極２２を基板１１の表面側に形成する。カソード電極２２は、窓層１４と光吸収層１２を貫通するカソード溝Ｃ１を形成することで露出した基板１１に接触するように形成する。なお、第１拡散層１６Ａとアノード電極１８の間と、第２拡散層１６Ｂと第１電極２０の間に、コンタクト抵抗を下げるための半導体層を設けてもよい。

次いで、基板１１の裏面側に電極、メタルマスク、低反射膜を形成する。図１１は、基板１１の裏面側に第２電極４２とメタルマスク４０と低反射膜４４を形成したことを示す図である。まず、基板１１の裏面側全面に低反射膜４４を形成する。そして、写真製版技術、エッチング技術、および薄膜形成技術を用いて、第２電極４２とメタルマスク４０を形成する。低反射膜４４は、目的とする波長と反射率に応じて材料、層厚又は層数を変えてもよい。こうして、受光素子部１０Ａとキャパシタ部１０Ｂを有する半導体装置１０が完成する。

第１拡散層１６Ａに電気的に接続されるアノード電極１８と、基板１１に電気的に接続されるカソード電極２２を形成することで第１拡散層１６Ａと光吸収層１２によるｐｎ接合を有する受光素子部１０Ａが形成される。第２拡散層１６Ｂに電気的に接続される第１電極２０と、基板１１に電気的に接続される第２電極４２を形成することで第２拡散層１６Ｂと光吸収層１２によるｐｎ接合を有するキャパシタ部１０Ｂが形成される。

第１拡散層１６Ａと第２拡散層１６Ｂを形成する前に、アイソレーション溝Ｉ１、Ｉ２とカソード溝Ｃ１を形成してもよい。しかしこの場合、第１拡散層１６Ａと第２拡散層１６Ｂの拡散元の膜が溝の影響で凹凸を持つことになる。そのため、半導体面と拡散元の膜が密着しない箇所が発生し、ｐ型領域フロントが均一にならないことがある。つまり、第１拡散層１６Ａと第２拡散層１６Ｂの不純物プロファイルが狙いどおりにならないことがある。よって、第１拡散層１６Ａと第２拡散層１６Ｂの寸法に注意が必要である。

本発明の実施の形態１に係る半導体装置１０は、基板１１に、受光素子部１０Ａと、受光素子部１０Ａの隣に設けられたキャパシタ部１０Ｂとが形成されたものである。本発明の実施の形態１では、第１拡散層１６Ａと第２拡散層１６Ｂを別々の工程で形成するので、第１拡散層１６Ａと第２拡散層１６Ｂの厚みを自在に調整できる。すなわち、窓層１４の表面からの深さが異なる第１拡散層１６Ａと第２拡散層１６Ｂを提供することができる。特に、第２拡散層１６Ｂを拡散で形成することで、その厚みを自在に調整し、必要な電気容量値を得ることができる。図１には第２拡散層１６Ｂが第１拡散層１６Ａより厚く形成されることが示されているが、第２拡散層１６Ｂの厚さを第１拡散層１６Ａの厚さと一致させてもよいし、第２拡散層１６Ｂを第１拡散層１６Ａより薄くしてもよい。

また、本発明の実施の形態１では、第１拡散層１６Ａと第２拡散層１６Ｂを、エピタキシャル成長ではなく拡散法で形成する。よって、エピキシャル成長する場合と比べて簡単かつ低コストで半導体装置１０を製造できる。第２拡散層１６Ｂと、光吸収層１２及び窓層１４とのｐｎ接合部に逆バイアスを印加することで形成される空乏層によって電気容量を得ることができる。ｐｎ接合部のｐ型キャリア濃度が１Ｅ１８ｃｍ^−３、ｎ型キャリア濃度が２Ｅ１５ｃｍ^−３の場合、３．３Ｖのバイアス印加で１．７μｍの空乏層が得られる。この空乏層はφ２００μｍのパターンであれば２．３ｐＦに相当する。

一般に外付けコンデンサに利用されるアルミナの比誘電率は１０である。実施の形態１に係るキャパシタ部１０Ｂの光吸収層１２はＩｎＧａＡｓで形成されておりその比誘電率は１４である。キャパシタ部１０Ｂの電気容量はεＳ/ｄで算出されるので、εを大きくすることは電気容量を大きくできることを意味する。さらに、受光素子部１０Ａを有する半導体装置にキャパシタ部１０Ｂを混載することで、半導体装置１０に外付けする外付けコンデンサを不要としたりその数を減らしたりすることができる。外付けコンデンサを減らすことで組み立てを要する部品点数を減らすことができる。また、外付けコンデンサが減った分だけ、半導体装置１０とサブマウント５２を大きくすることができる。キャパシタ部１０Ｂの面積Ｓを大きくすれば、εＳ/ｄで算出される電気容量Ｃを大きくすることができる。例えばφ２００μｍであったＳをφ１０００μｍまで大きくできれば５７ｐＦの電気容量を提供できる。

さらに、図２に示されるように、第１電極２０の周りにアイソレーション溝Ｉ２を形成することで、電気容量の最大値を制限することができる。アイソレーション溝Ｉ２を設けることで、第２拡散層１６Ｂの深さのみで電気容量を調整できるようになるので、電気容量を安定化できる。

本発明の実施の形態１に係る半導体装置の製造方法と半導体装置はその特徴を失わない範囲で様々な変形が可能である。受光素子部１０Ａはアバランシェフォトダイオード（ＡＰＤ）以外の受光素子としてもよい。例えば、フォトダイオード（ＰＤ）又はＰＩＮフォトダイオードを受光素子部１０Ａとしてもよい。第１拡散層１６Ａと第２拡散層１６Ｂの形成順は入れ替えても良い。実施の形態１では、厚みが異なる第１拡散層１６Ａと第２拡散層１６Ｂを説明したが、第１拡散層１６Ａと第２拡散層１６Ｂの窓層１４表面からの深さを等しくする場合は、第１拡散層１６Ａと第２拡散層１６Ｂは同じ工程で形成することができる。基板１１は、ｎ型のＩｎＰでなく絶縁型のＩｎＰとすることもでき、基板１１と光吸収層１２の間にｎ型のＩｎＰ層を形成すれば実施の形態１と同じ効果が得られる。これらの変形は以下の実施の形態に係る半導体装置の製造方法と半導体装置に応用することができる。なお、以下の実施の形態に係る半導体装置の製造方法と半導体装置は実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。

実施の形態２．
図１２は、実施の形態２に係る半導体装置７０の断面図である。半導体装置７０は、２つのキャパシタ部１０Ｂ_１、１０Ｂ_２を備えている。１つの基板１１に受光素子部１０Ａとキャパシタ部１０Ｂ_１とキャパシタ部１０Ｂ_２が混載されている。キャパシタ部１０Ｂ_１を例えばＴＩＡ５４のバイパスコンデンサとして用い、キャパシタ部１０Ｂ_２を例えば受光素子部１０Ａの電源用バイパスコンデンサとして用いることができる。キャパシタ部Ｂ_２により受光素子部１０Ａに対する電源ノイズをカットすることが可能となる。半導体装置７０に、複数のアイソレートされたキャパシタ部を形成することで外付けコンデンサの更なる削減が可能となる。

図１３は、半導体装置７０の底面図である。Ｃ−Ｃ´線における断面図が図１２のキャパシタ部１０Ｂ_１であり、Ｂ−Ｂ´線における断面図が図１２のキャパシタ部１０Ｂ_２である。図１４は、半導体装置７０の平面図である。

図１５は、半導体装置７０を含むＣＡＮパッケージ５０の平面図である。半導体装置７０の２つのキャパシタ部はワイヤ６０で別々のリード線５８に接続される。図１６は、図１５のＣＡＮパッケージ５０の回路図である。キャパシタ部１０Ｂ_１は受光素子部１０Ａのバイパスコンデンサとして用いられる。キャパシタ部１０Ｂ_２はＴＩＡ５４のバイパスコンデンサとして用いられる。これにより外付けコンデンサは不要となる。

実施の形態３．
図１７は、実施の形態３に係る半導体装置８０の断面図である。実施の形態１の半導体装置１０と異なり、キャパシタ部１０Ｂの周囲にアイソレーション溝を設けていない。これにより、製造工程を簡素化できる。キャパシタ部１０Ｂの第２拡散層１６Ｂと、光吸収層１２及び窓層１４とのｐｎ接合面で発生する空乏層の上限を精確に制御する必要がない場合は、上述のとおりキャパシタ部１０Ｂの周囲のアイソレーション溝を省略することができる。図１８は、半導体装置８０の底面図である。キャパシタ部１０Ｂの底面には溝は形成されていない。実施の形態３に係る半導体装置８０の平面図は図３と同じである。半導体装置９０を備えたＣＡＮパッケージの平面図は、図４の半導体装置１０を半導体装置８０に置き換えたものであるため省略する。

実施の形態４．
図１９は、実施の形態４に係る半導体装置９０の断面図である。半導体装置９０のキャパシタ部１０Ｂは、表面側に第１電極２０と第２電極９２が形成されたものである。第２電極９２は、窓層１４と光吸収層１２を貫通し基板１１を露出させるカソード溝Ｃ２に沿って、基板１１と接触するように形成されている。基板１１の裏面側には低反射膜４４とメタルマスク４０が形成され、第２電極は形成されない。

図２０は、半導体装置９０の底面図である。底面にキャパシタ部１０Ｂの第１電極２０と第２電極９２が設けられている。半導体装置９０の底面に、第１電極２０、第２電極９２、アノード電極１８及びカソード電極２２が設けられている。半導体装置９０の平面図は図３と同じである。図２１は、半導体装置９０を含むＣＡＮパッケージ５０の平面図である。半導体装置９０の底面の４つの電極がサブマウント５２の配線パターン５２ａに個別に接続されている。キャパシタ部１０Ｂの第２電極９２の電位であるカソード電位は、サブマウント５２の配線パターン５２ａから与えられる。半導体装置９０へ直接結線する必要がなくなるため、配線ダメージなどによる不良を抑制できる。

実施の形態５．
図２２は、実施の形態５に係る半導体装置１００の断面図である。半導体装置１００は、実施の形態１の裏面入射型構造ではなく、表面入射型構造を採用するものである。図２２の半導体装置１００の上面を表面と称し、下面を裏面と称する。半導体装置１００は表面側にアノード電極１０２を有している。アノード電極１０２は第１拡散層１６Ａに接している。キャパシタ部１０Ｂの表面側には第１電極２０と第２電極９２が形成されている。受光素子部１０Ａとキャパシタ部１０Ｂの裏面側には、メタルマスク１０４が形成されている。

図２３は、半導体装置１００の平面図である。アノード電極１０２は環状に形成されている。アノード電極１０２に囲まれた領域に光が入射すると、受光素子部１０Ａによって光検出される。図２４は、半導体装置１００の底面図である。受光素子部１０Ａの裏面側はメタルマスク１０４に覆われている。キャパシタ部１０Ｂの裏面の概ね中央に円形のメタルマスク１０４が設けられている。

図２５は、半導体装置１００が実装されたＣＡＮパッケージ５０の平面図である。半導体装置１００は、窓層１４がある表面側を上にしてサブマウント５２に固定し、表面入射型として用いる。図２５のＣＡＮパッケージ５０の回路図は図５と同じであるので省略する。ここまでに説明した各実施の形態に係る半導体装置の製造方法と半導体装置の特徴は組み合わせて用いてもよい。

１０ 半導体装置、 １１ 基板、 １２ 光吸収層、 １４ 窓層、 １８ アノード電極、 ２０ 第１電極、 ２２ カソード電極、 ４２ 第２電極、 ５０ ＣＡＮパッケージ

Claims (11)

1. 基板の上にｎ型の光吸収層を形成する工程と、
   前記光吸収層の上に窓層を形成する工程と、
   前記窓層の中に固相拡散又は気相拡散により前記光吸収層に接するｐ型の第１拡散層を形成する工程と、
   前記窓層の中に固相拡散又は気相拡散により前記光吸収層に接するｐ型の第２拡散層を形成する工程と、
   前記第１拡散層に電気的に接続されるアノード電極と、前記基板に電気的に接続されるカソード電極を形成することで前記第１拡散層と前記光吸収層によるｐｎ接合を有する受光素子部を形成し、前記第２拡散層に電気的に接続される第１電極と、前記基板に電気的に接続される第２電極を形成することで前記第２拡散層と前記光吸収層によるｐｎ接合を有するキャパシタ部を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
2. 前記基板はｎ型であり、前記カソード電極は、前記窓層と前記光吸収層に貫通溝を形成することで露出した前記基板に接触するように形成し、
   前記基板は表面と裏面を有し、前記アノード電極と前記カソード電極は前記表面側に形成されたことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記基板はｎ型又は絶縁型のＩｎＰであり、前記光吸収層はＩｎＧａＡｓであることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記第２拡散層の周りに前記窓層と前記光吸収層を貫通して前記基板を露出させる貫通溝を形成する工程を備えたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第１拡散層と前記第２拡散層は前記窓層の上にＺｎＯ膜を形成し、前記ＺｎＯ膜に熱処理を施すことで形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記第１拡散層と前記第２拡散層の前記窓層の表面からの深さは異なることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記第１拡散層と前記第２拡散層の前記窓層の表面からの深さは等しく、
   前記第１拡散層と前記第２拡散層は同じ工程で形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
8. 前記第２拡散層を２つ形成し、前記キャパシタ部を２つ備えたことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
9. 前記第２電極は、前記窓層と前記光吸収層に貫通溝を形成することで露出した前記基板に接触させることを特徴とする請求項３に記載の半導体装置の製造方法。
10. 前記アノード電極は前記第１拡散層の上に環状に形成されたことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
11. 基板と、
    前記基板に形成された受光素子部と、
    前記基板の前記受光素子部の隣に形成されたキャパシタ部と、を備え、
    前記受光素子部は、ｐ型の第１拡散層とｎ型の光吸収層が接するｐｎ接合を有し、
    前記キャパシタ部は、ｐ型の第２拡散層とｎ型の光吸収層が接するｐｎ接合を有し、
    前記第１拡散層と前記第２拡散層の厚みが異なることを特徴とする半導体装置。
    
    
    

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