CN115483315A - 高速率探测器芯片的to-can封装方法及装置 - Google Patents
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Abstract
本发明涉及一种高速率探测器芯片的TO‑CAN封装方法，包括S1，将TIA芯片倒装贴装在陶瓷基板上，并使TIA芯片的所有接地管脚均与陶瓷基板的GND金属圈电连接，同时使TIA芯片上除接地管脚外的部分管脚与陶瓷基板上的部分金属区一一对应电连接；TIA芯片仅IN管脚采用金线与探测器芯片连接，其他管脚均直接与陶瓷基板接触式电连接；S2，在贴装和电连接完毕后，再将陶瓷基板共晶焊接在TO底座上；S3，接着将探测器芯片贴装在TIA芯片上，并使探测器芯片的正极与TIA芯片上对应IN管脚电连接，同时使探测器芯片的负极与陶瓷基板上对应的金属区电连接。还提供一种用于高速率探测器芯片的TO‑CAN封装装置。本发明通过TIA芯片倒装，避免封装过程中由于打线引入了太多的寄生参数。
Description
技术领域
本发明涉及芯片封装技术领域，具体为一种高速率探测器芯片的TO-CAN封装方法及装置。
背景技术
随着云计算、移动互联网、物联网、三网融合等新型应用对于带宽及灵敏度需求的推动，光通信市场进入高速发展期。作为光信号接收端的探测器芯片是光模块接收端的核心光芯片，具有重要的战略地位。随着光模块通信速率提高，距离变长，且要求的接受信号的反应时间缩短，对接收端探测器器件的要求也越来越高。目前，在大多数应用场景中，探测器PD/APD芯片需要和TIA芯片一起封装到体积有限的TO-CAN里面，常规的操作是将探测器芯片和TIA芯片共晶焊在TO底座之上，通过打线的方式连接探测器芯片，TIA芯片和TO底座的各个管脚。随着速率的不断提升，在保证接收信号不失真，不延迟的情况下，对探测器芯片和TIA芯片的灵敏度，以及封装打线的要求也越来越高。由于各芯片和TO底座管脚较多，采用传统的互联打线方式会引入许多的寄生参数，导致真实使用时灵敏度和带宽降低太多，特别是在25Gbps及以上的高速率光模块中，额外引入的外部寄生参数越多，会导致光模块接受信号的性能下降。从技术上，该传统方式存在不足，影响高速率光模块的正常使用。
对于探测器芯片的TO-CAN封装：文献CN212461686U在探测器封装时采用金丝键合方式连接探测器和TO底座，即均采用打金线的方式进行连接，文献CN214954233U在构建光模块时设置TO底座，为了实现电路通路将导电片和TO底座相连接。
目前传统的探测器芯片的TO-CAN封装方式是把PD/APD芯片和TIA芯片分别共晶焊在TO底座之上，再通过金属打线的方式互联每个芯片和TO底座的管脚。由于探测器芯片，TIA芯片和TO底座管脚数量多，位置排布紧凑且距离受限，要达到使用上的互联，通过打线的方式，会需要打至少十几到二十几根数量和长度不等的线，虽然TO-CAN封装是气密性封装，但使用过程中的晃动，跌落以及长时间后，金线可能坍塌，搭连，造成个别管脚的短路，从而引起光模块的失效以及报废。这些都是潜在的风险。金属打线互联的工艺，需要专门的设备，在芯片贴片完成后，需要上下料转运，以及人工和工时去完成打线工艺，由于管脚排布紧密，空间小，工艺的不便利性也可能造成良率的损失。
发明内容
本发明的目的在于提供一种高速率探测器芯片的TO-CAN封装方法及装置，至少可以解决现有技术中的部分缺陷。
为实现上述目的，本发明实施例提供如下技术方案：一种高速率探测器芯片的TO-CAN封装方法，包括如下步骤：
S1，将TIA芯片倒装贴装在陶瓷基板上，并使所述TIA芯片的所有接地管脚均与所述陶瓷基板的GND金属圈电连接，同时使所述TIA芯片上除接地管脚外的部分管脚与所述陶瓷基板上的部分金属区一一对应电连接；TIA芯片仅IN管脚采用金线与探测器芯片连接，其他管脚均直接与陶瓷基板接触式电连接；
S2，在贴装和电连接完毕后，再将所述陶瓷基板共晶焊接在TO底座上，并使使得所述陶瓷基板上的各个金属区与所述TO底座上的各个管脚一一对应电连接；
S3，接着将探测器芯片贴装在所述TIA芯片上，并使所述探测器芯片的正极与所述TIA芯片上对应IN管脚电连接，同时使所述探测器芯片的负极与所述陶瓷基板上对应的金属区电连接。
进一步，所述陶瓷基板的VCC金属区、Vout+金属区、Vout-金属区以及Reset金属区均设有金属延长区，以增大金属区范围；所述TIA芯片上的各管脚均与对应陶瓷基板的金属延长区直接接触式电连接，与所述GND金属圈线路隔绝。
进一步，所述陶瓷基板的VCC金属区的金属延长区内设置有电阻或电容，使得陶瓷基板VCC金属区和对应的金属延长区之间根据阻抗匹配需求可选择性的串联电容或者电阻。
进一步，还包括与所述TO底座连接的多根接地立柱，各所述接地立柱与所述GND金属圈连接，所述接地立柱的高度控制在使所述陶瓷基板的底面与管脚平齐。
进一步，所述TIA芯片的VCC管脚、Vout+管脚、Vout-管脚和Reset管脚在所述TIA芯片的下表面，所述TIA芯片的IN管脚在所述TIA芯片的上表面。
进一步，所述陶瓷基板上有n个金属区，n＞1，每个金属区都对应设有金属延长区，其中n-1个金属区对应的金属延长区与所述TO底座上的n-1个管脚一一对应接触式电连接，余下1个陶瓷基板的金属区的金属延长区与所述探测器芯片负极连接。
本发明实施例还提供如下技术方案：一种用于高速率探测器芯片的TO-CAN封装装置，包括陶瓷基板、TIA芯片、TO底座、探测器芯片，其中TIA芯片倒装贴装在陶瓷基板上，并使所述TIA芯片的所有接地管脚均与所述陶瓷基板的GND金属圈电连接，同时使所述TIA芯片上除接地管脚外的部分管脚与所述陶瓷基板上的部分金属区一一对应电连接；TIA芯片仅IN管脚采用金线与探测器芯片连接，其他管脚均直接与陶瓷基板接触式电连接；所述陶瓷基板共晶焊接在TO底座上，并使得所述陶瓷基板上的各个金属区与所述TO底座上的各个管脚一一对应电连接；探测器芯片贴装在所述TIA芯片上，并使所述探测器芯片的正极与所述TIA芯片上IN管脚电连接，同时使所述探测器芯片的负极与所述陶瓷基板上对应的金属区电连接。
进一步，所述TIA芯片的VCC管脚与所述陶瓷基板上的VCC金属区电连接，所述TIA芯片上的Vout+管脚和Vout-管脚分别与所述陶瓷基板上的Vout+金属区和Vout-金属区电连接，所述TIA芯片的Reset管脚与所述陶瓷基板的Reset金属区电连接；陶瓷基板上的五块金属区能够与对应位置的TO底座管脚共晶焊在一起电路连接相通，且让GND金属圈和TO底座连接接地；各管脚金属区贯通整个陶瓷基板，且各金属延长区与对应的管脚金属区相连，与GND金属圈线路隔绝，所述陶瓷基板的所述VCC金属区与其金属延长区之间以及所述陶瓷基板的PD金属区与其金属延长区之间均串联有电容或电阻，用来阻抗匹配。
进一步，所述TIA芯片的VCC管脚、Vout+管脚、Vout-管脚和Reset管脚在所述TIA芯片的下表面，所述TIA芯片的IN管脚在所述TIA芯片的上表面。
进一步，所述陶瓷基板上有n个金属区，n＞1，每个金属区都对应设有金属延长区，其中n-1个金属区对应的金属延长区与所述TO底座上的n-1个管脚一一对应接触式电连接，余下1个陶瓷基板的金属区的金属延长区与所述探测器芯片负极连接。
与现有技术相比，本发明的有益效果是：一种高速率探测器芯片的TO-CAN封装方法，通过TIA芯片倒装焊在有电路设计的陶瓷基板上的方法，通过直接接触式电连接最大限度的在TO-CAN封装过程中减少了互联打线的数量，避免了在高速率探测器芯片封装过程中由于打线引入了太多的寄生参数，从而导致光模块接受信号的灵敏度和带宽的下降；同时，由于把TIA芯片和探测器芯片都放置在陶瓷基板上，陶瓷基板也与TO底座各管脚同时相连，也通过金属延长区的设置对整个器件起到了一个增大接触面积散热的作用，对于此封装工艺的改进，因为打线的数量减少，提升了生产效率，降低了金线坍塌导致不良和失效的风险。
附图说明
图1为本发明实施例提供的一种高速率探测器芯片的TO-CAN封装方法的陶瓷基板的俯视视角示意图；
图2为本发明实施例提供的一种高速率探测器芯片的TO-CAN封装方法的TIA芯片倒装后的俯视视角的示意图；
图3为本发明实施例提供的一种高速率探测器芯片的TO-CAN封装方法的TO底座的俯视视角的示意图；
图4为本发明实施例提供的一种高速率探测器芯片的TO-CAN封装方法的陶瓷基板的侧视视角的示意图；
图5为本发明实施例提供的一种高速率探测器芯片的TO-CAN封装方法的探测器芯片的俯视视角的示意图；
图6为本发明实施例提供的一种高速率探测器芯片TO-CAN封装完后的示意图；
附图标记中：1-陶瓷基板；2-GND金属圈；3-VCC金属区；4-PD金属区；5-Reset金属区；6-Vout-金属区；7-Vout+金属区；8-金属延长区；9-接地立柱；10-电容或电阻；11-TIA芯片；12-接地管脚；13-VCC管脚；14-IN管脚；15-Reset管脚；16-Vout-管脚；17-Vout+管脚；18-TO底座；19-TO接地引脚；20-绝缘环绕树脂；21-探测器芯片；22-光敏面；23-正极；24-负极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一：
请参阅图1至图6，本发明实施例提供一种高速率探测器芯片的TO-CAN封装方法，包括如下步骤：S1，将TIA芯片11倒装贴装在陶瓷基板1上，并使所述TIA芯片11的所有接地管脚均与所述陶瓷基板1的GND金属圈2电连接，同时使所述TIA芯片11上的部分管脚与所述陶瓷基板1上的部分金属区一一对应电连接；TIA芯片仅IN管脚采用金线与探测器芯片连接，其他管脚均直接与陶瓷基板接触式电连接；S2，在贴装和电连接完毕后，再将所述陶瓷基板1共晶焊接在TO底座18上，并使所述陶瓷基板1上的各个金属区与所述TO底座18上的各个管脚一一对应电连接；S3，接着将探测器芯片21贴装在所述TIA芯片11上，并使所述探测器芯片21的正极23与所述TIA芯片11上IN管脚电连接，同时使所述探测器芯片21的负极24与所述陶瓷基板1上对应的金属区电连接。在本实施例中，通过TIA芯片11倒装焊在有电路设计的陶瓷基板1上的方法，最大限度的在TO-CAN封装过程中减少了互联打线的数量，整个TO封装只用打连接23、24的两根线，大大缩短了打线的工艺时间，提升了生产效率，且降低了金线坍塌导致不良和失效的风险，而且由于减少了打线，避免了在高速率探测器芯片21封装过程中由于打线引入了太多的寄生参数，可整体提升信号传输的灵敏度和带宽，提高了产品性能，同时，由于把TIA芯片11和探测器芯片21都放置在陶瓷基板1上，陶瓷基板1也与TO底座18各管脚同时相连，对整个器件起到了一个增大接触面积散热的作用，对于此封装工艺的改进，因为打线的数量减少，提升了生产效率，降低了金线坍塌导致不良和失效的风险。
整个方案集成度高，陶瓷基板1的电路结构可根据不同产品进行提前设计，便于批量生产，相比传统的每个芯片单独贴装打线的模式，在相对空间狭小的TO底座18上不必在封装过程中进行每个芯片的位置和角度的单独调整，避免了人工带来的操作误差。TO底座18上具有TO接地引脚19。
具体地，在封装探测器芯片21前，先完成TIA芯片11、陶瓷基板1以及TO底座18的安装，利用TIA芯片11倒装贴覆可以减少封装过程中的打线，从而避免传统封装中会出现的各种问题，同时由于芯片都贴在陶瓷基板1上，散热效果也可以大大提升。重复这几个步骤，可以批量生产，减少人工连线造成的误差。
以下为具体实施例：
作为本发明实施例的优化方案，请参阅图1至图6，在所述S1步骤中，所述TIA芯片11上的VCC管脚13与所述陶瓷基板1上的VCC金属区3电连接，所述TIA芯片11上的Vout+管脚17和Vout-管脚16分别与所述陶瓷基板1上的Vout+金属区7和Vout-金属区6电连接，所述TIA芯片11的Reset管脚15与所述陶瓷基板1的Reset金属区5电连接。在本实施例中，如图1所示，陶瓷基板1上的五块金属区能够与对应位置的TO底座18管脚共晶焊在一起电路连接相通，且让GND金属圈2和TO底座18连接接地。各管脚金属区贯通整个陶瓷基板1，且各金属延长区8与对应的管脚金属区相连，与GND金属圈2线路隔绝，所述陶瓷基板1的所述VCC金属区3与其金属延长区8之间以及所述陶瓷基板1的PD金属区4与其金属延长区8之间均串联有电容或电阻10，用来阻抗匹配，其中电容或电阻10的数量可以有多个，并不限制于图1中所示的一个，若有多个，串联即可。以图1中左侧金属延长区3为例，如果需要连接电容或者电阻10时，可直接将TIA芯片相应管脚直接电连接到电容或电阻10的上方区域，此时电路通过电容或电阻10；如果不需要连接电容或者电阻10时，可直接将TIA芯片相应管脚直接电连接到电容或电阻10的下方区域。整个陶瓷基板1设计做到必要的电路通路，接地，和各线路之间的隔绝。
作为本发明实施例的优化方案，请参阅图1至图6，在所述S2步骤中，所述陶瓷基板1上的VCC金属区3、Vout+金属区7，Vout-金属区6、Reset金属区5依次与TO底座18的VCC管脚13、Vout+管脚17、Vout-管脚16以及Reset管脚15一一对应连接。在本实施例中，TO底座18管脚定义与陶瓷基板1各金属区的定义，位置保持一致，使之在陶瓷基板1贴片后能完好的与TO底座18各管脚相连接，且各线路相隔绝。
陶瓷基板1上有n个金属区时，n＞1，每个金属区都对应设有金属延长区，其中n-1个金属区与TO底座18上的n-1个管脚一一对应，余下1个陶瓷基板金属区与探测器芯片负极连接。如图6所示，陶瓷基板1上有五个金属区，每个金属区都对应设有金属延长区，这五个金属区中的其中四个与TO底座18上的四个管脚一一对应连接。剩下的陶瓷基板金属区4要与探测器芯片负极24连接。所述陶瓷基板的VCC金属区、Vout+金属区、Vout-金属区以及Reset金属区均设有金属延长区，所述TIA芯片上的各管脚均与对应的金属延长区直接接触式电连接，与所述GND金属圈线路隔绝。本申请中通过在陶瓷基板上设置金属延长区扩大了陶瓷基板金属区范围，便于与TIA芯片或TO底座相应管脚接触式连接，避免了现有方案中在TIA芯片和陶瓷芯片之间，以及陶瓷芯片和TO底座之间均采用上十根金线连接，进而提升了器件性能，增大了散热面积。
作为本发明实施例的优化方案，请参阅图1至图6，还包括与所述TO底座18连接的多根接地立柱9，各所述接地立柱9与所述GND金属圈2连接，所述接地立柱9的高度控制在使所述陶瓷基板1的底面与管脚平齐。在本实施例中，接地立柱9的数量有四根，四根所述接地立柱9呈方形布设，每根所述接地立柱9的高度为300μm。这是由于TO底座18管脚与TO底座18有大概300um高度差，接地立柱9的作用是使整个陶瓷基板1底面与管脚平齐，起到稳定作用。
作为本发明实施例的优化方案，请参阅图1至图6，在所述S3步骤中，将所述探测器芯片21的光敏面22对应整个TO底座18的居中位置贴在所述TIA芯片11上。所述探测器芯片21的正极23与所述TIA芯片11的IN管脚14打线相连，所述探测器芯片21的负极24与所述陶瓷基板1的PD金属区4的金属延长区8打线相连。在本实施例中，请参阅图5，探测器芯片21的光敏面22朝上，接受外部光信号接入，保证其居中收光，底部衬底部分方便与TIA芯片11贴合。正，负极24朝上，方便与TIA芯片11和TO底座18管脚连接打线。
作为本发明实施例的优化方案，请参阅图1至图6，所述TIA芯片11的VCC管脚13、Vout+管脚17、Vout-管脚16和Reset管脚15在所述TIA芯片11的下表面，所述TIA芯片11的IN管脚14在所述TIA芯片11的上表面。在本实施例中，TIA芯片11上所有接地管脚12排列与陶瓷基板1上GND金属圈2范围一致，当TIA芯片11贴上陶瓷基板1时保证每个管脚与陶瓷基板1上的GND金属圈2相连接地。TIA芯片11上的VCC管脚13，Vout+管脚17，Vout-管脚16和Reset管脚15在TIA芯片11下表面，位置保证在贴在陶瓷基板1上与对应的陶瓷基板1各管脚金属延长区8相连接，且与其他线路隔绝，使TIA芯片11与陶瓷基板1线路相连接。TIA芯片11的IN管脚14在TIA芯片11上表面，方便与探测器芯片21打线连接。通过这种位置设置方式，TIA芯片的大部分管脚可以直接和下方TO底座直接接触式电连接。而在现有技术中，TIA芯片的管脚均设置于芯片上方。此外，通过这种设置管脚的方式，TIA芯片的大部分连接电路隐藏于下表面，封装后无法直接看到，进一步增强了保密性。
作为本发明实施例的优化方案，请参阅图1至图6，所述TO底座18的各个管脚周围设有绝缘环绕树脂20。在本实施例中，绝缘环绕树脂20可以实现隔绝。
实施例二：
请参阅图1至图6，本发明实施例还提供一种高速率探测器芯片的TO-CAN封装装置，与上述实施例的方法中的结构一致。具体包括陶瓷基板1、TIA芯片11、TO底座18、探测器芯片21，其中TIA芯片11倒装贴装在陶瓷基板1上，并使所述TIA芯片11的所有接地管脚均与所述陶瓷基板1的GND金属圈2电连接，同时使所述TIA芯片11上除接地管脚外的部分管脚与所述陶瓷基板1上的部分金属区一一对应电连接；TIA芯片11仅IN管脚14采用金线与探测器芯片21连接，其他管脚均直接与陶瓷基板接触式电连接；所述陶瓷基板共晶焊接在TO底座上，并使得所述陶瓷基板1上的各个金属区与所述TO底座18上的各个管脚一一对应电连接；探测器芯片21贴装在所述TIA芯片11上，并使所述探测器芯片21的正极与所述TIA芯片11上IN管脚14电连接，同时使所述探测器芯片21的负极与所述陶瓷基板1上对应的金属区电连接。在本实施例中，通过TIA芯片11倒装焊在有电路设计的陶瓷基板1上的方法，最大限度的在TO-CAN封装过程中减少了互联打线的数量，整个TO封装只用打连接23、24的两根线，大大缩短了打线的工艺时间，提升了生产效率，且降低了金线坍塌导致不良和失效的风险，而且由于减少了打线，避免了在高速率探测器芯片21封装过程中由于打线引入了太多的寄生参数，可整体提升信号传输的灵敏度和带宽，提高了产品性能，同时，由于把TIA芯片11和探测器芯片21都放置在陶瓷基板1上，陶瓷基板1也与TO底座18各管脚同时相连，对整个器件起到了一个增大接触面积散热的作用，对于此封装工艺的改进，因为打线的数量减少，提升了生产效率，降低了金线坍塌导致不良和失效的风险。
整个方案集成度高，陶瓷基板1的电路结构可根据不同产品进行提前设计，便于批量生产，相比传统的每个芯片单独贴装打线的模式，在相对空间狭小的TO底座18上不必在封装过程中进行每个芯片的位置和角度的单独调整，避免了人工带来的操作误差。
作为本发明实施例的优化方案，请参阅图1至图6，所述TIA芯片11上的VCC管脚13与所述陶瓷基板1上的VCC金属区3接触式电连接，所述TIA芯片11上的Vout+管脚17和Vout-管脚16分别与所述陶瓷基板1上的Vout+金属区7和Vout-金属区6接触式电连接，所述TIA芯片11的Reset管脚15与所述陶瓷基板1的Reset金属区5接触式电连接。所述陶瓷基板1的VCC金属区3、Vout+金属区7、Vout-金属区6以及Reset金属区5均设有金属延长区，所述TIA芯片11上的各管脚均与对应陶瓷基板1的金属延长区接触式电连接，与所述GND金属圈2线路隔绝。所述陶瓷基板1的VCC金属区3的金属延长区内设置有电阻或电容。所述电阻或电容有多个，各所述电阻或各所述电容串联。在本实施例中，所述陶瓷基板1的所述VCC金属区3与其金属延长区8之间以及所述陶瓷基板1的PD金属区4与其金属延长区8之间均串联有电容或电阻10，用来阻抗匹配，其中电容或电阻10的数量可以有多个，并不限制于图1中所示的一个，若有多个，串联即可。以图1中左侧金属延长区3为例，如果需要连接电容或者电阻10时，可直接将TIA芯片相应管脚直接电连接到电容或电阻10的上方区域，此时电路通过电容或电阻10；如果不需要连接电容或者电阻10时，可直接将TIA芯片相应管脚直接电连接到电容或电阻10的下方区域。整个陶瓷基板1设计做到必要的电路通路，接地，和各线路之间的隔绝。
作为本发明实施例的优化方案，请参阅图1至图6，所述陶瓷基板1上有n个金属区，n＞1，每个金属区都对应设有金属延长区，其中n-1个金属区对应的金属延长区与所述TO底座上的n-1个管脚一一对应接触式电连接，余下1个陶瓷基板的金属区的金属延长区与所述探测器芯片负极连接。在本实施例中，如图6所示，陶瓷基板1上有五个金属区，每个金属区都对应设有金属延长区，这五个金属区中的其中四个与TO底座18上的四个管脚一一对应连接。剩下的陶瓷基板金属区4要与探测器芯片负极24连接。所述陶瓷基板1的VCC金属区3、Vout+金属区7、Vout-金属区6以及Reset金属区5均设有金属延长区，所述TIA芯片11上的各管脚均与对应的金属延长区直接接触式电连接，与所述GND金属圈2线路隔绝。本申请中通过在陶瓷基板1上设置金属延长区扩大了陶瓷基板金属区范围，便于与TIA芯片11或TO底座18相应管脚接触式连接，避免了现有方案中在TIA芯片和陶瓷芯片之间，以及陶瓷芯片和TO底座之间均采用上十根金线连接，进而提升了器件性能，增大了散热面积。
作为本发明实施例的优化方案，请参阅图1至图6，所述TIA芯片11的VCC管脚13、Vout+管脚17、Vout-管脚16和Reset管脚15在所述TIA芯片11的下表面，所述TIA芯片11的IN管脚14在所述TIA芯片11的上表面。在本实施例中，TIA芯片11上所有接地管脚12排列与陶瓷基板1上GND金属圈2范围一致，当TIA芯片11贴上陶瓷基板1时保证每个管脚与陶瓷基板1上的GND金属圈2相连接地。TIA芯片11上的VCC管脚13，Vout+管脚17，Vout-管脚16和Reset管脚15在TIA芯片11下表面，位置保证在贴在陶瓷基板1上与对应的陶瓷基板1各管脚金属延长区8相连接，且与其他线路隔绝，使TIA芯片11与陶瓷基板1线路相连接。TIA芯片11的IN管脚14在TIA芯片11上表面，方便与探测器芯片21打线连接。通过这种位置设置方式，TIA芯片的大部分管脚可以直接和下方TO底座直接接触式电连接。而在现有技术中，TIA芯片的管脚均设置于芯片上方。此外，通过这种设置管脚的方式，TIA芯片的大部分连接电路隐藏于下表面，封装后无法直接看到，进一步增强了保密性。
作为本发明实施例的优化方案，请参阅图1至图6，还包括与所述TO底座连接的多根接地立柱，各所述接地立柱与所述GND金属圈连接，所述接地立柱的高度控制在使所述陶瓷基板的底面与管脚平齐。在本实施例中，接地立柱9的数量有四根，四根所述接地立柱9呈方形布设，每根所述接地立柱9的高度为300μm。这是由于TO底座18管脚与TO底座18有大概300um高度差，接地立柱9的作用是使整个陶瓷基板1底面与管脚平齐，起到稳定作用。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (10)
1.一种高速率探测器芯片的TO-CAN封装方法，其特征在于，包括如下步骤：
S1，将TIA芯片倒装贴装在陶瓷基板上，并使所述TIA芯片的所有接地管脚均与所述陶瓷基板的GND金属圈电连接，同时使所述TIA芯片上除接地管脚外的部分管脚与所述陶瓷基板上的部分金属区一一对应电连接；TIA芯片仅IN管脚采用金线与探测器芯片连接，其他管脚均直接与陶瓷基板接触式电连接；
S2，在贴装和电连接完毕后，再将所述陶瓷基板共晶焊接在TO底座上，并使得所述陶瓷基板上的各个金属区与所述TO底座上的各个管脚一一对应电连接；
S3，接着将探测器芯片贴装在所述TIA芯片上，并使所述探测器芯片的正极与所述TIA芯片上IN管脚电连接，同时使所述探测器芯片的负极与所述陶瓷基板上对应的金属区电连接。
2.如权利要求1所述的高速率探测器芯片的TO-CAN封装方法，其特征在于：所述陶瓷基板的VCC金属区、Vout+金属区、Vout-金属区以及Reset金属区均设有金属延长区，以增大金属区范围；所述TIA芯片上的各管脚均与对应陶瓷基板的金属延长区直接接触式电连接，与所述GND金属圈线路隔绝。
3.如权利要求2所述的高速率探测器芯片的TO-CAN封装方法，其特征在于：所述陶瓷基板的VCC金属区的金属延长区内设置有电阻或电容，使得陶瓷基板VCC金属区和对应的金属延长区之间根据阻抗匹配需求可选择性的串联电容或者电阻。
4.如权利要求1所述的高速率探测器芯片的TO-CAN封装方法，其特征在于：还包括与所述TO底座连接的多根接地立柱，各所述接地立柱与所述GND金属圈连接，所述接地立柱的高度控制在使所述陶瓷基板的底面与管脚平齐。
5.如权利要求1所述的高速率探测器芯片的TO-CAN封装方法，其特征在于：所述TIA芯片的VCC管脚、Vout+管脚、Vout-管脚和Reset管脚在所述TIA芯片的下表面，所述TIA芯片的IN管脚在所述TIA芯片的上表面。
6.如权利要求1所述的高速率探测器芯片的TO-CAN封装方法，其特征在于：所述陶瓷基板上有n个金属区，n＞1，每个金属区都对应设有金属延长区，其中n-1个金属区对应的金属延长区与所述TO底座上的n-1个管脚一一对应接触式电连接，余下1个陶瓷基板的金属区的金属延长区与所述探测器芯片负极连接。
7.一种用于高速率探测器芯片的TO-CAN封装装置，其特征在于，包括陶瓷基板、TIA芯片、TO底座、探测器芯片，其中TIA芯片倒装贴装在陶瓷基板上，并使所述TIA芯片的所有接地管脚均与所述陶瓷基板的GND金属圈电连接，同时使所述TIA芯片上除接地管脚外的部分管脚与所述陶瓷基板上的部分金属区一一对应电连接；TIA芯片仅IN管脚采用金线与探测器芯片连接，其他管脚均直接与陶瓷基板接触式电连接；所述陶瓷基板共晶焊接在TO底座上，并使得所述陶瓷基板上的各个金属区与所述TO底座上的各个管脚一一对应电连接；探测器芯片贴装在所述TIA芯片上，并使所述探测器芯片的正极与所述TIA芯片上IN管脚电连接，同时使所述探测器芯片的负极与所述陶瓷基板上对应的金属区电连接。
8.如权利要求7所述的用于高速率探测器芯片的TO-CAN封装装置，其特征在于：所述TIA芯片的VCC管脚与所述陶瓷基板上的VCC金属区电连接，所述TIA芯片上的Vout+管脚和Vout-管脚分别与所述陶瓷基板上的Vout+金属区和Vout-金属区电连接，所述TIA芯片的Reset管脚与所述陶瓷基板的Reset金属区电连接；陶瓷基板上的五块金属区能够与对应位置的TO底座管脚共晶焊在一起电路连接相通，且让GND金属圈和TO底座连接接地；各管脚金属区贯通整个陶瓷基板，且各金属延长区与对应的管脚金属区相连，与GND金属圈线路隔绝，所述陶瓷基板的所述VCC金属区与其金属延长区之间以及所述陶瓷基板的PD金属区与其金属延长区之间均串联有电容或电阻，用来阻抗匹配。
9.如权利要求7所述的用于高速率探测器芯片的TO-CAN封装装置，其特征在于：所述TIA芯片的VCC管脚、Vout+管脚、Vout-管脚和Reset管脚在所述TIA芯片的下表面，所述TIA芯片的IN管脚在所述TIA芯片的上表面。
10.如权利要求7所述的用于高速率探测器芯片的TO-CAN封装装置，其特征在于：所述陶瓷基板上有n个金属区，n＞1，每个金属区都对应设有金属延长区，其中n-1个金属区对应的金属延长区与所述TO底座上的n-1个管脚一一对应接触式电连接，余下1个陶瓷基板的金属区的金属延长区与所述探测器芯片负极连接。
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