JP2018098316A - ドーパント導入方法および熱処理方法 - Google Patents

ドーパント導入方法および熱処理方法 Download PDF

Info

Publication number
JP2018098316A
JP2018098316A JP2016240162A JP2016240162A JP2018098316A JP 2018098316 A JP2018098316 A JP 2018098316A JP 2016240162 A JP2016240162 A JP 2016240162A JP 2016240162 A JP2016240162 A JP 2016240162A JP 2018098316 A JP2018098316 A JP 2018098316A
Authority
JP
Japan
Prior art keywords
dopant
semiconductor wafer
temperature
flash
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016240162A
Other languages
English (en)
Other versions
JP6768481B2 (ja
Inventor
和彦 布施
Kazuhiko Fuse
和彦 布施
英昭 谷村
Hideaki TANIMURA
英昭 谷村
加藤　慎一
Shinichi Kato
慎一 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Screen Holdings Co Ltd
Original Assignee
Screen Holdings Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Screen Holdings Co Ltd filed Critical Screen Holdings Co Ltd
Priority to JP2016240162A priority Critical patent/JP6768481B2/ja
Priority to TW106135598A priority patent/TWI656563B/zh
Priority to TW108101215A priority patent/TWI733077B/zh
Priority to US15/819,943 priority patent/US10121664B2/en
Priority to KR1020170158376A priority patent/KR102035904B1/ko
Publication of JP2018098316A publication Critical patent/JP2018098316A/ja
Priority to KR1020190126142A priority patent/KR102151357B1/ko
Priority to JP2020158325A priority patent/JP6945703B2/ja
Application granted granted Critical
Publication of JP6768481B2 publication Critical patent/JP6768481B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H01L21/2256—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides through the applied layer
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F27—FURNACES; KILNS; OVENS; RETORTS
    • F27B—FURNACES, KILNS, OVENS, OR RETORTS IN GENERAL; OPEN SINTERING OR LIKE APPARATUS
    • F27B17/00—Furnaces of a kind not covered by any preceding group
    • F27B17/0016—Chamber type furnaces
    • F27B17/0025—Especially adapted for treating semiconductor wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H01L21/2686—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation using incoherent radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68707—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a robot blade, or gripped by a gripper for conveyance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/6875—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a plurality of individual support members, e.g. support posts or protrusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

【課題】欠陥を生じさせることなく必要十分なドーパントを導入し、かつ、高い活性化率を得ることができるドーパント導入方法および熱処理方法を提供する。
【解決手段】半導体ウェハーの表面にドーパントを含む薄膜を成膜する。ドーパントを含む薄膜が成膜された半導体ウェハーをハロゲンランプからの光照射によって第１ピーク温度Ｔｓに急速加熱して薄膜から半導体ウェハーの表面にドーパントを拡散させる。急速加熱による熱拡散であれば、欠陥を生じさせることなく必要十分なドーパントを半導体ウェハーに導入することができる。さらに、その半導体ウェハーにフラッシュランプからフラッシュ光を照射して半導体ウェハーの表面を第２ピーク温度Ｔｐに加熱してドーパントを活性化させる。照射時間の極めて短いフラッシュ光照射であれば、ドーパントを過剰に拡散させることなく、高い活性化率を得ることができる。
【選択図】図１０

Description

本発明は、半導体基板にドーパントを導入して活性化させるドーパント導入方法および熱処理方法に関する。
半導体デバイスの製造プロセスにおいて、単結晶のシリコンまたはゲルマニウムへのドーパントの導入は必要不可欠な工程である。ドーパントを導入することによって、ｎ型半導体またはｐ型半導体が作成される。ドーパントの導入は、典型的にはシリコン等の半導体基板にボロン（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）等のドーパント原子をイオン注入し、その半導体基板にアニール処理を施してドーパント原子を活性化させることによって実現される。
また、近年、従来の平面型（プレーナ型）のデバイス構造を立体的な構造としてデバイス性能を高める試みがなされている（例えば、ＦｉｎＦＥＴ等）。このような立体的な構造の場合、従来より主流であったイオン注入法では必要な箇所へのドーパント注入が困難なことがある。また、イオン注入には、注入時に半導体基板の内部にダメージを与えて結晶欠陥を発生させるという問題がある。このため、イオン注入とは異なるドーパント導入技術として、ボロンやリン等のドーパントを添加した酸化物の薄膜（ＰＳＧ膜、ＢＳＧ膜等）を半導体基板上に成膜し、それにアニール処理を施すことによってドーパント原子を当該薄膜から半導体中に拡散させることが提案されている（例えば、特許文献１等）。
特開２００７−２０１３３７号公報
一方、半導体技術の進展にともなって、より小さな熱容量のプロセスが要求されており、例えばフラッシュランプアニール（ＦＬＡ）のようなミリセカンドオーダー或いはナノセカンドオーダーの極短時間の熱処理プロセスが主流となってきている。しかし、ＰＳＧ膜等を成膜する時点にて半導体基板の表面には不可避的に自然酸化膜が形成されており、フラッシュランプアニールの如き極短時間の熱処理プロセスでは、ドーパントを含む膜からその酸化膜を超えて半導体基板に十分なドーパントを拡散させることは困難である。
また、フラッシュランプアニールに比較すると長時間の熱処理プロセスであるスパイクＲＴＡ(Rapid Thermal Annealing)を用いれば、酸化膜を超えて半導体基板にドーパントを拡散させることができるものの、拡散したドーパントの活性化率が低いという問題がある。さらに、スパイクＲＴＡでは、半導体基板の表面から過剰に深くまでドーパントが拡散しすぎるおそれもある。
本発明は、上記課題に鑑みてなされたものであり、欠陥を生じさせることなく必要十分なドーパントを導入し、かつ、高い活性化率を得ることができるドーパント導入方法および熱処理方法を提供することを目的とする。
上記課題を解決するため、請求項１の発明は、半導体基板にドーパントを導入して活性化させるドーパント導入方法において、半導体基板の表面にドーパントを含む薄膜を形成する成膜工程と、ハロゲンランプからの光照射によって前記半導体基板を第１の温度に加熱して前記薄膜から前記半導体基板の表面に前記ドーパントを拡散させる第１加熱工程と、前記ハロゲンランプを消灯または前記ハロゲンランプの出力を低下させて前記半導体基板を前記第１の温度よりも低い第２の温度に降温させる降温工程と、前記半導体基板にフラッシュランプからフラッシュ光を照射して前記半導体基板の表面を前記第２の温度よりも高い第３の温度に加熱して前記ドーパントを活性化させる第２加熱工程と、を備えることを特徴とする。
また、請求項２の発明は、請求項１の発明に係るドーパント導入方法において、前記第３の温度は前記第１の温度よりも高温であることを特徴とする。
また、請求項３の発明は、請求項１または請求項２の発明に係るドーパント導入方法において、前記第１加熱工程の前に、前記半導体基板を収容するチャンバー内を１３３３０Ｐａ以下にまで減圧する減圧工程をさらに備えることを特徴とする。
また、請求項４の発明は、請求項１または請求項２の発明に係るドーパント導入方法において、前記薄膜はＰＳＧ膜またはＢＳＧ膜であり、前記第１加熱工程は、水素を含む雰囲気中にて実行し、前記第２加熱工程は、水素を排除した雰囲気中にて実行することを特徴とする。
また、請求項５の発明は、その表面にドーパントを含む薄膜を形成した半導体基板を加熱し、当該半導体基板にドーパントを導入して活性化する熱処理方法において、ハロゲンランプからの光照射によって前記半導体基板を第１の温度に加熱して前記薄膜から前記半導体基板の表面に前記ドーパントを拡散させる第１加熱工程と、前記ハロゲンランプを消灯または前記ハロゲンランプの出力を低下させて前記半導体基板を前記第１の温度よりも低い第２の温度に降温させる降温工程と、前記半導体基板にフラッシュランプからフラッシュ光を照射して前記半導体基板の表面を前記第２の温度よりも高い第３の温度に加熱して前記ドーパントを活性化させる第２加熱工程と、を備えることを特徴とする。
請求項１から請求項５の発明によれば、ハロゲンランプからの光照射によって表面にドーパントを含む薄膜が形成された半導体基板を第１の温度に加熱して薄膜から半導体基板の表面にドーパントを拡散させるため、欠陥を生じさせることなく必要十分なドーパントを半導体基板の表面に導入することができる。また、その半導体基板にフラッシュランプからフラッシュ光を照射して半導体基板の表面を第３の温度に加熱してドーパントを活性化させるため、ドーパントの過剰な拡散を抑制しつつ高い活性化率を得ることができる。
特に、請求項３の発明によれば、第１加熱工程の前に、半導体基板を収容するチャンバー内を１３３３０Ｐａ以下にまで減圧するため、低酸素雰囲気中にて半導体基板の加熱処理を行うことができ、より効果的に高い活性化率を得ることができる。
特に、請求項４の発明によれば、第１加熱工程は水素を含む雰囲気中にて実行し、第２加熱工程は水素を排除した雰囲気中にて実行するため、第１加熱工程では効率良くドーパントを薄膜から半導体基板に拡散させることができるとともに、第２加熱工程ではドーパントの過剰な拡散を抑制することができる。
本発明に係るドーパント導入方法および熱処理方法に使用する熱処理装置の構成を示す縦断面図である。 保持部の全体外観を示す斜視図である。 サセプタの平面図である。 サセプタの断面図である。 移載機構の平面図である。 移載機構の側面図である。 複数のハロゲンランプの配置を示す平面図である。 フラッシュランプの駆動回路を示す図である。 ドーパントを含む薄膜が成膜された半導体ウェハーの表面の構造を模式的に示す図である。 第１実施形態における半導体ウェハーの表面温度の変化を示す図である。 ドーパントが導入された半導体ウェハーの表面の構造を模式的に示す図である。 ドーパントを含む薄膜が成膜された時点でのドーパント濃度プロファイルを示す図である。 ハロゲンランプによる急速加熱が実行された時点でのドーパント濃度プロファイルを示す図である。 フラッシュランプによるフラッシュ加熱が実行された時点でのドーパント濃度プロファイルを示す図である。
以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。
＜第１実施形態＞
まず、本発明に係るドーパント導入方法を実施する際に必要となる熱処理を実行する熱処理装置について説明する。図１は、本発明に係るドーパント導入方法および熱処理方法に使用する熱処理装置１の構成を示す縦断面図である。図１の熱処理装置１は、基板として円板形状の半導体ウェハーＷに対してフラッシュ光照射を行うことによってその半導体ウェハーＷを加熱するフラッシュランプアニール装置である。処理対象となる半導体ウェハーＷのサイズは特に限定されるものではないが、例えばφ３００ｍｍやφ４５０ｍｍである。なお、図１および以降の各図においては、理解容易のため、必要に応じて各部の寸法や数を誇張または簡略化して描いている。
熱処理装置１は、半導体ウェハーＷを収容するチャンバー６と、複数のフラッシュランプＦＬを内蔵するフラッシュ加熱部５と、複数のハロゲンランプＨＬを内蔵するハロゲン加熱部４と、を備える。チャンバー６の上側にフラッシュ加熱部５が設けられるとともに、下側にハロゲン加熱部４が設けられている。また、熱処理装置１は、チャンバー６の内部に、半導体ウェハーＷを水平姿勢に保持する保持部７と、保持部７と装置外部との間で半導体ウェハーＷの受け渡しを行う移載機構１０と、を備える。さらに、熱処理装置１は、ハロゲン加熱部４、フラッシュ加熱部５およびチャンバー６に設けられた各動作機構を制御して半導体ウェハーＷの熱処理を実行させる制御部３を備える。
チャンバー６は、筒状のチャンバー側部６１の上下に石英製のチャンバー窓を装着して構成されている。チャンバー側部６１は上下が開口された概略筒形状を有しており、上側開口には上側チャンバー窓６３が装着されて閉塞され、下側開口には下側チャンバー窓６４が装着されて閉塞されている。チャンバー６の天井部を構成する上側チャンバー窓６３は、石英により形成された円板形状部材であり、フラッシュ加熱部５から出射されたフラッシュ光をチャンバー６内に透過する石英窓として機能する。また、チャンバー６の床部を構成する下側チャンバー窓６４も、石英により形成された円板形状部材であり、ハロゲン加熱部４からの光をチャンバー６内に透過する石英窓として機能する。
また、チャンバー側部６１の内側の壁面の上部には反射リング６８が装着され、下部には反射リング６９が装着されている。反射リング６８，６９は、ともに円環状に形成されている。上側の反射リング６８は、チャンバー側部６１の上側から嵌め込むことによって装着される。一方、下側の反射リング６９は、チャンバー側部６１の下側から嵌め込んで図示省略のビスで留めることによって装着される。すなわち、反射リング６８，６９は、ともに着脱自在にチャンバー側部６１に装着されるものである。チャンバー６の内側空間、すなわち上側チャンバー窓６３、下側チャンバー窓６４、チャンバー側部６１および反射リング６８，６９によって囲まれる空間が熱処理空間６５として規定される。
チャンバー側部６１に反射リング６８，６９が装着されることによって、チャンバー６の内壁面に凹部６２が形成される。すなわち、チャンバー側部６１の内壁面のうち反射リング６８，６９が装着されていない中央部分と、反射リング６８の下端面と、反射リング６９の上端面とで囲まれた凹部６２が形成される。凹部６２は、チャンバー６の内壁面に水平方向に沿って円環状に形成され、半導体ウェハーＷを保持する保持部７を囲繞する。チャンバー側部６１および反射リング６８，６９は、強度と耐熱性に優れた金属材料（例えば、ステンレススチール）にて形成されている。
また、チャンバー側部６１には、チャンバー６に対して半導体ウェハーＷの搬入および搬出を行うための搬送開口部（炉口）６６が形設されている。搬送開口部６６は、ゲートバルブ１８５によって開閉可能とされている。搬送開口部６６は凹部６２の外周面に連通接続されている。このため、ゲートバルブ１８５が搬送開口部６６を開放しているときには、搬送開口部６６から凹部６２を通過して熱処理空間６５への半導体ウェハーＷの搬入および熱処理空間６５からの半導体ウェハーＷの搬出を行うことができる。また、ゲートバルブ１８５が搬送開口部６６を閉鎖するとチャンバー６内の熱処理空間６５が密閉空間とされる。
また、チャンバー６の内壁上部には熱処理空間６５に処理ガスを供給するガス供給孔８１が形設されている。ガス供給孔８１は、凹部６２よりも上側位置に形設されており、反射リング６８に設けられていても良い。ガス供給孔８１はチャンバー６の側壁内部に円環状に形成された緩衝空間８２を介してガス供給管８３に連通接続されている。ガス供給管８３は処理ガス供給源８５に接続されている。また、ガス供給管８３の経路途中にはバルブ８４が介挿されている。バルブ８４が開放されると、処理ガス供給源８５から緩衝空間８２に処理ガスが送給される。緩衝空間８２に流入した処理ガスは、ガス供給孔８１よりも流体抵抗の小さい緩衝空間８２内を拡がるように流れてガス供給孔８１から熱処理空間６５内へと供給される。処理ガスとしては、例えば窒素（Ｎ２）等の不活性ガス、または、水素（Ｈ２）、アンモニア（ＮＨ３）等の反応性ガス、或いはそれらを混合した混合ガスを用いることができる（本実施形態では窒素ガス）。
一方、チャンバー６の内壁下部には熱処理空間６５内の気体を排気するガス排気孔８６が形設されている。ガス排気孔８６は、凹部６２よりも下側位置に形設されており、反射リング６９に設けられていても良い。ガス排気孔８６はチャンバー６の側壁内部に円環状に形成された緩衝空間８７を介してガス排気管８８に連通接続されている。ガス排気管８８は排気部１９０に接続されている。また、ガス排気管８８の経路途中にはバルブ８９が介挿されている。バルブ８９が開放されると、熱処理空間６５の気体がガス排気孔８６から緩衝空間８７を経てガス排気管８８へと排出される。なお、ガス供給孔８１およびガス排気孔８６は、チャンバー６の周方向に沿って複数設けられていても良いし、スリット状のものであっても良い。
また、搬送開口部６６の先端にも熱処理空間６５内の気体を排出するガス排気管１９１が接続されている。ガス排気管１９１はバルブ１９２を介して排気部１９０に接続されている。バルブ１９２を開放することによって、搬送開口部６６を介してチャンバー６内の気体が排気される。
排気部１９０としては、真空ポンプや熱処理装置１が設置される工場の排気ユーティリティを用いることができる。排気部１９０として真空ポンプを採用し、バルブ８４を閉止してガス供給孔８１から何らのガス供給を行うことなく密閉空間である熱処理空間６５の雰囲気を排気すると、チャンバー６内を真空雰囲気にまで減圧することができる。また、排気部１９０として真空ポンプを用いていない場合であっても、ガス供給孔８１からガス供給を行うことなく排気を行うことにより、チャンバー６内を大気圧未満の気圧に減圧することができる。
図２は、保持部７の全体外観を示す斜視図である。保持部７は、基台リング７１、連結部７２およびサセプタ７４を備えて構成される。基台リング７１、連結部７２およびサセプタ７４はいずれも石英にて形成されている。すなわち、保持部７の全体が石英にて形成されている。
基台リング７１は円環形状から一部が欠落した円弧形状の石英部材である。この欠落部分は、後述する移載機構１０の移載アーム１１と基台リング７１との干渉を防ぐために設けられている。基台リング７１は凹部６２の底面に載置されることによって、チャンバー６の壁面に支持されることとなる（図１参照）。基台リング７１の上面に、その円環形状の周方向に沿って複数の連結部７２（本実施形態では４個）が立設される。連結部７２も石英の部材であり、溶接によって基台リング７１に固着される。
サセプタ７４は基台リング７１に設けられた４個の連結部７２によって支持される。図３は、サセプタ７４の平面図である。また、図４は、サセプタ７４の断面図である。サセプタ７４は、保持プレート７５、ガイドリング７６および複数の基板支持ピン７７を備える。保持プレート７５は、石英にて形成された略円形の平板状部材である。保持プレート７５の直径は半導体ウェハーＷの直径よりも大きい。すなわち、保持プレート７５は、半導体ウェハーＷよりも大きな平面サイズを有する。
保持プレート７５の上面周縁部にガイドリング７６が設置されている。ガイドリング７６は、半導体ウェハーＷの直径よりも大きな内径を有する円環形状の部材である。例えば、半導体ウェハーＷの直径がφ３００ｍｍの場合、ガイドリング７６の内径はφ３２０ｍｍである。ガイドリング７６の内周は、保持プレート７５から上方に向けて広くなるようなテーパ面とされている。ガイドリング７６は、保持プレート７５と同様の石英にて形成される。ガイドリング７６は、保持プレート７５の上面に溶着するようにしても良いし、別途加工したピンなどによって保持プレート７５に固定するようにしても良い。或いは、保持プレート７５とガイドリング７６とを一体の部材として加工するようにしても良い。
保持プレート７５の上面のうちガイドリング７６よりも内側の領域が半導体ウェハーＷを保持する平面状の保持面７５ａとされる。保持プレート７５の保持面７５ａには、複数の基板支持ピン７７が立設されている。本実施形態においては、保持面７５ａの外周円（ガイドリング７６の内周円）と同心円の周上に沿って３０°毎に計１２個の基板支持ピン７７が立設されている。１２個の基板支持ピン７７を配置した円の径（対向する基板支持ピン７７間の距離）は半導体ウェハーＷの径よりも小さく、半導体ウェハーＷの径がφ３００ｍｍであればφ２７０ｍｍ〜φ２８０ｍｍ（本実施形態ではφ２７０ｍｍ）である。それぞれの基板支持ピン７７は石英にて形成されている。複数の基板支持ピン７７は、保持プレート７５の上面に溶接によって設けるようにしても良いし、保持プレート７５と一体に加工するようにしても良い。
図２に戻り、基台リング７１に立設された４個の連結部７２とサセプタ７４の保持プレート７５の周縁部とが溶接によって固着される。すなわち、サセプタ７４と基台リング７１とは連結部７２によって固定的に連結されている。このような保持部７の基台リング７１がチャンバー６の壁面に支持されることによって、保持部７がチャンバー６に装着される。保持部７がチャンバー６に装着された状態においては、サセプタ７４の保持プレート７５は水平姿勢（法線が鉛直方向と一致する姿勢）となる。すなわち、保持プレート７５の保持面７５ａは水平面となる。
チャンバー６に搬入された半導体ウェハーＷは、チャンバー６に装着された保持部７のサセプタ７４の上に水平姿勢にて載置されて保持される。このとき、半導体ウェハーＷは保持プレート７５上に立設された１２個の基板支持ピン７７によって支持されてサセプタ７４に保持される。より厳密には、１２個の基板支持ピン７７の上端部が半導体ウェハーＷの下面に接触して当該半導体ウェハーＷを支持する。１２個の基板支持ピン７７の高さ（基板支持ピン７７の上端から保持プレート７５の保持面７５ａまでの距離）は均一であるため、１２個の基板支持ピン７７によって半導体ウェハーＷを水平姿勢に支持することができる。
また、半導体ウェハーＷは複数の基板支持ピン７７によって保持プレート７５の保持面７５ａから所定の間隔を隔てて支持されることとなる。基板支持ピン７７の高さよりもガイドリング７６の厚さの方が大きい。従って、複数の基板支持ピン７７によって支持された半導体ウェハーＷの水平方向の位置ずれはガイドリング７６によって防止される。
また、図２および図３に示すように、サセプタ７４の保持プレート７５には、上下に貫通して開口部７８が形成されている。開口部７８は、放射温度計１２０（図１参照）がサセプタ７４に保持された半導体ウェハーＷの下面から放射される放射光（赤外光）を受光するために設けられている。すなわち、放射温度計１２０が開口部７８を介してサセプタ７４に保持された半導体ウェハーＷの下面から放射された光を受光し、別置のディテクタによってその半導体ウェハーＷの温度が測定される。さらに、サセプタ７４の保持プレート７５には、後述する移載機構１０のリフトピン１２が半導体ウェハーＷの受け渡しのために貫通する４個の貫通孔７９が穿設されている。
図５は、移載機構１０の平面図である。また、図６は、移載機構１０の側面図である。移載機構１０は、２本の移載アーム１１を備える。移載アーム１１は、概ね円環状の凹部６２に沿うような円弧形状とされている。それぞれの移載アーム１１には２本のリフトピン１２が立設されている。各移載アーム１１は水平移動機構１３によって回動可能とされている。水平移動機構１３は、一対の移載アーム１１を保持部７に対して半導体ウェハーＷの移載を行う移載動作位置（図５の実線位置）と保持部７に保持された半導体ウェハーＷと平面視で重ならない退避位置（図５の二点鎖線位置）との間で水平移動させる。水平移動機構１３としては、個別のモータによって各移載アーム１１をそれぞれ回動させるものであっても良いし、リンク機構を用いて１個のモータによって一対の移載アーム１１を連動させて回動させるものであっても良い。
また、一対の移載アーム１１は、昇降機構１４によって水平移動機構１３とともに昇降移動される。昇降機構１４が一対の移載アーム１１を移載動作位置にて上昇させると、計４本のリフトピン１２がサセプタ７４に穿設された貫通孔７９（図２，３参照）を通過し、リフトピン１２の上端がサセプタ７４の上面から突き出る。一方、昇降機構１４が一対の移載アーム１１を移載動作位置にて下降させてリフトピン１２を貫通孔７９から抜き取り、水平移動機構１３が一対の移載アーム１１を開くように移動させると各移載アーム１１が退避位置に移動する。一対の移載アーム１１の退避位置は、保持部７の基台リング７１の直上である。基台リング７１は凹部６２の底面に載置されているため、移載アーム１１の退避位置は凹部６２の内側となる。なお、移載機構１０の駆動部（水平移動機構１３および昇降機構１４）が設けられている部位の近傍にも図示省略の排気機構が設けられており、移載機構１０の駆動部周辺の雰囲気がチャンバー６の外部に排出されるように構成されている。
図１に戻り、チャンバー６の上方に設けられたフラッシュ加熱部５は、筐体５１の内側に、複数本（本実施形態では３０本）のキセノンフラッシュランプＦＬからなる光源と、その光源の上方を覆うように設けられたリフレクタ５２と、を備えて構成される。また、フラッシュ加熱部５の筐体５１の底部にはランプ光放射窓５３が装着されている。フラッシュ加熱部５の床部を構成するランプ光放射窓５３は、石英により形成された板状の石英窓である。フラッシュ加熱部５がチャンバー６の上方に設置されることにより、ランプ光放射窓５３が上側チャンバー窓６３と相対向することとなる。フラッシュランプＦＬはチャンバー６の上方からランプ光放射窓５３および上側チャンバー窓６３を介して熱処理空間６５にフラッシュ光を照射する。
複数のフラッシュランプＦＬは、それぞれが長尺の円筒形状を有する棒状ランプであり、それぞれの長手方向が保持部７に保持される半導体ウェハーＷの主面に沿って（つまり水平方向に沿って）互いに平行となるように平面状に配列されている。よって、フラッシュランプＦＬの配列によって形成される平面も水平面である。
図８は、フラッシュランプＦＬの駆動回路を示す図である。同図に示すように、コンデンサ９３と、コイル９４と、フラッシュランプＦＬと、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）９６とが直列に接続されている。また、図８に示すように、制御部３は、パルス発生器３１および波形設定部３２を備えるとともに、入力部３３に接続されている。入力部３３としては、キーボード、マウス、タッチパネル等の種々の公知の入力機器を採用することができる。入力部３３からの入力内容に基づいて波形設定部３２がパルス信号の波形を設定し、その波形に従ってパルス発生器３１がパルス信号を発生する。
フラッシュランプＦＬは、その内部にキセノンガスが封入されその両端部に陽極および陰極が配設された棒状のガラス管（放電管）９２と、該ガラス管９２の外周面上に付設されたトリガー電極９１とを備える。コンデンサ９３には、電源ユニット９５によって所定の電圧が印加され、その印加電圧（充電電圧）に応じた電荷が充電される。また、トリガー電極９１にはトリガー回路９７から高電圧を印加することができる。トリガー回路９７がトリガー電極９１に電圧を印加するタイミングは制御部３によって制御される。
ＩＧＢＴ９６は、ゲート部にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor）を組み込んだバイポーラトランジスタであり、大電力を取り扱うのに適したスイッチング素子である。ＩＧＢＴ９６のゲートには制御部３のパルス発生器３１からパルス信号が印加される。ＩＧＢＴ９６のゲートに所定値以上の電圧（Highの電圧）が印加されるとＩＧＢＴ９６がオン状態となり、所定値未満の電圧（Lowの電圧）が印加されるとＩＧＢＴ９６がオフ状態となる。このようにして、フラッシュランプＦＬを含む駆動回路はＩＧＢＴ９６によってオンオフされる。ＩＧＢＴ９６がオンオフすることによってフラッシュランプＦＬと対応するコンデンサ９３との接続が断続され、フラッシュランプＦＬに流れる電流がオンオフ制御される。
コンデンサ９３が充電された状態でＩＧＢＴ９６がオン状態となってガラス管９２の両端電極に高電圧が印加されたとしても、キセノンガスは電気的には絶縁体であることから、通常の状態ではガラス管９２内に電気は流れない。しかしながら、トリガー回路９７がトリガー電極９１に高電圧を印加して絶縁を破壊した場合には両端電極間の放電によってガラス管９２内に電流が瞬時に流れ、そのときのキセノンの原子あるいは分子の励起によって光が放出される。
図８に示すような駆動回路は、フラッシュ加熱部５に設けられた複数のフラッシュランプＦＬのそれぞれに個別に設けられている。本実施形態では、３０本のフラッシュランプＦＬが平面状に配列されているため、それらに対応して図８に示す如き駆動回路が３０個設けられている。よって、３０本のフラッシュランプＦＬのそれぞれに流れる電流が対応するＩＧＢＴ９６によって個別にオンオフ制御されることとなる。
また、リフレクタ５２は、複数のフラッシュランプＦＬの上方にそれら全体を覆うように設けられている。リフレクタ５２の基本的な機能は、複数のフラッシュランプＦＬから出射されたフラッシュ光を熱処理空間６５の側に反射するというものである。リフレクタ５２はアルミニウム合金板にて形成されており、その表面（フラッシュランプＦＬに臨む側の面）はブラスト処理により粗面化加工が施されている。
チャンバー６の下方に設けられたハロゲン加熱部４は、筐体４１の内側に複数本（本実施形態では４０本）のハロゲンランプＨＬを内蔵している。ハロゲン加熱部４は、複数のハロゲンランプＨＬによってチャンバー６の下方から下側チャンバー窓６４を介して熱処理空間６５への光照射を行って半導体ウェハーＷを加熱する光照射部である。
図７は、複数のハロゲンランプＨＬの配置を示す平面図である。４０本のハロゲンランプＨＬは上下２段に分けて配置されている。保持部７に近い上段に２０本のハロゲンランプＨＬが配設されるとともに、上段よりも保持部７から遠い下段にも２０本のハロゲンランプＨＬが配設されている。各ハロゲンランプＨＬは、長尺の円筒形状を有する棒状ランプである。上段、下段ともに２０本のハロゲンランプＨＬは、それぞれの長手方向が保持部７に保持される半導体ウェハーＷの主面に沿って（つまり水平方向に沿って）互いに平行となるように配列されている。よって、上段、下段ともにハロゲンランプＨＬの配列によって形成される平面は水平面である。
また、図７に示すように、上段、下段ともに保持部７に保持される半導体ウェハーＷの中央部に対向する領域よりも周縁部に対向する領域におけるハロゲンランプＨＬの配設密度が高くなっている。すなわち、上下段ともに、ランプ配列の中央部よりも周縁部の方がハロゲンランプＨＬの配設ピッチが短い。このため、ハロゲン加熱部４からの光照射による加熱時に温度低下が生じやすい半導体ウェハーＷの周縁部により多い光量の照射を行うことができる。
また、上段のハロゲンランプＨＬからなるランプ群と下段のハロゲンランプＨＬからなるランプ群とが格子状に交差するように配列されている。すなわち、上段に配置された２０本のハロゲンランプＨＬの長手方向と下段に配置された２０本のハロゲンランプＨＬの長手方向とが互いに直交するように計４０本のハロゲンランプＨＬが配設されている。
ハロゲンランプＨＬは、ガラス管内部に配設されたフィラメントに通電することでフィラメントを白熱化させて発光させるフィラメント方式の光源である。ガラス管の内部には、窒素やアルゴン等の不活性ガスにハロゲン元素（ヨウ素、臭素等）を微量導入した気体が封入されている。ハロゲン元素を導入することによって、フィラメントの折損を抑制しつつフィラメントの温度を高温に設定することが可能となる。したがって、ハロゲンランプＨＬは、通常の白熱電球に比べて寿命が長くかつ強い光を連続的に照射できるという特性を有する。すなわち、ハロゲンランプＨＬは少なくとも１秒以上連続して発光する連続点灯ランプである。また、ハロゲンランプＨＬは棒状ランプであるため長寿命であり、ハロゲンランプＨＬを水平方向に沿わせて配置することにより上方の半導体ウェハーＷへの放射効率が優れたものとなる。
また、ハロゲン加熱部４の筐体４１内にも、２段のハロゲンランプＨＬの下側にリフレクタ４３が設けられている（図１）。リフレクタ４３は、複数のハロゲンランプＨＬから出射された光を熱処理空間６５の側に反射する。
制御部３は、熱処理装置１に設けられた上記の種々の動作機構を制御する。制御部３のハードウェアとしての構成は一般的なコンピュータと同様である。すなわち、制御部３は、各種演算処理を行う回路であるＣＰＵ、基本プログラムを記憶する読み出し専用のメモリであるＲＯＭ、各種情報を記憶する読み書き自在のメモリであるＲＡＭおよび制御用ソフトウェアやデータなどを記憶しておく磁気ディスクを備えている。制御部３のＣＰＵが所定の処理プログラムを実行することによって熱処理装置１における処理が進行する。また、図８に示したように、制御部３は、パルス発生器３１および波形設定部３２を備える。上述のように、入力部３３からの入力内容に基づいて、波形設定部３２がパルス信号の波形を設定し、それに従ってパルス発生器３１がＩＧＢＴ９６のゲートにパルス信号を出力する。
上記の構成以外にも熱処理装置１は、半導体ウェハーＷの熱処理時にハロゲンランプＨＬおよびフラッシュランプＦＬから発生する熱エネルギーによるハロゲン加熱部４、フラッシュ加熱部５およびチャンバー６の過剰な温度上昇を防止するため、様々な冷却用の構造を備えている。例えば、チャンバー６の壁体には水冷管（図示省略）が設けられている。また、ハロゲン加熱部４およびフラッシュ加熱部５は、内部に気体流を形成して排熱する空冷構造とされている。また、上側チャンバー窓６３とランプ光放射窓５３との間隙にも空気が供給され、フラッシュ加熱部５および上側チャンバー窓６３を冷却する。
次に、本発明に係るドーパント導入方法および熱処理方法について説明する。本実施形態において処理対象となる半導体基板はシリコン（Ｓｉ）の半導体ウェハーＷであり、そのシリコンの半導体ウェハーＷにドーパントを導入して活性化させる。
まず、シリコンの半導体ウェハーＷの表面にドーパントを含む薄膜を成膜する。図９は、ドーパントを含む薄膜が成膜された半導体ウェハーＷの表面の構造を模式的に示す図である。本発明に係るドーパント導入方法に先立って、シリコンの半導体ウェハーＷの表面には、ゲート絶縁膜１０１を挟み込んでゲート電極１０２が形成されている。そのゲート電極１０２の両側方に位置するソースおよびドレインの領域上にドーパントを含む薄膜２１を成膜する。薄膜２１は、リン（Ｐ）、ボロン（Ｂ）等のドーパントを含む膜であれば良く、ＣＶＤ等によって蒸着された膜、スピンコート等によって塗布された膜、または、湿式処理によって形成されたドーパントの単原子層のいずれであっても良い。本実施形態において薄膜２１は、ドーパントとしてのリン（Ｐ）を含む二酸化ケイ素（ＳｉＯ２）の膜であるＰＳＧ(Phosphorus Silicate Glass)膜である。ＰＳＧの薄膜２１は、例えば二酸化ケイ素を成膜するためのガスにリンを含む原料ガスを混合したものを用いてＣＶＤによって半導体ウェハーＷの表面に成膜される。薄膜２１の成膜処理は、上記の熱処理装置１とは異なる成膜装置によって実行される。
図１２は、ドーパントを含む薄膜２１が成膜された時点でのドーパント濃度プロファイルを示す図である。同図の横軸には半導体ウェハーＷの表面からの深さを示し、縦軸にはドーパントの濃度を示している。図１２に示すように、薄膜２１が成膜された時点では、半導体ウェハーＷの内部にドーパントが拡散しておらず、ドーパントは薄膜２１のみに高濃度で存在する。
ここで図１２に示すように、半導体ウェハーＷの表面（深さ０）から僅かに距離を隔ててドーパントが存在している。これは、薄膜２１を成膜する以前の段階で半導体ウェハーＷの表面に薄いシリコンの自然酸化膜（ＳｉＯ２）が形成されており、その酸化膜の上にドーパントを含む薄膜２１が成膜されているためである。なお、このようなシリコン酸化膜は薄膜２１の成膜前にエッチング等によって剥離したとしても、成膜時点では不可避的に僅かには形成されているものである。
次に、ドーパントを含む薄膜２１が成膜された半導体ウェハーＷに対する熱処理が上記の熱処理装置１によって実行される。以下、熱処理装置１による半導体ウェハーＷの熱処理について説明する。以下に説明する熱処理装置１の処理手順は、制御部３が熱処理装置１の各動作機構を制御することにより進行する。
まず、ゲートバルブ１８５が開いて搬送開口部６６が開放され、装置外部の搬送ロボットにより搬送開口部６６を介して半導体ウェハーＷがチャンバー６内の熱処理空間６５に搬入される。搬送ロボットによって搬入された半導体ウェハーＷは保持部７の直上位置まで進出して停止する。そして、移載機構１０の一対の移載アーム１１が退避位置から移載動作位置に水平移動して上昇することにより、リフトピン１２が貫通孔７９を通ってサセプタ７４の保持プレート７５の上面から突き出て半導体ウェハーＷを受け取る。このとき、リフトピン１２は基板支持ピン７７の上端よりも上方にまで上昇する。
半導体ウェハーＷがリフトピン１２に載置された後、搬送ロボットが熱処理空間６５から退出し、ゲートバルブ１８５によって搬送開口部６６が閉鎖される。そして、一対の移載アーム１１が下降することにより、半導体ウェハーＷは移載機構１０から保持部７のサセプタ７４に受け渡されて水平姿勢にて下方より保持される。半導体ウェハーＷは、保持プレート７５上に立設された複数の基板支持ピン７７によって支持されてサセプタ７４に保持される。また、半導体ウェハーＷは、薄膜２１が成膜された表面を上面として保持部７に保持される。複数の基板支持ピン７７によって支持された半導体ウェハーＷの裏面（表面とは反対側の主面）と保持プレート７５の保持面７５ａとの間には所定の間隔が形成される。サセプタ７４の下方にまで下降した一対の移載アーム１１は水平移動機構１３によって退避位置、すなわち凹部６２の内側に退避する。
また、ゲートバルブ１８５によって搬送開口部６６が閉鎖されて熱処理空間６５が密閉空間とされた後、チャンバー６内の雰囲気調整が行われる。具体的にはバルブ８４が開放されてガス供給孔８１から熱処理空間６５に処理ガスが供給される。本実施形態では、処理ガスとして窒素ガス（Ｎ２）がチャンバー６内の熱処理空間６５に供給される。また、バルブ８９が開放されてガス排気孔８６からチャンバー６内の気体が排気される。これにより、チャンバー６内の熱処理空間６５の上部から供給された処理ガスが下方へと流れて熱処理空間６５の下部から排気され、熱処理空間６５が窒素雰囲気に置換される。また、バルブ１９２が開放されることによって、搬送開口部６６からもチャンバー６内の気体が排気される。さらに、図示省略の排気機構によって移載機構１０の駆動部周辺の雰囲気も排気される。
図１０は、第１実施形態における半導体ウェハーＷの表面温度の変化を示す図である。チャンバー６内が窒素雰囲気に置換され、半導体ウェハーＷが保持部７のサセプタ７４によって水平姿勢にて下方より保持された後、時刻ｔ１にハロゲン加熱部４の４０本のハロゲンランプＨＬが一斉に点灯して半導体ウェハーＷの急速加熱(ＲＴＡ:Rapid Thermal Annealing)が開始される。ハロゲンランプＨＬから出射されたハロゲン光は、石英にて形成された下側チャンバー窓６４およびサセプタ７４を透過して半導体ウェハーＷの裏面から照射される。ハロゲンランプＨＬからの光照射を受けることによって半導体ウェハーＷが急速加熱されて温度が上昇する。なお、移載機構１０の移載アーム１１は凹部６２の内側に退避しているため、ハロゲンランプＨＬによる加熱の障害となることは無い。
ハロゲンランプＨＬによる急速加熱を行うときには、半導体ウェハーＷの温度が放射温度計１２０によって測定されている。すなわち、サセプタ７４に保持された半導体ウェハーＷの裏面から開口部７８を介して放射された赤外光を放射温度計１２０が受光して昇温中のウェハー温度を測定する。測定された半導体ウェハーＷの温度は制御部３に伝達される。制御部３は、ハロゲンランプＨＬからの光照射によって昇温する半導体ウェハーＷの温度が所定の第１ピーク温度Ｔｓ（第１の温度）に到達したか否かを監視しつつ、ハロゲンランプＨＬの出力を制御する。すなわち、制御部３は、放射温度計１２０による測定値に基づいて、半導体ウェハーＷの温度が第１ピーク温度ＴｓとなるようにハロゲンランプＨＬの出力をフィードバック制御する。ハロゲンランプＨＬによる急速加熱時の半導体ウェハーＷの昇温レートは５０℃／秒以上である。また、ハロゲンランプＨＬによる第１ピーク温度Ｔｓは、９５０℃以上１１００℃以下である。
時刻ｔ２に半導体ウェハーＷの温度が第１ピーク温度Ｔｓに到達した後、制御部３は半導体ウェハーＷをその第１ピーク温度Ｔｓに０．５秒〜５秒程度維持する。具体的には、放射温度計１２０によって測定される半導体ウェハーＷの温度が第１ピーク温度Ｔｓに到達した時刻ｔ２に制御部３がハロゲンランプＨＬの出力を調整し、半導体ウェハーＷの温度をほぼ第１ピーク温度Ｔｓに０．５秒〜５秒程度維持している。
ハロゲンランプＨＬによる急速加熱時には、半導体ウェハーＷの全体が均一に第１ピーク温度Ｔｓに昇温する。ハロゲンランプＨＬによる急速加熱の段階においては、より放熱が生じやすい半導体ウェハーＷの周縁部の温度が中央部よりも低下する傾向にあるが、ハロゲン加熱部４におけるハロゲンランプＨＬの配設密度は、半導体ウェハーＷの中央部に対向する領域よりも周縁部に対向する領域の方が高くなっている。このため、放熱が生じやすい半導体ウェハーＷの周縁部に照射される光量が多くなり、半導体ウェハーＷの面内温度分布を均一なものとすることができる。
ドーパントを含む薄膜２１が成膜された半導体ウェハーＷをハロゲンランプＨＬからの光照射によって第１ピーク温度Ｔｓに急速加熱することにより、薄膜２１から半導体ウェハーＷの表面にドーパントが拡散する。上述したように、半導体ウェハーＷの表面には不可避的にシリコン酸化膜が形成され、その酸化膜上にドーパントを含む薄膜２１が成膜されているのであるが、シリコン酸化膜は極めて薄いものであり、ハロゲンランプＨＬによる急速加熱であれば、薄膜２１からシリコン酸化膜を通り抜けて半導体ウェハーＷの表面に十分なドーパントを拡散させることができる。
その結果、半導体ウェハーＷのソース・ドレイン領域にドーパントが導入されてドーパント層が形成されることとなる。図１１は、ドーパントが導入された半導体ウェハーＷの表面の構造を模式的に示す図である。ハロゲンランプＨＬからに光照射によって半導体ウェハーＷを第１ピーク温度Ｔｓに急速加熱することにより、ドーパントを含む薄膜２１からシリコン酸化膜を通り抜けて半導体ウェハーＷの表面にドーパントが拡散し、半導体ウェハーＷの表面近傍にドーパント層２２が形成される。
図１３は、ハロゲンランプＨＬによる急速加熱が実行された時点でのドーパント濃度プロファイルを示す図である。ハロゲンランプＨＬによる急速加熱によって、薄膜２１からドーパントがシリコン酸化膜を通り抜け、半導体ウェハーＷの表面から深さｄ１にまで拡散している。この深さｄ１がドーパント層２２の厚さとなる。ドーパントの濃度は、半導体ウェハーＷの表面から深さｄ１に向けて徐々に小さくなる。
時刻ｔ２に半導体ウェハーＷの温度が第１ピーク温度Ｔｓに到達してから所定時間（０．５秒〜５秒）が経過した時点でハロゲン加熱部４の４０本のハロゲンランプＨＬが消灯する。ハロゲンランプＨＬが消灯することによって、半導体ウェハーＷの温度が第１ピーク温度Ｔｓから急速に降温する。降温中の半導体ウェハーＷの温度は放射温度計１２０によって測定され、その測定結果は制御部３に伝達される。制御部３は、放射温度計１２０の測定結果より半導体ウェハーＷの温度が所定の冷却温度Ｔａ（第２の温度）まで降温したか否かを監視する。降温時の半導体ウェハーＷの降温レートは５０℃／秒以上である。なお、冷却温度Ｔａは第１ピーク温度Ｔｓよりも当然に低温であり、８５０℃以下である。
半導体ウェハーＷの温度が冷却温度Ｔａにまで降温した時刻ｔ３にフラッシュ加熱部５のフラッシュランプＦＬから半導体ウェハーＷの表面にフラッシュ光照射を行う。フラッシュランプＦＬがフラッシュ光照射を行うに際しては、予め電源ユニット９５によってコンデンサ９３に電荷を蓄積しておく。そして、コンデンサ９３に電荷が蓄積された状態にて、制御部３のパルス発生器３１からＩＧＢＴ９６にパルス信号を出力してＩＧＢＴ９６をオンオフ駆動する。
パルス信号の波形は、パルス幅の時間（オン時間）とパルス間隔の時間（オフ時間）とをパラメータとして順次設定したレシピを入力部３３から入力することによって規定することができる。このようなレシピをオペレータが入力部３３から制御部３に入力すると、それに従って制御部３の波形設定部３２はオンオフを繰り返すパルス波形を設定する。そして、波形設定部３２によって設定されたパルス波形に従ってパルス発生器３１がパルス信号を出力する。その結果、ＩＧＢＴ９６のゲートには設定された波形のパルス信号が印加され、ＩＧＢＴ９６のオンオフ駆動が制御されることとなる。具体的には、ＩＧＢＴ９６のゲートに入力されるパルス信号がオンのときにはＩＧＢＴ９６がオン状態となり、パルス信号がオフのときにはＩＧＢＴ９６がオフ状態となる。
また、パルス発生器３１から出力するパルス信号がオンになるタイミングと同期して制御部３がトリガー回路９７を制御してトリガー電極９１に高電圧（トリガー電圧）を印加する。コンデンサ９３に電荷が蓄積された状態にてＩＧＢＴ９６のゲートにパルス信号が入力され、かつ、そのパルス信号がオンになるタイミングと同期してトリガー電極９１に高電圧が印加されることにより、パルス信号がオンのときにはガラス管９２内の両端電極間で必ず電流が流れ、そのときのキセノンの原子あるいは分子の励起によって光が放出される。
このようにしてフラッシュ加熱部５の３０本のフラッシュランプＦＬが発光し、保持部７に保持された半導体ウェハーＷの表面にフラッシュ光が照射される。ここで、ＩＧＢＴ９６を使用することなくフラッシュランプＦＬを発光させた場合には、コンデンサ９３に蓄積されていた電荷が１回の発光で消費され、フラッシュランプＦＬからの出力波形は幅が０．１ミリセカンドないし１０ミリセカンド程度の単純なシングルパルスとなる。これに対して、本実施の形態では、回路中にスイッチング素子たるＩＧＢＴ９６を接続してそのゲートにパルス信号を出力することにより、コンデンサ９３からフラッシュランプＦＬへの電荷の供給をＩＧＢＴ９６によって断続してフラッシュランプＦＬに流れる電流をオンオフ制御している。その結果、いわばフラッシュランプＦＬの発光がチョッパ制御されることとなり、コンデンサ９３に蓄積された電荷が分割して消費され、極めて短い時間の間にフラッシュランプＦＬが点滅を繰り返す。なお、回路を流れる電流値が完全に”０”になる前に次のパルスがＩＧＢＴ９６のゲートに印加されて電流値が再度増加するため、フラッシュランプＦＬが点滅を繰り返している間も発光出力が完全に”０”になるものではない。
ＩＧＢＴ９６によってフラッシュランプＦＬに流れる電流をオンオフ制御することにより、フラッシュランプＦＬの発光パターン（発光出力の時間波形）を自在に規定することができ、発光時間および発光強度を自由に調整することができる。ＩＧＢＴ９６のオンオフ駆動のパターンは、入力部３３から入力するパルス幅の時間とパルス間隔の時間とによって規定される。すなわち、フラッシュランプＦＬの駆動回路にＩＧＢＴ９６を組み込むことによって、入力部３３から入力するパルス幅の時間とパルス間隔の時間とを適宜に設定するだけで、フラッシュランプＦＬの発光パターンを自在に規定することができるのである。
具体的には、例えば、入力部３３から入力するパルス間隔の時間に対するパルス幅の時間の比率を大きくすると、フラッシュランプＦＬに流れる電流が増大して発光強度が強くなる。逆に、入力部３３から入力するパルス間隔の時間に対するパルス幅の時間の比率を小さくすると、フラッシュランプＦＬに流れる電流が減少して発光強度が弱くなる。また、入力部３３から入力するパルス間隔の時間とパルス幅の時間の比率を適切に調整すれば、フラッシュランプＦＬの発光強度が一定に維持される。さらに、入力部３３から入力するパルス幅の時間とパルス間隔の時間との組み合わせの総時間を長くすることによって、フラッシュランプＦＬに比較的長時間にわたって電流が流れ続けることとなり、フラッシュランプＦＬの発光時間が長くなる。本実施形態においては、フラッシュランプＦＬの発光時間が０．１ミリ秒〜１００ミリ秒の間に設定される。
このようにしてフラッシュランプＦＬから半導体ウェハーＷの表面に０．１ミリ秒以上１００ミリ秒以下の照射時間にてフラッシュ光が照射されて半導体ウェハーＷのフラッシュ加熱が行われる。照射時間が０．１ミリ秒以上１００ミリ秒以下の極めて短く強いフラッシュ光が照射されることによって薄膜２１を含む半導体ウェハーＷの表面が瞬間的に第２ピーク温度Ｔｐ（第３の温度）にまで昇温する。フラッシュ加熱時の第２ピーク温度Ｔｐは、ハロゲンランプＨＬによる急速加熱時の第１ピーク温度Ｔｓよりも高温であり、１２００℃以上である。
半導体ウェハーＷに０．１ミリ秒以上１００ミリ秒以下の照射時間にてフラッシュ光を照射して半導体ウェハーＷの表面を第２ピーク温度Ｔｐに瞬間的に加熱することにより、半導体ウェハーＷのソース・ドレイン領域に形成されたドーパント層２２中のドーパントが活性化される。フラッシュ光照射によって半導体ウェハーＷの表面が冷却温度Ｔａから第２ピーク温度Ｔｐに昇温してその第２ピーク温度Ｔｐを維持している時間はミリセカンドオーダーである。
図１４は、フラッシュランプＦＬによるフラッシュ加熱が実行された時点でのドーパント濃度プロファイルを示す図である。フラッシュランプＦＬからのフラッシュ光照射によって半導体ウェハーＷの表面が瞬間的に第２ピーク温度Ｔｐに加熱されることにより、ドーパント層２２中のドーパントが活性化されるものの、ミリセカンドオーダーの極短時間の熱処理であるため、ドーパントのさらなる拡散は抑制される。このため、薄膜２１から半導体ウェハーＷの表面に過剰にドーパントが拡散することはなく、ハロゲンランプＨＬによる急速加熱時に半導体ウェハーＷの内部に拡散していたドーパントが深さｄ１を超えてさらに深く拡散することも防止される。
フラッシュ加熱では、フラッシュ光の照射時間が１秒未満の極めて短時間であるため、半導体ウェハーＷの表面温度は瞬間的に第２ピーク温度Ｔｐにまで昇温した後、ただちに急速に降温する。降温中の半導体ウェハーＷの温度は放射温度計１２０によって測定され、その測定結果は制御部３に伝達される。制御部３は、放射温度計１２０の測定結果より半導体ウェハーＷの温度が所定温度まで降温したか否かを監視する。そして、半導体ウェハーＷの温度が所定以下にまで降温した後、移載機構１０の一対の移載アーム１１が再び退避位置から移載動作位置に水平移動して上昇することにより、リフトピン１２がサセプタ７４の上面から突き出て熱処理後の半導体ウェハーＷをサセプタ７４から受け取る。続いて、ゲートバルブ１８５により閉鎖されていた搬送開口部６６が開放され、リフトピン１２上に載置された半導体ウェハーＷが装置外部の搬送ロボットにより搬出され、熱処理装置１における半導体ウェハーＷの加熱処理が完了する。なお、熱処理装置１における半導体ウェハーＷの熱処理が終了した後、薄膜２１を半導体ウェハーＷの表面から剥離するようにしても良い。
第１実施形態においては、表面にドーパントを含む薄膜２１が成膜された半導体ウェハーＷをハロゲンランプＨＬからの光照射によって第１ピーク温度Ｔｓに急速加熱にして薄膜２１から半導体ウェハーＷの表面にドーパントを拡散させている。薄膜２１と半導体ウェハーＷの表面との界面には不可避的にシリコンの酸化膜が存在しているのであるが、ハロゲンランプＨＬによる急速加熱であれば、薄膜２１からシリコン酸化膜を通り抜けて半導体ウェハーＷの表面に必要十分なドーパントを拡散させることができる。また、ドーパントを含む薄膜２１からの熱拡散によって半導体ウェハーＷの表面にドーパントを導入しているため、イオン注入のように半導体ウェハーＷの内部にダメージを与えるおそれはなく、結晶欠陥等の欠陥が発生するのを防止することができる。すなわち、ドーパントを含む薄膜２１が成膜された半導体ウェハーＷをハロゲンランプＨＬによって急速加熱することにより、欠陥を生じさせることなく必要十分なドーパントを半導体ウェハーＷの表面に導入することができるのである。
そして、急速加熱によってドーパントが導入された半導体ウェハーＷにフラッシュランプＦＬからフラッシュ光を照射して半導体ウェハーＷの表面を第２ピーク温度Ｔｐに加熱してドーパントを活性化させている。照射時間の極めて短いフラッシュ光照射であれば、ドーパントを過剰に拡散させることなく、高い活性化率を得ることができる。
さらに、第１実施形態では、急速加熱後にハロゲンランプＨＬを消灯してフラッシュ光照射前に半導体ウェハーＷの温度を一旦冷却温度Ｔａにまで降温させている。その結果、急速加熱からフラッシュ加熱に至るサーマルバジェットが小さくなり、ドーパントが過剰に拡散するのを効果的に防止することができる。
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。第２実施形態の熱処理装置１の全体構成は第１実施形態と同じである。また、第２実施形態の熱処理装置１における半導体ウェハーＷの処理手順も第１実施形態と概ね同じである。第２実施形態が第１実施形態と相違するのは、熱処理プロセスを減圧状態で実行している点である。
第１実施形態では常圧の窒素雰囲気中にて半導体ウェハーＷの熱処理プロセスを実行していたが、第２実施形態においては、１００Torr（約１３３３０Ｐａ）以下の減圧状態にて半導体ウェハーＷの急速加熱およびフラッシュ加熱を実行している。具体的には、ハロゲンランプＨＬによる急速加熱を開始する前に、半導体ウェハーＷを収容するチャンバー６内の熱処理空間６５を１３３３０Ｐａ以下にまで減圧する。そして、その減圧雰囲気下にて第１実施形態と同様のハロゲンランプＨＬによる急速加熱およびフラッシュランプＦＬによるフラッシュ加熱を実行している。
チャンバー６内に存在している残留酸素は、半導体ウェハーＷに導入されたドーパントの活性化率を低下させることが知られている。第２実施形態のように１３３３０Ｐａ以下の減圧状態にて第１実施形態と同様の熱処理プロセスを実行することにより、低酸素雰囲気中にて半導体ウェハーＷの急速加熱およびフラッシュ加熱が行われることとなり、第１実施形態と同様の効果に加えてより確実に高い活性化率を得ることができる。
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。第３実施形態の熱処理装置１の全体構成は第１実施形態と同じである。また、第３実施形態の熱処理装置１における半導体ウェハーＷの処理手順も第１実施形態と概ね同じである。半導体ウェハーＷの表面にはＰＳＧの薄膜２１が成膜されている。第３実施形態が第１実施形態と相違するのは、熱処理プロセスを実行する際のチャンバー６内の雰囲気である。
第１実施形態では常圧の窒素雰囲気中にて半導体ウェハーＷの熱処理プロセスを実行していたが、第３実施形態においては、水素を含む雰囲気中にてハロゲンランプＨＬによる急速加熱を実行し、水素を排除した雰囲気中にてフラッシュランプＦＬによるフラッシュ加熱を実行している。具体的には、ハロゲンランプＨＬによる急速加熱を開始する前に、チャンバー６内の熱処理空間６５に処理ガスとして窒素ガス（Ｎ２）に水素ガス（Ｈ２）を混合した混合ガスを供給して、熱処理空間６５に水素を含む雰囲気を形成する。そして、その水素を含む雰囲気中において、ドーパントを含む薄膜２１が成膜された半導体ウェハーＷをハロゲンランプＨＬからの光照射によって第１ピーク温度Ｔｓに急速加熱にして薄膜２１から半導体ウェハーＷの表面にドーパントを拡散させる。第３実施形態では、水素を含む雰囲気中にて半導体ウェハーＷを第１ピーク温度Ｔｓに急速加熱しているため、ＰＳＧの薄膜２１中におけるリンの拡散係数が高くなっている。このため、ハロゲンランプＨＬからの光照射によって半導体ウェハーＷを第１ピーク温度Ｔｓに急速加熱することにより、効率良くドーパントが薄膜２１から半導体ウェハーＷに拡散することとなる。
次に、ハロゲンランプＨＬが消灯して半導体ウェハーＷの温度が第１ピーク温度Ｔｓから冷却温度Ｔａに降温している間に、チャンバー６内に供給する処理ガスを窒素ガスと水素ガスとの混合ガスから窒素ガスのみに切り替え、チャンバー６内の熱処理空間６５を窒素雰囲気に置換する。そして、水素を排除した窒素雰囲気にて半導体ウェハーＷにフラッシュランプＦＬからフラッシュ光を照射して半導体ウェハーＷの表面を第２ピーク温度Ｔｐに加熱してドーパントを活性化させる。水素を排除した雰囲気中にてフラッシュ加熱を実行することにより、ＰＳＧの薄膜２１から半導体ウェハーＷへのドーパントの過剰な拡散を抑制することができる。
＜変形例＞
以上、本発明の実施の形態について説明したが、この発明はその趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行うことが可能である。例えば、上記各実施形態においては、急速加熱後にハロゲンランプＨＬを消灯して半導体ウェハーＷの温度を冷却温度Ｔａに降温させていたが、これに代えて、ハロゲンランプＨＬの出力を低下させて半導体ウェハーＷの温度を第１ピーク温度Ｔｓから冷却温度Ｔａにまで降温させるようにしても良い。
また、上記各実施形態におけるＰＳＧの薄膜２１は、ドーパントとしてのボロン（Ｂ）を含む二酸化ケイ素の膜であるＢＳＧ(Boron Silicate Glass)膜であっても良い。特に、第３実施形態においては、ＢＳＧの薄膜２１であっても薄膜２１中におけるボロンの拡散係数が高くなり、ハロゲンランプＨＬによる急速加熱時に効率良くドーパントを薄膜２１から半導体ウェハーＷに拡散させることができる。
また、第２実施形態において、ハロゲンランプＨＬによる急速加熱前にチャンバー６内を一旦１３３３０Ｐａ以下にまで減圧した後に、チャンバー６内に窒素ガスを供給して復圧するようにしても良い。このようにしても、低酸素雰囲気中にて半導体ウェハーＷの急速加熱およびフラッシュ加熱が行われることとなり、ドーパントの活性化率低下を防止することができる。
また、上記各実施形態においては、処理対象となる半導体基板がシリコンの半導体ウェハーＷであったが、これに限定されるものではなく、処理対象となる半導体基板はゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）の半導体ウェハーＷであっても良い。或いは、処理対象となる半導体基板はガリウムヒ素（ＧａＡｓ）等の化合物半導体のウェハーであっても良い。
また、上記各実施形態においては、フラッシュ加熱部５に３０本のフラッシュランプＦＬを備えるようにしていたが、これに限定されるものではなく、フラッシュランプＦＬの本数は任意の数とすることができる。また、フラッシュランプＦＬはキセノンフラッシュランプに限定されるものではなく、クリプトンフラッシュランプであっても良い。また、ハロゲン加熱部４に備えるハロゲンランプＨＬの本数も４０本に限定されるものではなく、任意の数とすることができる。
１ 熱処理装置
３ 制御部
４ ハロゲン加熱部
５ フラッシュ加熱部
６ チャンバー
７ 保持部
２１ 薄膜
２２ ドーパント層
６５ 熱処理空間
７４ サセプタ
７５ 保持プレート
７７ 基板支持ピン
９３ コンデンサ
９５ 電源ユニット
９６ ＩＧＢＴ
１２０ 放射温度計
ＦＬ フラッシュランプ
ＨＬ ハロゲンランプ
Ｗ 半導体ウェハー

Claims (5)

  1. 半導体基板にドーパントを導入して活性化させるドーパント導入方法であって、
    半導体基板の表面にドーパントを含む薄膜を形成する成膜工程と、
    ハロゲンランプからの光照射によって前記半導体基板を第１の温度に加熱して前記薄膜から前記半導体基板の表面に前記ドーパントを拡散させる第１加熱工程と、
    前記ハロゲンランプを消灯または前記ハロゲンランプの出力を低下させて前記半導体基板を前記第１の温度よりも低い第２の温度に降温させる降温工程と、
    前記半導体基板にフラッシュランプからフラッシュ光を照射して前記半導体基板の表面を前記第２の温度よりも高い第３の温度に加熱して前記ドーパントを活性化させる第２加熱工程と、
    を備えることを特徴とするドーパント導入方法。
  2. 請求項１記載のドーパント導入方法において、
    前記第３の温度は前記第１の温度よりも高温であることを特徴とするドーパント導入方法。
  3. 請求項１または請求項２記載のドーパント導入方法において、
    前記第１加熱工程の前に、前記半導体基板を収容するチャンバー内を１３３３０Ｐａ以下にまで減圧する減圧工程をさらに備えることを特徴とするドーパント導入方法。
  4. 請求項１または請求項２記載のドーパント導入方法において、
    前記薄膜はＰＳＧ膜またはＢＳＧ膜であり、
    前記第１加熱工程は、水素を含む雰囲気中にて実行し、
    前記第２加熱工程は、水素を排除した雰囲気中にて実行することを特徴とするドーパント導入方法。
  5. その表面にドーパントを含む薄膜を形成した半導体基板を加熱し、当該半導体基板にドーパントを導入して活性化する熱処理方法であって、
    ハロゲンランプからの光照射によって前記半導体基板を第１の温度に加熱して前記薄膜から前記半導体基板の表面に前記ドーパントを拡散させる第１加熱工程と、
    前記ハロゲンランプを消灯または前記ハロゲンランプの出力を低下させて前記半導体基板を前記第１の温度よりも低い第２の温度に降温させる降温工程と、
    前記半導体基板にフラッシュランプからフラッシュ光を照射して前記半導体基板の表面を前記第２の温度よりも高い第３の温度に加熱して前記ドーパントを活性化させる第２加熱工程と、
    を備えることを特徴とする熱処理方法。
JP2016240162A 2016-12-12 2016-12-12 ドーパント導入方法および熱処理方法 Active JP6768481B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2016240162A JP6768481B2 (ja) 2016-12-12 2016-12-12 ドーパント導入方法および熱処理方法
TW106135598A TWI656563B (zh) 2016-12-12 2017-10-18 摻雜物導入方法及熱處理方法
TW108101215A TWI733077B (zh) 2016-12-12 2017-10-18 摻雜物導入方法及熱處理方法
US15/819,943 US10121664B2 (en) 2016-12-12 2017-11-21 Dopant introduction method and heat treatment method
KR1020170158376A KR102035904B1 (ko) 2016-12-12 2017-11-24 도펀트 도입 방법 및 열처리 방법
KR1020190126142A KR102151357B1 (ko) 2016-12-12 2019-10-11 도펀트 도입 방법 및 열처리 방법
JP2020158325A JP6945703B2 (ja) 2016-12-12 2020-09-23 ドーパント導入方法および熱処理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016240162A JP6768481B2 (ja) 2016-12-12 2016-12-12 ドーパント導入方法および熱処理方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020158325A Division JP6945703B2 (ja) 2016-12-12 2020-09-23 ドーパント導入方法および熱処理方法

Publications (2)

Publication Number Publication Date
JP2018098316A true JP2018098316A (ja) 2018-06-21
JP6768481B2 JP6768481B2 (ja) 2020-10-14

Family

ID=62490277

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016240162A Active JP6768481B2 (ja) 2016-12-12 2016-12-12 ドーパント導入方法および熱処理方法

Country Status (4)

Country Link
US (1) US10121664B2 (ja)
JP (1) JP6768481B2 (ja)
KR (2) KR102035904B1 (ja)
TW (2) TWI656563B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020174092A (ja) * 2019-04-09 2020-10-22 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121683B2 (en) 2015-08-26 2018-11-06 SCREEN Holdings Co., Ltd. Light-irradiation heat treatment method and heat treatment apparatus
JP7032947B2 (ja) * 2018-02-13 2022-03-09 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
JP7228976B2 (ja) 2018-08-27 2023-02-27 株式会社Ｓｃｒｅｅｎホールディングス ｐ型窒化ガリウム系半導体の製造方法および熱処理方法
JP7278111B2 (ja) 2019-03-08 2023-05-19 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US11764101B2 (en) * 2019-10-24 2023-09-19 ASM IP Holding, B.V. Susceptor for semiconductor substrate processing
JP2022026758A (ja) * 2020-07-31 2022-02-10 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
CN115117198A (zh) * 2022-05-16 2022-09-27 上海交通大学 一种δ掺杂层制备方法及电子器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4689035B2 (ja) * 2000-10-26 2011-05-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI313059B (ja) * 2000-12-08 2009-08-01 Sony Corporatio
WO2004010470A2 (en) * 2002-07-22 2004-01-29 University Of Houston Method to overcome instability of ultra-shallow semiconductor junctions
JP3699946B2 (ja) * 2002-07-25 2005-09-28 株式会社東芝 半導体装置の製造方法
JP2004063863A (ja) * 2002-07-30 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007201337A (ja) 2006-01-30 2007-08-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8883597B2 (en) * 2007-07-31 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
JP2009302373A (ja) * 2008-06-16 2009-12-24 Nec Electronics Corp 半導体装置の製造方法
US8507337B2 (en) * 2008-07-06 2013-08-13 Imec Method for doping semiconductor structures and the semiconductor device thereof
JP6076615B2 (ja) * 2012-04-27 2017-02-08 東京エレクトロン株式会社 不純物拡散方法、基板処理装置及び半導体装置の製造方法
JP6157809B2 (ja) * 2012-07-19 2017-07-05 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法
JP6587818B2 (ja) * 2015-03-26 2019-10-09 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020174092A (ja) * 2019-04-09 2020-10-22 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
JP7294858B2 (ja) 2019-04-09 2023-06-20 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置

Also Published As

Publication number Publication date
JP6768481B2 (ja) 2020-10-14
KR102035904B1 (ko) 2019-10-23
US20180166281A1 (en) 2018-06-14
KR20180067413A (ko) 2018-06-20
TW201921449A (zh) 2019-06-01
TW201822260A (zh) 2018-06-16
KR20190119560A (ko) 2019-10-22
TWI733077B (zh) 2021-07-11
KR102151357B1 (ko) 2020-09-02
US10121664B2 (en) 2018-11-06
TWI656563B (zh) 2019-04-11

Similar Documents

Publication Publication Date Title
KR102151357B1 (ko) 도펀트 도입 방법 및 열처리 방법
CN106340451B (zh) 热处理方法以及热处理装置
JP6598630B2 (ja) 熱処理方法
JP6473659B2 (ja) 熱処理方法および熱処理装置
JP2018148178A (ja) 熱処理方法
JP6810578B2 (ja) ドーパント導入方法および熱処理方法
JP2018006637A (ja) 半導体装置の製造方法
JP2018195686A (ja) 熱処理装置
JP2018207067A (ja) 熱処理方法
JP2011119562A (ja) 熱処理方法および熱処理装置
JP7294858B2 (ja) 熱処理方法および熱処理装置
TWI741234B (zh) 熱處理方法
JP2018018878A (ja) 熱処理方法
WO2019181048A1 (ja) 熱処理方法および熱処理装置
JP6839939B2 (ja) 熱処理方法
JP2019149521A (ja) 熱処理方法
TWI751494B (zh) 熱處理方法及熱處理裝置
JP6945703B2 (ja) ドーパント導入方法および熱処理方法
JP2018029128A (ja) ドーパント導入方法
JP2018098314A (ja) シリコン基板の熱処理方法
JP2018101760A (ja) 熱処理方法
JP2018186122A (ja) 棒状ランプおよび熱処理装置
JP2018022715A (ja) ドーパント導入方法
JP2019036645A (ja) 熱処理装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190624

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200729

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200923

R150 Certificate of patent or registration of utility model

Ref document number: 6768481

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250