JP2018093188A - 電子回路、集積回路及びモータアセンブリ - Google Patents

電子回路、集積回路及びモータアセンブリ Download PDF

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Abstract

【課題】静電保護回路を有する電子回路、集積回路及びモータアセンブリを提供する。【解決手段】電子回路は、出力ポートと、外部交流電源と接続する第１の交流入力ポート及び第２の交流入力ポートと、整流回路と、静電保護回路とを含む。前記整流回路は、前記第１の交流入力ポートと結合する第１の入力端子と、前記第２の交流入力ポートと結合する第２の入力端子と、第１の出力端子と、第２の出力端子とを含む。前記第１の出力端子の電圧は、前記第２の出力端子の電圧よりも大きい。前記静電保護回路は、前記整流回路の前記第１の出力端子と前記整流回路の前記第２の出力端子との間に結合される第１の一方向静電保護回路を含む。【選択図】図１

Description

[0001] 本開示は、静電保護の分野に関し、特に、静電保護回路、集積回路、及び集積回路を用いるモータアセンブリに関する。
[0002] ＥＳＤ（静電放電）は、電子部品を損傷させたり、集積回路の電気的過剰ストレス（ＥＳＯ）を生じさせたりする可能性がある。また、非常に高いＥＳＤ電圧により、電子部品又は集積回路は、永久的に損傷する可能性があり、電子部品及び集積回路は、正常に働くことができない。したがって、静電損傷の防止は、電子部品及び集積回路の設計及び製造にとって重要な研究方面になった。
[0003] 集積回路の場合、直流入力ポート及び直流出力ポートに、静電保護回路を配置することができる。しかしながら、静電保護回路は、交流電源が供給される集積回路に用いることができない。
[0004] 電子回路は、出力ポートと、外部交流電源と接続する第１の交流入力ポート及び第２の交流入力ポートと、整流回路と、静電保護回路とを含む。前記整流回路は、前記第１の交流入力ポートと結合する第１の入力端子と、前記第２の交流入力ポートと結合する第２の入力端子と、第１の出力端子と、第２の出力端子とを含む。前記第１の出力端子の電圧は、前記第２の出力端子の電圧よりも大きい。前記静電保護回路は、前記整流回路の前記第１の出力端子と前記整流回路の前記第２の出力端子との間に結合される第１の一方向静電保護回路を含む。
[0005] 前記第２の出力端子は、フローティング接地端であることが好ましい。
[0006] 前記第１の一方向静電保護回路の入力端子は、前記整流回路の前記第１の出力端子と電気的に結合され、前記第１の一方向静電保護回路の出力端子は、前記整流回路の前記第２の出力端子と電気的に結合されることが好ましい。
[0007] 前記電子回路は、更に、前記整流回路の前記第１の出力端子と前記整流回路の前記第２の出力端子との間に直列に結合されるツェナーダイオード及び限流抵抗器を含むことができることが好ましい。
[0008] 前記静電保護回路は、前記第１の交流入力ポートと前記第２の交流入力ポートとの間に結合される第２の一方向静電保護回路、前記整流回路の前記第１の入力端子と前記整流回路の前記第２の出力端子との間に結合される第３の一方向静電保護回路、及び／又は、前記整流回路の前記第２の入力端子と前記整流回路の前記第２の出力端子との間に結合される第４の一方向静電保護回路を備えることが好ましい。
[0009] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、少なくとも１つの半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記少なくとも１つの半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記少なくとも１つの半導体素子は、アバランシェ降伏状態で動作して、放電路を形成して、静電気を放出することが好ましい。
[0010] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、静電検出回路及び半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記半導体素子は、前記静電検出回路によって、導通状態になるように制御されて、放電路を形成して、静電気を放出することが好ましい。
[0011] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、ツェナーダイオードを備え、前記ツェナーダイオードのアノードは、前記一方向静電保護回路の入力端子と出力端子との間に電気的に結合されることが好ましい。
[0012] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、第１のＮＭＯＳトランジスタを備え、前記第１のＮＭＯＳトランジスタのドレインは、前記一方向静電保護回路の入力端子及びゲートに電気的に結合され、前記第１のＮＭＯＳトランジスタのソースは、前記一方向静電保護回路の出力端子に電気的に結合されることが好ましい。
[0013] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、シリコン制御整流器を備え、前記シリコン制御整流器のアノードは、前記一方向静電保護回路の入力端子に電気的に結合され、前記シリコン制御整流器のカソードは、前記一方向静電保護回路の出力端子に電気的に結合され、制御端子は、外部制御信号を受信することが好ましい。
[0014] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、ＰＮＰトランジスタ及びＮＰＮトランジスタを備え、前記ＰＮＰトランジスタのベース電極は、前記ＮＰＮトランジスタのコレクタ電極と電気的に結合され、前記ＰＮＰトランジスタのコレクタ電極は、前記ＮＰＮトランジスタのベース電極と電気的に結合され、前記ＰＮＰトランジスタのエミッタ電極は、前記一方向静電保護回路の入力端子と電気的に結合され、前記ＮＰＮトランジスタのエミッタ電極は、前記一方向静電保護回路の出力端子と電気的に結合されることが好ましい。
[0015] 複数のダイオードが、前記ＮＰＮトランジスタの前記コレクタ電極と前記エミッタ電極との間に結合されることが好ましい。
[0016] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、第１の抵抗器、第１のコンデンサ、第１のＰＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第２の抵抗器、及び第３のＮＭＯＳトランジスタを備え、前記第１の抵抗器の一端は、前記一方向静電保護回路の入力端子と電気的に結合され、前記第１の抵抗器の他端は、前記第１のコンデンサの一端と電気的に結合され、前記第１のコンデンサの他端は、前記一方向静電保護回路の出力端子と結合され、前記第１のＰＭＯＳトランジスタのドレインは、前記一方向静電保護回路の入力端子と結合され、前記第１のＰＭＯＳトランジスタのゲートは、前記第１の抵抗器の他端及び前記第２のＮＭＯＳトランジスタのゲートと結合され、前記第１のＰＭＯＳトランジスタのソースは、前記第２のＮＭＯＳトランジスタのドレイン及び前記第３のＮＭＯＳトランジスタのゲートに結合され、前記第２のＮＭＯＳトランジスタのソースは、前記一方向静電保護回路の出力端子と結合され、前記第３のＮＭＯＳトランジスタのドレインは、前記第２の抵抗器を介して、前記一方向静電保護回路の前記入力端子に結合され、前記第３のＮＭＯＳトランジスタのソースは、前記一方向静電保護回路の前記出力端子に結合されることが好ましい。
[0017] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、静電検出回路、第３の抵抗器、及び第４のＮＭＯＳトランジスタを備え、前記静電検出回路の第１の端部は、前記一方向静電保護回路の入力端子に結合され、前記静電検出回路の第２の端部は、前記一方向静電保護回路の出力端子に結合され、前記静電検出回路の第３の端部は、前記第４のＮＭＯＳトランジスタのゲートに結合され、前記第４のＮＭＯＳトランジスタのソースは、前記一方向静電保護回路の前記出力端子と結合され、前記第４のＮＭＯＳトランジスタのドレインは、前記第３の抵抗器を介して、前記一方向静電保護回路の前記入力端子と結合されることが好ましい。
[0018] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、第４の抵抗器、第２のＰＭＯＳトランジスタ、及び第５のＮＭＯＳトランジスタを備え、前記第２のＰＭＯＳトランジスタのゲート及びドレインは、前記一方向静電保護回路の入力端子と結合され、前記第２のＰＭＯＳトランジスタのソースは、前記第４の抵抗器を介して、前記一方向静電保護回路の出力端子に結合され、前記第５のＮＭＯＳトランジスタのドレインは、前記一方向静電保護回路の前記入力端子と結合され、前記第５のＮＭＯＳトランジスタのゲート及びソースは、前記一方向静電保護回路の前記出力端子と結合され、前記第５のＮＭＯＳトランジスタの基板は、前記第２のＰＭＯＳトランジスタの前記ソースと結合されることが好ましい。
[0019] 集積回路は、ハウジングと、前記ハウジングに配置される基板と、前記基板上に配置される電子回路と、出力ポートと、外部交流電源と接続する第１の交流入力ポート及び第２の交流入力ポートとを含むことができ、前記電子回路は、前記第１の交流入力ポートと前記第２の交流入力ポートとの間に結合される整流回路と、第１の一方向静電保護回路とを備え、前記第１の一方向静電保護回路は、前記整流回路の第１の出力端子と前記整流回路の第２の出力端子との間に結合される。
[0020] 前記第１の一方向静電保護回路の入力端子は、前記整流回路の前記第１の出力端子と電気的に結合され、前記第１の一方向静電保護回路の出力端子は、前記整流回路の前記第２の出力端子と電気的に結合されることが好ましい。
[0021] 第２の一方向静電保護回路が、前記第１の交流入力ポートと前記第２の交流入力ポートとの間に結合され、第３の一方向静電保護回路が、前記整流回路の前記第１の入力端子と前記整流回路の前記第２の出力端子との間に結合され、且つ／又は、第４の一方向静電保護回路が、前記整流回路の前記第２の入力端子と前記整流回路の前記第２の出力端子との間に結合されることが好ましい。
[0022] 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、少なくとも１つの半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記少なくとも１つの半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記少なくとも１つの半導体素子は、アバランシェ降伏状態で動作して、放電路を形成して、静電気を放出することが好ましい。
[0023] モータアセンブリは、モータ及びモータ駆動回路を含むことができる。前記モータ駆動回路は、上記の集積回路を備える。
一実施形態による静電保護回路を有する電子回路のブロック図である。 図１の電子回路の静電保護回路の放電路の概略図である。 図１の電子回路の静電保護回路の放電路の概略図である。 図１の電子回路の静電保護回路の放電路の概略図である。 図１の電子回路の静電保護回路の放電路の概略図である。 別の実施形態による静電保護回路を有する電子回路のブロック図である。 別の実施形態による静電保護回路を有する電子回路のブロック図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 電子回路の静電保護回路の回路図である。 一実施形態による集積回路のブロック図である。 別の実施形態による集積回路のブロック図である。 別の実施形態による集積回路のブロック図である。 一実施形態によるモータアセンブリの概略図である。
[0033] 上記の図と併せて、本開示を説明するために、以下の実施例を用いる。
[0034] 以下、本開示の実施形態の技術的解決手段について、本開示の実施形態の図面と併せて、明瞭且つ完全に説明する。説明された実施形態は、本開示の実施形態の全てではなく、その一部にすぎないことは明らかである。本開示の実施形態に基づいて、創作作業を行うことなく当業者によって得られる他のいずれの実施形態も、本開示の保護範囲に属する。図面は、参照及び例示することを意図するものに過ぎず、本開示を限定することを意図するものではないことを理解されたい。図面中の接続は、説明を分かりやすくすることを意図するものに過ぎず、接続方式を限定することを意図するものではない。
[0035] ある部品が他の部品に「接続される（connected）」と記載されている場合、ある部品を他の部品に直接接続することができるか、又は、同時に介在部品が存在し得ることに留意されたい。別段の定義がない限り、本開示の全ての技術用語及び科学用語は、当業者により一般的に理解されるものと同じ定義を有する。本明細書では、本開示の用語は、実施形態を説明することを意図するものに過ぎず、本開示を限定することを意図するものではない。
[0036] 図１は、一実施形態による静電機能を有する電子回路を示す。電子回路は、出力ポートＱ０と、外部交流電源ＡＣを接続するための第１の交流入力ポートＰ１と、第２の交流入力ポートＰ２と、静電保護回路１００と、整流回路２００と、ターゲット回路３００と、第１のダイオードＤ１と、第２のダイオードＤ２とを含むことができる。整流回路２００の第１の入力端子Ａ１は、第１の交流入力ポートＰ１に接続され、整流回路２００の第２の入力端子Ａ２は、第２の交流入力ポートＰ２に接続される。整流回路２００の第１の出力端子Ｑ１は、ターゲット回路３００の第１の入力端子Ａ３に接続され、整流回路２００の第２の出力端子Ｑ２は、ターゲット回路３００の第２の入力端子Ａ４に接続される。
[0037] 本願の電子回路の場合、整流回路２００の第１の出力端子Ｑ１の電圧は、整流回路２００の第２の出力端子Ｑ２の電圧よりも大きく、具体的には、整流回路２００の第２の出力端子Ｑ２は、図２ａ〜図２ｄに示すように、フローティング状態にすることができるが、これに限られないことに留意されたい。
[0038] ターゲット回路３００の出力端子Ｑ３は、出力ポートＱ０、第１のダイオードＤ１のアノード及び第２のダイオードＤ２のカソードにそれぞれ接続される。第１のダイオードＤ１のカソードは、整流回路２００の第１の出力端子Ｑ１に接続され、第２のダイオードＤ２のアノードは、整流回路２００の第２の出力端子Ｑ２に接続される。
[0039] 静電保護回路１００は、整流回路２００の第１の出力端子Ｑ１と第２の出力端子Ｑ２との間に結合される第１の静電保護回路１１０を含むことができる。この実施形態では、外部交流電源が静電気に導入されると、放電路が、整流回路２００のダイオード及び第１の静電保護回路１１０を介して、外部交流の第１の交流入力ポートＰ１と第２の交流入力ポートＰ２との間に形成される。放電路は、図２ａ〜図２ｄに示す点線のように、整流回路２００のダイオード、第１の静電保護回路１１０及び出力ポートＱ０によって形成することもできる。これによって、外部交流電源によって導入される静電気は、放電路によって、直接放出されて、電子回路、特にターゲット回路の電子部品を損傷させるのを回避する。電子回路の信頼性を向上させることができる。
[0040] 静電気が、電子回路の出力ポートから導入される場合、放電路は、図２ｄに示す点線のように、出力ポートＱ０、第１の静電保護回路１１０、及び整流回路２００のダイオードを通って形成されて、ターゲット回路の電子部品の損傷を回避するようにすることができる。本開示は、電子回路の静電導入が適用される方法に限定されないが、それが可能である方法にかかわらず、放電路は、第１の静電保護回路１１０及び電子回路の他の部品によって形成することができることに留意されたい。静電気によるターゲット回路の部品の損傷を回避することができ、本開示は、本明細書に全てを網羅されるべきではなく、以下の実施形態の以下の説明を参照する。
[0041] 第１の静電保護回路１１０は、第１のダイオード及び第２のダイオードによって、一方向放電路を形成して、電子回路に導入される静電気を放出する一方向静電保護回路にすることができる。本開示の第１の静電保護回路の特定の回路構成は、限定されない。
[0042] 上記実施形態の各々の整流回路２００は、上記の図１及び図２ａ〜図２ｄに示すように、全波整流ブリッジを含むことができる。更に、本開示に記載の電子回路の各実施形態の整流回路は、全波整流ブリッジで実現することができ、これは、一例であり、以下に説明しない。整流回路２００は、この種の回路構造に限られないことに留意されたい。
[0043] この実施形態では、交流入力／出力の静電保護を実現するため、本開示は、上記の回路構造の第１の静電保護回路を提供し、電子回路の他の部品を用いて、ダイオードの一方向導通特性を十分に利用して、放電路を形成して、電子回路の交流入力ポート又は出力ポートから導入される静電気が、放電路を通って放出されるようになっている。したがって、静電気は、電子回路のターゲット回路に入らないので、ターゲット回路の電子部品は、損傷するのを回避することができる。
[0044] 電子回路は、更に、整流回路２００の第１の出力端子Ｑ１と第２の出力端子Ｑ２との間に直列に結合されるツェナーダイオードＺＤ１及び限流抵抗器Ｒｚを含む。
[0045] ツェナーダイオードＺＤ１は、整流回路２００の２つの端子の間に設置されて、電圧を安定させることができる。しかしながら、ツェナーダイオードＺＤ１は、通常、数十ボルト未満の電圧制限に用いられるので、数キロボルトの静電電圧を放出するのに用いることができず、静電電流は、常に、ツェナーダイオードＺＤ１を流れ、これにより、その寿命を弱める可能性がある。
[0046] 限流抵抗器Ｒｚは、大きい抵抗を有するツェナーダイオードＺＤ１と結合される。ツェナーダイオードＺＤ１及び限流抵抗器Ｒｚを有する分岐部の分圧は、増加される。
[0047] 静電気が、電子回路の第１の交流入力ポートＰ１又は第２の交流入力ポートＰ２から導入されると、ツェナーダイオードＺＤ１及び限流抵抗器Ｒｚから構成される分岐部のインピーダンスは大きく、静電気は、図２ａ〜図２ｄに示すように、点線の経路によって放電されて、静電電流が、静電放電の分岐部のツェナーダイオードＺＤ１を流れるのを回避するようになっていて、ツェナーダイオードＺＤ１を保護することができる。
[0048] この実施形態では、第１の静電保護回路１１０が設けられる。外部交流電源が、電子回路に供給されると、第１の静電保護回路１１０及び整流回路２００のダイオードは、放電路を形成し、整流回路２００のダイオード及びツェナーダイオードＺＤ１の降伏を回避することができる。したがって、整流回路２００の内部部品及びツェナーダイオードＺＤ１を保護することができる。
[0049] この実施形態の静電気を放電するための放電路は、図２ａ〜図２ｄに示す点線に限られず、電子回路の特定の作動に応じて決定することができる。
[0050] 図３は、別の実施形態による電子回路を示す。静電保護回路は、更に、第１の交流入力ポートＰ１と第２の交流入力ポートＰ２との間に結合される第２の静電保護回路１２０、第１の入力端子Ａ１と第２の出力端子Ｑ２との間に結合される第３の静電保護回路１３０、及び／又は、第２の入力端子Ａ２と第２の出力端子Ｑ２との間に結合される第４の静電保護回路１４０を含むことができる。
[0051] 第２の静電保護回路１２０、第３の静電保護回路１３０及び第４の静電保護回路１４０の少なくとも１つ及び第１の静電保護回路１１０を含む静電保護回路１００の回路構成については、図３を参照することができる。
[0052] 第２の静電保護回路１２０を備える静電保護回路１００の電子回路の場合、外部交流電源が、電子回路に電力を供給すると、第２の静電保護回路１２０は、外部交流電源の第１の交流入力ポートＰ１に直接接続することができ、第２の交流入力ポートＰ２は、図３の点線のような放電路を形成して、外部交流電源によって導入される静電気が、直接放電されることによって、電子回路の電子部品の破壊を回避するようになっている。
[0053] 上記実施形態のいずれか１つの静電保護回路１００の静電保護回路の各々の回路構成を説明する際、本開示の図面は、静電保護回路１００の構成に基づいて、第１の静電保護回路１１０の回路構成を説明するに過ぎない。例えば、上記実施形態の第２の静電保護回路１２０、第３の静電保護回路１３０及び第４の静電保護回路１４０の回路構造は、同様であり、本明細書では詳細に説明しない。
[0054] 一実施形態では、上記実施形態のいずれか１つの静電保護回路１００、第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０のいずれか１つには、静電保護回路が設けられ、少なくとも１つの半導体素子を備えることができる。
[0055] 本開示は、少なくとも１つの半導体素子の種類、数及び構成を限定しないことに留意されたい。電子回路が、静電気を発生しないとき、少なくとも１つの半導体素子は、高抵抗状態であり、電子回路の動作電流が、これらの静電保護回路を流れないことにより、電子回路の正常動作へのこれらの静電保護回路の影響を回避するようになっている。電子回路に、静電気が発生すると、すなわち、上記の電子回路が、静電気を導入すると、少なくとも１つの半導体素子は、アバランシェ降伏状態で動作して、上記実施形態で説明したように放電路を形成するようにすることができ、静電気を放出することができる。
[0056] 放電路は、ターゲット回路３００を通らないので、電子回路に導入される静電気が、ターゲット回路３００に入らないことによって、ターゲット回路３００の電子部品が、静電破壊されるのを防止する。
[0057] 別の実施形態では、静電保護回路は、静電検出回路及び少なくとも１つの半導体素子を含むことができる。
[0058] 電子回路が、静電気を発生しないとき、静電検出回路によって制御される少なくとも１つの半導体素子は、高抵抗状態であり、電子回路の動作電流が、これらの静電保護回路を流れないことにより、電子回路の正常動作へのこれらの静電保護回路の影響を回避するようになっている。
[0059] 電子回路に、静電気が発生すると、すなわち、静電検出回路が、静電気の電流又は電圧を検出すると、少なくとも１つの半導体素子は、導通状態で動作して、図２ａ〜図２ｄ及び図３で説明したように放電路を形成するようにすることができ、静電気を放出することができる。
[0060] 図５ａに示すように、静電保護回路１００の静電保護回路のいずれか１つは、第２のツェナーダイオードＺＤ２を含むことができる。第２のツェナーダイオードＺＤ２のカソードは、整流回路２００の第１の出力端子Ｑ１に結合され、第２のツェナーダイオードＺＤ２のアノードは、第２の出力端子Ｑ２に結合される。
[0061] 電子回路が、静電気を発生しないとき、第２のツェナーダイオードＺＤ２は、高インピーダンス状態であり、電子回路の正常動作に影響を及ぼさない。電子回路に、静電気が発生すると、第２のツェナーダイオードＺＤ２は、アバランシェ降伏後、完全な導通状態になり、放電路を形成して、静電気を放出する。
[0062] 図５ｂに示すように、静電保護回路１００のいずれか１つは、第１のＮＭＯＳトランジスタを含むことができる。第１のＮＭＯＳトランジスタのドレインは、整流回路２００の第１の出力端子Ｑ１に結合される。第１のＮＭＯＳトランジスタのゲートは、第１のＮＭＯＳトランジスタのソースに結合される。第１のＮＭＯＳトランジスタのソースは、第２の出力端子Ｑ２に結合される。
[0063] 図５ｂに示すように、静電保護回路１００のいずれか１つは、更に、第１の出力端子Ｑ１と第２の出力端子Ｑ２との間で、第１のＮＭＯＳトランジスタと結合される抵抗器Ｒｄを含むことができる。
[0064] 電子回路が、静電気を発生しないとき、第１のＮＭＯＳトランジスタは、オフ状態であり、電子回路の正常動作に影響を及ぼさない。電子回路に、静電気が発生すると、第１のＮＭＯＳトランジスタは、導通状態になり、放電路を形成して、静電気を放出する。
[0065] 図５ｃに示すように、第１、第２、第３及び第４の静電保護回路のいずれか１つは、シリコン制御整流器（ＳＣＲ）を含むことができる。シリコン制御整流器のアノードは、第１の出力端子Ｑ１に結合される。シリコン制御整流器のカソードは、第２の出力端子Ｑ２に結合される。シリコン制御整流器の制御端子は、外部制御信号を受信する。
[0066] 図５ｄに示すように、シリコン制御整流器は、ＰＮＰトランジスタＱＡ１及びＮＰＮトランジスタＱＡ２を含むことができる。ＰＮＰトランジスタＱＡ１のベース電極は、ＮＰＮトランジスタＱＡ２のコレクタ電極に接続される。ＰＮＰトランジスタＱＡ１のコレクタ電極は、ＮＰＮトランジスタＱＡ２のベース電極に接続される。ＰＮＰトランジスタＱＡ１のエミッタ電極は、静電保護回路のポートとして用いられ、整流回路２００の第１の出力端子Ｑ１に接続される。ＮＰＮトランジスタＱＡ２のエミッタ電極は、静電保護回路の他方のポートとして、整流回路２００の第２の出力端子Ｑ２に接続することができる。
[0067] 電子回路が、静電気を発生しないとき、ＰＮＰトランジスタは、オフ状態であり、電子回路の正常動作に影響を及ぼさない。電子回路に、静電気が発生すると、ＰＮＰトランジスタは、導通状態になり、放電路を形成して、静電気を放出する。
[0068] 電子回路が、静電気を有する（すなわち、静電電圧が発生する）とき、ＰＮＰトランジスタＱＡ１のエミッタ電極とベース電極との間の電圧差は、０．７Ｖであり、コレクタ電流は、ゼロである。したがって、ＰＮＰトランジスタＱＡ１は、オフにされて、静電電圧が、たいてい、ＮＰＮトランジスタＱＡ２のコレクタ電極とエミッタ電極との間になるようになっていて、コレクタ電極とエミッタ電極との間の電圧が、アバランシェ降伏閾値に達すると、漏れ電流が、ＮＰＮトランジスタＱＡ２のコレクタ電極及びエミッタ電極を流れることができ、漏れ電流は、増加し、ＰＮＰトランジスタＱＡ１のベース電流は、徐々に増加し、ＰＮＰトランジスタＱＡ１は、オンにされる。
[0069] ＰＮＰトランジスタＱＡ１のコレクタ電流は、ＮＰＮトランジスタＱＡ２のベース電流であるので、ＰＮＰトランジスタＱＡ１がオンにされると、漏れ電流が増加するにつれて、ＰＮＰトランジスタＱＡ１のコレクタ電流は、増加する。すなわち、ＮＰＮトランジスタＱＡ２のベース電流は、増加する。ＮＰＮトランジスタＱＡ２は、完全に導通状態になるまで、飽和状態になり、ＰＮＰトランジスタＱＡ１のエミッタ電極及びベース電極及びＮＰＮトランジスタＱＡ２のコレクタ電極及びエミッタ電極は、低抵抗路を有して、放電路を形成して、静電気を放出する。
[0070] 図５ｅは、複数のダイオードが、ＮＰＮトランジスタのコレクタ電極とエミッタ電極との間に結合されることを除いて、図５ｄの静電保護回路と同様である静電保護回路を示す。
[0071] ＰＮＰトランジスタＱＡ１がオンにされると、複数のダイオードは、電圧を制限して、ＮＰＮトランジスタＱＡ２をオフにするように構成され、これにより、逆降伏を回避することができる。
[0072] 別の実施形態では、複数のダイオードは、特定のインピーダンスを有して、電圧を制限する他の素子に取って代わられることができ、電子回路において特定のインピーダンスを有する他の素子の接続方法は、図５ｅに示す回路のそれと同様である。
[0073] 別の実施形態では、図５ｃに示すように、整流回路２００の第１の出力端子Ｑ１と第２の出力端子Ｑ２との間に、抵抗器Ｒを設けることができる。図５ｄに示す一方向シリコン制御整流器では、ＰＮＰトランジスタＱＡ１のコレクタ電極は、抵抗器Ｒを介して、ＮＰＮトランジスタＱＡ２のエミッタ電極に接続することができる。
[0074] 図５ｆに示すように、第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０、更に、第４の静電保護回路１４０及び第５の静電保護回路１５０のいずれか１つは、第１の抵抗器Ｒ１、第１のコンデンサＣ１、第１のＰＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第２の抵抗器Ｒ２、及び第３のＮＭＯＳトランジスタを含むことができる。
[0075] 第１の抵抗器Ｒ１の一端は、整流回路２００の第１の出力端子Ｑ１に接続され、第１の抵抗器Ｒ１の他端は、第１のコンデンサＣ１の一端に接続される。第１のコンデンサＣ１の他端は、整流回路２００の第２の出力端子Ｑ２に接続される。
[0076] 第１のＰＭＯＳトランジスタのドレインは、整流回路２００の第１の出力端子Ｑ１に接続される。第１のＰＭＯＳトランジスタのゲートは、第１の抵抗器Ｒ１の他端及び第２のＮＭＯＳトランジスタのゲートにそれぞれ接続される。第１のＰＭＯＳトランジスタのソースは、第２のＮＭＯＳトランジスタのドレイン及び第３のＮＭＯＳトランジスタのゲートにそれぞれ接続される。第２のＮＭＯＳトランジスタのソースは、整流回路２００の第２の出力端子Ｑ２に接続され、第３のＮＭＯＳトランジスタのドレインは、第２の抵抗器Ｒ２を通って、整流回路２００の第１の出力端子Ｑ１に接続される。第３のＮＭＯＳトランジスタのソースは、整流回路２００の第２の出力端子Ｑ２に接続される。
[0077] この実施形態では、第１の抵抗器Ｒ１、第１のコンデンサＣ１、第１のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタは、静電検出回路を形成する。電子回路が、静電気を有するとき、第３のＮＭＯＳトランジスタは、導通状態になり、放電路を形成して、静電気を放出する。
[0078] 別の実施形態では、図５ｇに示すように、第１の静電保護回路１１０、第２の静電保護回路１２０、第３の静電保護回路１３０及び第４の静電保護回路１４０のいずれか１つは、静電検出回路１５０、第３の抵抗器Ｒ３、及び第４のＮＭＯＳトランジスタを含むことができる。
[0079] 静電検出回路１５０の第１の端子は、整流回路２００の第１の出力端子Ｑ１に接続される。静電検出回路１５０の第２の端子は、整流回路２００の第２の出力端子Ｑ２に接続される。静電検出回路１５０の第３の端子は、第４のＮＭＯＳトランジスタのゲート電極に接続される。第４のＮＭＯＳトランジスタのソース電極は、整流回路２００の第２の出力端子Ｑ２に接続され、第４のＮＭＯＳトランジスタのドレイン電極は、第３の抵抗器Ｒ３を介して、整流回路２００の第１の出力端子Ｑ１に接続される。
[0080] 回路構造に基づいて、静電検出回路が、電子回路への静電気の導入を検出すると、第４のＮＭＯＳトランジスタは、オンにされて、放電路を形成して、電子回路によって導入される静電気を放出し、静電気を防止する。電子回路が、静電気を発生しないとき、第４のＮＭＯＳトランジスタは、オフ状態になる。
[0081] 別の実施形態では、図５ｈに示すように、第１の静電保護回路１１０、第２の静電保護回路１２０、第３の静電保護回路１３０及び第４の静電保護回路１４０のいずれか１つは、第４の抵抗器Ｒ４、第２のＰＭＯＳトランジスタ、及び第５のＮＭＯＳトランジスタを含むことができる。
[0082] 第２のＰＭＯＳトランジスタのゲート電極及びドレイン電極は、整流回路２００の第１の出力端子Ｑ１に接続される。第２のＰＭＯＳトランジスタのソース電極は、第４の抵抗器Ｒ４を介して、整流回路２００の第２の出力端子Ｑ２に接続される。第５のＮＭＯＳトランジスタのドレイン電極は、整流回路２００の第１の出力端子Ｑ１に接続される。第５のＮＭＯＳトランジスタのゲート電極及びソース電極は、整流回路２００の第２の出力端子Ｑ２に接続される。第５のＮＭＯＳトランジスタの基板は、第２のＰＭＯＳトランジスタのソースに接続される。
[0083] この実施形態では、第２のＰＭＯＳトランジスタ及び第４の抵抗器Ｒ４は、静電検出回路を形成する。静電検出回路が、電子回路への静電気の導入を検出すると、第２のＰＭＯＳトランジスタは、アバランシェ降伏状態になり、第５のＮＭＯＳトランジスタは、導通状態になることによって、放電回路を形成して、電子回路の静電気を放出して、ターゲット回路の部品を損傷させるのを回避するようになっている。
[0084] 静電保護回路１００の静電保護回路の各々の特定の回路構造は、実際の必要に応じて決定することができる。具体的には、上述の図５ａ〜図５ｈ及び図６ａ〜図６ｃから選択することができる。
[0085] 図７は、一実施形態による集積回路のブロック図を示す。集積回路は、ハウジング７１０と、ハウジングに配置される半導体基板７２０と、半導体基板７２０上に配置される電子回路７３０とを含むことができる。集積回路は、更に、ハウジング７１０から延びている第１の入力ポート７４０、第２の入力ポート７５０及び出力ポート７６０を含むことができる。
[0086] 第１の入力ポート７４０及び第２の入力ポート７５０は、外部交流電源７７０に結合される。
[0087] 電子回路７３０は、フローティング接地端７３１、整流回路７３２、第１の一方向静電保護回路７３３、第１のダイオードＤ１、及び第２のダイオードＤ２を含むことができる。
[0088] フローティング接地端７３１は、ハウジング７１０の内側又は外側に設置することができる。
[0089] 整流回路７３２は、２つの入力端子（図８のＡ１及びＡ２）及び２つの出力端子（図８のＱ１及びＱ２）を含むことができる。２つの入力端子は、それぞれ、第１の交流入力ポート７４０及び第２の交流入力ポート７５０に接続される。２つの出力端子のうち電圧が低い方の一方の端子（図８のＱ２）は、フローティングにされ、フローティング接地端７３１に接続することができる。
[0090] 整流回路７３２の第１の入力端子Ａ１は、第１の交流入力ポート７４０に接続される。整流回路７３２の第２の入力端子Ａ２は、第２の交流入力ポート７５０に接続される。整流回路７３２の第１の出力端子Ｑ１は、第１の一方向静電保護回路７３３の一端に接続される。整流回路７３２の第２の出力端子Ｑ２は、フローティング接地端７３１に接続される。
[0091] 第１の一方向静電保護回路７３３の他端は、フローティング接地端７３１に結合される。第１のダイオードＤ１のカソードは、整流回路７３２の第１の出力端子Ｑ１に結合される。第１のダイオードＤ１のアノードは、出力ポート７６０に結合される。第２のダイオードＤ２のアノードは、フローティング接地端７３１に結合され、第２のダイオードＤ２のカソードは、出力ポート７６０に結合される。
[0092] 集積回路に、静電気が発生すると、放電路が、第１の一方向静電保護回路７３３、第１の入力ポート７４０、第２の入力ポート７５０及び出力ポート７６０によって形成されて、静電気を放出することができる。電子回路の電子部品は、静電気によって損傷するのを回避することができる。
[0093] 別の実施形態では、フローティング接地端７３１を省略することができ、第１の一方向静電保護回路７３３の他端は、第２の出力端子Ｑ２に結合される。
[0094] 図８に示すように、電子回路７３０は、更に、整流回路７３２の２つの出力端子の間に直列に結合されるツェナーダイオード及び限流抵抗器を含むことができる。
[0095] 第１の一方向静電保護回路７３３は、上記の第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０、更に、第４の静電保護回路１４０及び第５の静電保護回路１５０から選択することができる。
[0096] 別の実施形態では、図９に示すように、電子回路７３０は、更に、第１の交流入力ポート７４０と第２の交流入力ポート７５０との間に結合される第２の一方向静電保護回路７３４、第１の入力端子（第１の交流入力ポート７４０）と第２の出力端子Ｑ２（フローティング接地端７３１）との間に結合される第３の一方向静電保護回路７３５、及び／又は、第２の入力端子Ａ２（第２の交流入力ポート７５０）と第２の出力端子（フローティング接地端７３１）との間に結合される第４の一方向静電保護回路７３６を含むことができる。
[0097] 第２の一方向静電保護回路７３４、第３の一方向静電保護回路７３５及び第４の一方向静電保護回路７３６の特定の回路構造は、上記の第１の一方向静電保護回路７３３の回路構造と同じにすることができる。上記の構造を有する一方向静電保護回路は、集積回路の電子回路に配設され、集積回路に静電気が発生すると、一方向静電保護回路及び他の部品によって、少なくとも１つの放電路が生成されて、静電気を放出する。
[0098] 図１０は、一実施形態によるモータアセンブリを示す。モータアセンブリは、モータ１０１０及びモータ駆動回路１０２０を含むことができる。モータ駆動回路１０２０は、集積回路１０２１を含むことができる。集積回路１０２１は、上記の集積回路と同様であり、本実施形態は、詳細に説明しない。
[0099] したがって、本開示の一実施形態による応用装置が、更に提供される。応用装置は、上記のモータアセンブリを含むことができる。任意選択的に、応用装置は、ポンプ、ファン、家庭用電気機器、車両等にすることができ、ここで、家庭用電気機器は、例えば、洗濯機、食器洗浄機、レンジフード、換気扇等にすることができる。
[00100] 以上、本開示の好ましい実施形態が説明され、これらは、本開示を限定することを意図するものではない。本開示の精神及び原理の範囲の全ての修正、均等代替及び改良は、本開示の保護範囲内である。
１００ 静電保護回路
１１０ 第１の静電保護回路
１２０ 第２の静電保護回路
１３０ 第３の静電保護回路
１４０ 第４の静電保護回路
１５０ 第５の静電保護回路／静電検出回路
２００ 整流回路
３００ ターゲット回路
７１０ ハウジング
７２０ 半導体基板
７３０ 電子回路
７３１ フローティング接地端
７３２ 整流回路
７３３ 第１の一方向静電保護回路
７３４ 第２の一方向静電保護回路
７３５ 第３の一方向静電保護回路
７３６ 第４の一方向静電保護回路
７４０ 第１の入力ポート／第１の交流入力ポート
７５０ 第２の入力ポート／第２の交流入力ポート
７６０ 出力ポート
７７０ 外部交流電源
１０１０ モータ
１０２０ モータ駆動回路
１０２１ 集積回路
ＡＣ 外部交流電源
Ａ１ 第１の入力端子
Ａ２ 第２の入力端子
Ａ３ 第１の入力端子
Ａ４ 第２の入力端子
Ｃ１ 第１のコンデンサ
Ｄ１ 第１のダイオード
Ｄ２ 第２のダイオード
Ｐ１ 第１の交流入力ポート
Ｐ２ 第２の交流入力ポート
Ｑ０ 出力ポート
Ｑ１ 第１の出力端子
Ｑ２ 第２の出力端子
Ｑ３ 出力端子
ＱＡ１ ＰＮＰトランジスタ
ＱＡ２ ＮＰＮトランジスタ
Ｒ 抵抗器
Ｒｄ 抵抗器
Ｒｚ 限流抵抗器
Ｒ１ 第１の抵抗器
Ｒ２ 第２の抵抗器
Ｒ３ 第３の抵抗器
Ｒ４ 第４の抵抗器
ＺＤ１ ツェナーダイオード
ＺＤ２ 第２のツェナーダイオード

Claims (11)

  1. 出力ポートと、
    外部交流電源と接続する第１の交流入力ポート及び第２の交流入力ポートと、
    前記第１の交流入力ポートと結合する第１の入力端子と、前記第２の交流入力ポートと結合する第２の入力端子と、第１の出力端子と、第２の出力端子とを有する整流回路であって、前記第１の出力端子の電圧は、前記第２の出力端子の電圧よりも大きい、整流回路と、
    前記整流回路の前記第１の出力端子と前記整流回路の前記第２の出力端子との間に結合される第１の一方向静電保護回路を有する静電保護回路と、
    を備えることを特徴とする電子回路。
  2. 前記第１の一方向静電保護回路の入力端子は、前記整流回路の前記第１の出力端子と電気的に結合され、前記第１の一方向静電保護回路の出力端子は、前記整流回路の前記第２の出力端子と電気的に結合されることを特徴とする、請求項１に記載の電子回路。
  3. 前記静電保護回路は、前記第１の交流入力ポートと前記第２の交流入力ポートとの間に結合される第２の一方向静電保護回路、前記整流回路の前記第１の入力端子と前記整流回路の前記第２の出力端子との間に結合される第３の一方向静電保護回路、及び／又は、前記整流回路の前記第２の入力端子と前記整流回路の前記第２の出力端子との間に結合される第４の一方向静電保護回路を備えることを特徴とする、請求項１に記載の電子回路。
  4. 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、少なくとも１つの半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記少なくとも１つの半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記少なくとも１つの半導体素子は、アバランシェ降伏状態で動作して、放電路を形成して、静電気を放出することを特徴とする、請求項３に記載の電子回路。
  5. 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、静電検出回路及び半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記半導体素子は、前記静電検出回路によって、導通状態になるように制御されて、放電路を形成して、静電気を放出することを特徴とする、請求項３に記載の電子回路。
  6. 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、ツェナーダイオードを備え、前記ツェナーダイオードのアノードは、前記一方向静電保護回路の入力端子と出力端子との間に電気的に結合されるか、又は、
    前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、第１のＮＭＯＳトランジスタを備え、前記第１のＮＭＯＳトランジスタのドレインは、前記一方向静電保護回路の入力端子及びゲートに電気的に結合され、前記第１のＮＭＯＳトランジスタのソースは、前記一方向静電保護回路の出力端子に電気的に結合されるか、又は、
    前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、シリコン制御整流器を備え、前記シリコン制御整流器のアノードは、前記一方向静電保護回路の入力端子に電気的に結合され、前記シリコン制御整流器のカソードは、前記一方向静電保護回路の出力端子に電気的に結合され、制御端子は、外部制御信号を受信することを特徴とする、請求項３に記載の電子回路。
  7. 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、ＰＮＰトランジスタ及びＮＰＮトランジスタを備え、前記ＰＮＰトランジスタのベース電極は、前記ＮＰＮトランジスタのコレクタ電極と電気的に結合され、前記ＰＮＰトランジスタのコレクタ電極は、前記ＮＰＮトランジスタのベース電極と電気的に結合され、前記ＰＮＰトランジスタのエミッタ電極は、前記一方向静電保護回路の入力端子と電気的に結合され、前記ＮＰＮトランジスタのエミッタ電極は、前記一方向静電保護回路の出力端子と電気的に結合されることを特徴とする、請求項３に記載の電子回路。
  8. 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、第１の抵抗器、第１のコンデンサ、第１のＰＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第２の抵抗器、及び第３のＮＭＯＳトランジスタを備え、
    前記第１の抵抗器の一端は、前記一方向静電保護回路の入力端子と電気的に結合され、前記第１の抵抗器の他端は、前記第１のコンデンサの一端と電気的に結合され、
    前記第１のコンデンサの他端は、前記一方向静電保護回路の出力端子と結合され、
    前記第１のＰＭＯＳトランジスタのドレインは、前記一方向静電保護回路の入力端子と結合され、前記第１のＰＭＯＳトランジスタのゲートは、前記第１の抵抗器の他端及び前記第２のＮＭＯＳトランジスタのゲートと結合され、前記第１のＰＭＯＳトランジスタのソースは、前記第２のＮＭＯＳトランジスタのドレイン及び前記第３のＮＭＯＳトランジスタのゲートに結合され、前記第２のＮＭＯＳトランジスタのソースは、前記一方向静電保護回路の出力端子と結合され、
    前記第３のＮＭＯＳトランジスタのドレインは、前記第２の抵抗器を介して、前記一方向静電保護回路の前記入力端子に結合され、前記第３のＮＭＯＳトランジスタのソースは、前記一方向静電保護回路の前記出力端子に結合されることを特徴とする、請求項３に記載の電子回路。
  9. 前記第１、第２、第３及び第４の一方向静電保護回路の少なくとも１つは、静電検出回路、第３の抵抗器、及び第４のＮＭＯＳトランジスタを備え、
    前記静電検出回路の第１の端部は、前記一方向静電保護回路の入力端子に結合され、前記静電検出回路の第２の端部は、前記一方向静電保護回路の出力端子に結合され、前記静電検出回路の第３の端部は、前記第４のＮＭＯＳトランジスタのゲートに結合され、
    前記第４のＮＭＯＳトランジスタのソースは、前記一方向静電保護回路の前記出力端子と結合され、前記第４のＮＭＯＳトランジスタのドレインは、前記第３の抵抗器を介して、前記一方向静電保護回路の前記入力端子と結合されることを特徴とする、請求項３に記載の電子回路。
  10. ハウジングと、
    前記ハウジングに配置される半導体基板と、
    請求項１乃至９のいずれか一項に記載の電子回路と、
    を備えることを特徴とする集積回路。
  11. モータ及びモータ駆動回路を備えるモータアセンブリであって、前記モータ駆動回路は、請求項１０に記載の集積回路を備えることを特徴とするモータアセンブリ。
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