JP2006100386A - 静電気保護回路 - Google Patents
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Abstract
【課題】 高速かつ確実に動作する静電気保護回路を提供することを課題とする。
【解決手段】 外部電源端子（ＶＤ）と、外部接地端子（ＶＳ）と、第１の外部信号端子（Ａ１）と、ソース及びドレインがそれぞれ外部電源端子及び第１の外部信号端子に接続される第１のｐ型電界効果トランジスタ（Ｐ１０１）と、ソース及びドレインがそれぞれ外部接地端子及び第１の外部信号端子に接続される第１のｎ型電界効果トランジスタ（Ｎ１０１）と、静電気検知回路（１１１）とを有する静電気保護回路が提供される。静電気検知回路は、外部電源端子及び外部接地端子に接続され、静電気を検知しないときは第１のｐ型電界効果トランジスタ及び第１のｎ型電界効果トランジスタをオフし、静電気を検知すると第１のｐ型電界効果トランジスタ及び第１のｎ型電界効果トランジスタをオンする。
【選択図】 図１
【解決手段】 外部電源端子（ＶＤ）と、外部接地端子（ＶＳ）と、第１の外部信号端子（Ａ１）と、ソース及びドレインがそれぞれ外部電源端子及び第１の外部信号端子に接続される第１のｐ型電界効果トランジスタ（Ｐ１０１）と、ソース及びドレインがそれぞれ外部接地端子及び第１の外部信号端子に接続される第１のｎ型電界効果トランジスタ（Ｎ１０１）と、静電気検知回路（１１１）とを有する静電気保護回路が提供される。静電気検知回路は、外部電源端子及び外部接地端子に接続され、静電気を検知しないときは第１のｐ型電界効果トランジスタ及び第１のｎ型電界効果トランジスタをオフし、静電気を検知すると第１のｐ型電界効果トランジスタ及び第１のｎ型電界効果トランジスタをオンする。
【選択図】 図１
Description
本発明は、静電気保護回路に関し、特に外部電源端子、外部接地端子及び外部信号端子に接続される静電気保護回路に関する。
静電気保護回路は、半導体入出力回路であり、静電気による内部回路の破壊を防止するための回路である。下記の非特許文献１には、ＥＳＤ（Electrostatic Discharge：静電放出）保護回路が記載されている。また、下記の特許文献１の図１には、ｎ型ＭＯＳ電界効果トランジスタＭ１のゲートが１個のインバータ１８を介して電源電圧に接続され、ｐ型ＭＯＳ電界効果トランジスタＭ２のゲートが２個のインバータ１８を介して電源電圧に接続されるアドレス信号入力ＥＳＤ構成体が記載されている。
ESD in Silicon Integrated Circuits Second Edition, Ajith Amerasekera, Charvaka Duvvury et. al., P112〜P116, JOHN WILEY & SONS,LTD, 2002
特開平６−２１６３２８号公報
本発明の目的は、高速かつ確実に動作する静電気保護回路を提供することである。
本発明の一観点によれば、外部電源端子と、外部接地端子と、第１の外部信号端子と、ソース及びドレインがそれぞれ外部電源端子及び第１の外部信号端子に接続される第１のｐ型電界効果トランジスタと、ソース及びドレインがそれぞれ外部接地端子及び第１の外部信号端子に接続される第１のｎ型電界効果トランジスタと、静電気検知回路とを有する静電気保護回路が提供される。静電気検知回路は、外部電源端子及び外部接地端子に接続され、静電気を検知しないときは第１のｐ型電界効果トランジスタ及び第１のｎ型電界効果トランジスタをオフし、静電気を検知すると第１のｐ型電界効果トランジスタ及び第１のｎ型電界効果トランジスタをオンする。
静電気の印加によって外部電源端子及び外部接地端子間の電位差が急激に上昇すると、静電気検知回路は、第１のｐ型電界効果トランジスタ及び第１のｎ型電界効果トランジスタがオンになるように制御する。これにより、電荷が外部電源端子又は外部接地端子に放出される。静電気検知回路は、第１のｐ型又はｎ型電界効果トランジスタのｐｎ接合のブレークダウン電圧を越える前の低電圧（トランジスタ閾値電圧）で、第１のｐ型及びｎ型電界効果トランジスタをオンするので、高速にかつ確実に静電気保護回路が動作する。また、静電気の印加によって第１のｐ型及びｎ型電界効果トランジスタがオンとなるため、それらのドレインに電流集中を防ぐための抵抗を接続する必要がなくなる。これにより、回路面積や寄生容量の低減が可能となり、内部回路の集積化や高速化に寄与することができる。
図１５は、静電気（ＥＳＤ）保護回路の構成例を示す回路図である。半導体装置は、外部電源端子ＶＤ、外部接地端子ＶＳ及び外部信号端子Ａ１を有する。外部信号端子Ａ１は、内部回路１５１０に接続される。外部電源端子ＶＤ、外部接地端子ＶＳ又は外部信号端子Ａ１から静電気が入力されたときに、内部回路１５１０の破壊を防止するために静電気保護回路が設けられる。
次に、静電気保護回路の構成を説明する。ｎ型（ｎチャネル）ＭＯＳ（metal-oxide semiconductor）電界効果トランジスタＮ１５０１は、ゲート及びソースが外部接地端子ＶＳに接続され、ドレインが抵抗Ｒ１５０１を介して外部信号端子Ａ１に接続される。以下、ＭＯＳ電界効果トランジスタを、ＭＯＳトランジスタという。ｐ型（ｐチャネル）ＭＯＳトランジスタＰ１５０１は、ゲート及びソースが外部電源端子ＶＤに接続され、ドレインが抵抗Ｒ１５０２を介して外部信号端子Ａ１に接続される。ｎ型ＭＯＳトランジスタＮ１５０２は、ゲート及びソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。
静電気保護回路を含む半導体装置がボード（回路基板）に搭載されると、外部電源端子ＶＤは電源電位に接続され、外部接地端子ＶＳは接地電位に接続され、通常動作する。ｐ型ＭＯＳトランジスタＰ１５０１は、ゲートに電源電位が供給されるので、オフする。ｎ型ＭＯＳトランジスタＮ１５０１及びＮ１５０２は、ゲートに接地電位が供給されるので、オフする。内部回路１５１０は、外部信号端子Ａ１に対して信号を入力又は出力することができる。
図１６は、図１５のｎ型ＭＯＳトランジスタＮ１５０１及びｐ型ＭＯＳトランジスタＰ１５０１の半導体装置の断面図である。ｐ型ウェル１６２１及びｎ型ウェル１６２２は、半導体基板（例えばシリコン基板）の表面に設けられる。
ｐ型ウェル１６２１内には、ｐ+型領域１６０１及びｎ+型領域１６０２，１６０３が設けられる。ｎ+型領域１６０２はソースであり、ｎ+型領域１６０３はドレインであり、ｐ+型領域１６０１はバックゲートである。ソース１６０２及びドレイン１６０３間のチャネル上には、ゲート絶縁膜１６０４を介してゲート１６０５が設けられる。これらは、ｎ型ＭＯＳトランジスタＮ１５０１を構成する。ゲート１６０５、ソース１６０２及びバックゲート１６０１は、外部接地端子ＶＳに接続される。ドレイン１６０３は、コンタクトによる抵抗を介して外部信号端子Ａ１に接続される。
ｎ型ウェル１６２２内には、ｎ+型領域１６１１及びｐ+型領域１６１２，１６１３が設けられる。ｐ+型領域１６１２はソースであり、ｐ+型領域１６１３はドレインであり、ｎ+型領域１６１１はバックゲートである。ソース１６１２及びドレイン１６１３間のチャネル上には、ゲート絶縁膜１６１４を介してゲート１６１５が設けられる。これらは、ｐ型ＭＯＳトランジスタＰ１５０１を構成する。ゲート１６１５、ソース１６１２及びバックゲート１６１１は、外部電源端子ＶＤに接続される。ドレイン１６１３は、コンタクトによる抵抗を介して外部信号端子Ａ１に接続される。
この半導体装置は、寄生バイポーラトランジスタＴ１７０１及びＴ１７０２を有する。ｎｐｎ型バイポーラトランジスタＴ１７０１は、コレクタがドレイン１６０３に対応し、エミッタがソース１６０２に対応する。バイポーラトランジスタＴ１７０１のベースは、ｐ型ウェル１６２１内の抵抗Ｒ１７０１を介して外部接地端子ＶＳに接続される。ｐｎｐ型バイポーラトランジスタＴ１７０２は、コレクタがドレイン１６１３に対応し、エミッタがソース１６１２に対応する。バイポーラトランジスタＴ１７０２のベースは、ｎ型ウェル１６２２内の抵抗Ｒ１７０２を介して外部電源端子ＶＤに接続される。
外部端子ＶＤ，ＶＳ又はＡ１に静電気が印加されると、寄生バイポーラトランジスタＴ１７０１及びＴ１７０２が動作する。すなわち、静電気印加時には、図１５の回路は、図１７の等価回路で表される。
図１７は、図１５の静電気保護回路が保護動作を行う際の等価回路図である。ｎｐｎ型バイポーラトランジスタＴ１７０１は、ベースが抵抗Ｒ１７０１を介して外部接地端子ＶＳに接続され、エミッタが外部接地端子ＶＳに接続され、コレクタが抵抗Ｒ１５０１を介して外部信号端子Ａ１に接続される。ｐｎｐ型バイポーラトランジスタＴ１７０２は、ベースが抵抗Ｒ１７０２を介して外部電源端子ＶＤに接続され、エミッタが外部電源端子ＶＤに接続され、コレクタが抵抗Ｒ１５０２を介して外部信号端子Ａ１に接続される。ｎｐｎ型バイポーラトランジスタＴ１７０３は、ベースが抵抗Ｒ１７０３を介して外部接地端子ＶＳに接続され、エミッタが外部接地端子ＶＳに接続され、コレクタが外部電源端子ＶＤに接続される。内部回路１５１０は、外部信号端子Ａ１に接続される。
静電気保護回路を含む半導体装置は、ボードに搭載される前、外部端子ＶＤ、ＶＳ及びＡ１がオープン状態であり、この際に内部回路１５１０を静電気から保護することが主な目的である。外部接地端子ＶＳを基準にして外部信号端子Ａ１に正の高電圧の静電気が印加されると、図１５のｎ型ＭＯＳトランジスタＮ１５０１のドレイン及びバックゲートのｐｎ接合のブレークダウンが生じ、図１７のｎｐｎ型バイポーラトランジスタＴ１７０１がオンになる。静電気は、外部信号端子Ａ１から外部接地端子ＶＳに放出することができ、内部回路１５１０を保護することができる。
同様に、外部電源端子ＶＤを基準にして外部信号端子Ａ１に負の高電圧の静電気が印加されると、図１５のｐ型ＭＯＳトランジスタＰ１５０１のドレイン及びバックゲートのｐｎ接合のブレークダウンが生じ、図１７のｐｎｐ型バイポーラトランジスタＴ１７０２がオンになる。静電気は、外部電源端子ＶＤから外部信号端子Ａ１に放出することができ、内部回路１５１０を保護することができる。
同様に、外部接地端子ＶＳを基準にして外部電源端子ＶＤに正の高電圧の静電気が印加されると、図１５のｎ型ＭＯＳトランジスタＮ１５０２のドレイン及びバックゲートのｐｎ接合のブレークダウンが生じ、図１７のｎｐｎ型バイポーラトランジスタＴ１７０３がオンになる。静電気は、外部電源端子ＶＤから外部基準端子ＶＳに放出することができ、内部回路１５１０を保護することができる。
また、静電気保護機能を高めるために、複数のＭＯＳトランジスタＮ１５０１を並列に接続し、大きな電流を流すことができるようにする。静電気が印加されると、複数のＭＯＳトランジスタＮ１５０１のうちのいずれか１つがまず最初にブレークダウンする。その後、他のＭＯＳトランジスタＮ１５０１もブレークダウンさせるために、抵抗Ｒ１５０１を設け、最初のブレークダウン後も外部信号端子Ａ１が所定期間高電圧を維持するようにする。抵抗Ｒ１５０１の働きにより、複数のＭＯＳトランジスタＮ１５０１がブレークダウンし、ｎｐｎ型バイポーラトランジスタＴ１７０１としてオンさせることができる。また、同様に、複数のＭＯＳトランジスタＰ１５０１をブレークダウンさせるために、抵抗Ｒ１５０２を必要とする。
以上のように、図１５の回路においてＭＯＳトランジスタＮ１５０１，Ｐ１５０１，Ｎ１５０２を不通状態にし、ｐｎ接合のブレークダウン電圧を越えた時点で、図１７の等価回路図で示される回路で動作する。すなわち、ＭＯＳトランジスタのソースをエミッタ、バックゲートをベース、ドレインをコレクタとして動作する寄生バイポーラトランジスタの動作を期待し、かつドレインに抵抗を挿入して寄生バイポーラトランジスタの動作を制御することによって保護している。
さらに、図１５において、外部信号端子Ａ１に対する静電気の電荷集中を低減させるために、外部電源端子ＶＤ及び外部接地端子ＶＳ間にクランプ素子Ｎ１５０２を使用する。例えば、外部接地端子ＶＳを基準にして外部信号端子Ａ１へ正の電荷を印加した場合、外部信号端子Ａ１及び外部接地端子ＶＳ間のｎ型ＭＯＳトランジスタＮ１５０１が寄生バイポーラトランジスタＴ１７０１として動作をする他に、外部信号端子Ａ１の電位が上がり、外部信号端子Ａ１及び外部電源端子ＶＤ間のｐ型ＭＯＳトランジスタＰ１５０１のドレイン及びバックゲート間のｐｎ接合を介してクランプ素子Ｎ１５０２へ電流が流れる。クランプ素子Ｎ１５０２は、寄生バイポーラトランジスタＴ１７０３として動作することにより、ｎ型ＭＯＳトランジスタＮ１５０１に対する電流集中を軽減させることができる。
しかし、ｎ型ＭＯＳトランジスタＮ１５０１のドレイン及びバックゲート間、又はｐ型ＭＯＳトランジスタＰ１５０１のバックゲート及びドレイン間の電圧がｐｎ接合のブレークダウン電圧を越えると、瞬間的にソース及びドレイン間に電流が流れる。この時、ソースとバックゲートの間にはウェルの抵抗によって電位差が生じるため、この電位差をＶBEとする寄生ラテラルバイポーラトランジスタ動作を起こす。
また、一般的に静電気保護素子は、必要なトランジスタ幅を複数の小トランジスタの並列接続によって確保する。この際、複数の小トランジスタの一部が寄生バイポーラトランジスタ動作を起こすと、ドレイン及びバックゲート間の電圧が一定電圧まで降下する。そのため、複数の小トランジスタの内最初に寄生バイポーラトランジスタ動作を起こしたトランジスタしか導通状態にならない。結果として導通しているトランジスタに電流が集中するため容易に破壊してしまう。この電流集中による破壊を防止するために静電気保護素子のドレイン部に抵抗を設置している。
ドレイン部に抵抗を設置することで、一部の小トランジスタのみが導通してもそのトランジスタで多くの電流を流しすぎる前に他の導通していないトランジスタのドレイン及びバックゲート間の電位差がブレークダウン電圧に達することで、別のトランジスタも段階的に導通状態となり、特定のトランジスタに対して電流集中を起こしにくくなる。
しかし、保護動作の開始トリガをｐｎ接合のブレークダウンとした場合、保護素子として設置したＭＯＳトランジスタのｐｎ接合がブレークダウン電圧に達する前に保護対象の内部回路のＭＯＳトランジスタが破壊してしまう恐れがある。
さらにｎ型ＭＯＳトランジスタの場合、ドレイン部に抵抗を入れることによって、保護素子全体の面積が増加してしまうと共に、ドレイン面積の増加によって寄生容量も増加してしまうという問題がある。
以下、上記の課題を解決するための本発明の実施形態を説明する。
以下、上記の課題を解決するための本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による静電気保護回路の構成例を示す回路図である。半導体装置は、外部電源端子ＶＤ、外部接地端子ＶＳ及び外部信号端子（入出力端子）Ａ１，Ｂ１，Ｃ１を有する。外部信号端子Ａ１，Ｂ１，Ｃ１は、内部回路１１０に接続される。外部電源端子ＶＤ、外部接地端子ＶＳ又は外部信号端子Ａ１，Ｂ１，Ｃ１から静電気が入力されたときに、内部回路１１０の破壊を防止するために静電気保護回路が設けられる。
図１は、本発明の第１の実施形態による静電気保護回路の構成例を示す回路図である。半導体装置は、外部電源端子ＶＤ、外部接地端子ＶＳ及び外部信号端子（入出力端子）Ａ１，Ｂ１，Ｃ１を有する。外部信号端子Ａ１，Ｂ１，Ｃ１は、内部回路１１０に接続される。外部電源端子ＶＤ、外部接地端子ＶＳ又は外部信号端子Ａ１，Ｂ１，Ｃ１から静電気が入力されたときに、内部回路１１０の破壊を防止するために静電気保護回路が設けられる。
次に、静電気保護回路の構成を説明する。ｎ型ＭＯＳトランジスタＮ１０１は、ソースが外部接地端子ＶＳに接続され、ドレインが外部信号端子Ａ１に接続される。ｐ型ＭＯＳトランジスタＰ１０１は、ソースが外部電源端子ＶＤに接続され、ドレインが外部信号端子Ａ１に接続される。ｎ型ＭＯＳトランジスタＮ１０２は、ソースが外部接地端子ＶＳに接続され、ドレインが外部信号端子Ｂ１に接続される。ｐ型ＭＯＳトランジスタＰ１０２は、ソースが外部電源端子ＶＤに接続され、ドレインが外部信号端子Ｂ１に接続される。ｎ型ＭＯＳトランジスタＮ１０３は、ソースが外部接地端子ＶＳに接続され、ドレインが外部信号端子Ｃ１に接続される。ｐ型ＭＯＳトランジスタＰ１０３は、ソースが外部電源端子ＶＤに接続され、ドレインが外部信号端子Ｃ１に接続される。
静電気検知回路１１１は、外部電源端子ＶＤ及び外部接地端子ＶＳに接続され、静電気を検知しないときは出力線ＰＣＮＴ及びＮＣＮＴを介してｐ型ＭＯＳトランジスタＰ１０１，Ｐ１０２，Ｐ１０３及びｎ型ＭＯＳトランジスタＮ１０１，Ｎ１０２，Ｎ１０３をオフし、静電気を検知すると出力線ＰＣＮＴ及びＮＣＮＴを介してｐ型ＭＯＳトランジスタＰ１０１，Ｐ１０２，Ｐ１０３及びｎ型ＭＯＳトランジスタＮ１０１，Ｎ１０２，Ｎ１０３をオンする。静電気検知回路１１１の出力線ＰＣＮＴは、ｐ型ＭＯＳトランジスタＰ１０１，Ｐ１０２，Ｐ１０３のゲートに接続される。静電気検知回路１１１の出力線ＮＣＮＴは、ｎ型ＭＯＳトランジスタＮ１０１，Ｎ１０２，Ｎ１０３のゲートに接続される。
静電気保護回路を含む半導体装置がボードに搭載されると、外部電源端子ＶＤは電源電位に接続され、外部接地端子ＶＳは接地電位に接続され、通常動作する。ｐ型ＭＯＳトランジスタＰ１０１，Ｐ１０２，Ｐ１０３は、ゲートに電源電位が供給されるので、オフする。ｎ型ＭＯＳトランジスタＮ１０１，Ｎ１０２，Ｎ１０３は、ゲートに接地電位が供給されるので、オフする。内部回路１１０は、外部信号端子Ａ１，Ｂ１，Ｃ１に対して信号を入力又は出力することができる。
外部接地端子ＶＳを基準にして外部信号端子Ａ１に正電荷の静電気パルスを印加した場合、外部信号端子Ａ１の電位は外部接地端子ＶＳに対して上昇する。それと共に、ｐ型ＭＯＳトランジスタＰ１０１のドレイン及びバックゲート間で構成されるｐｎ接合を介して外部電源端子ＶＤの電位も上昇する。このｐｎ接合には、順方向電圧が印加される。
これによって、外部電源端子ＶＤ及び外部接地端子ＶＳ間に急激な電位差が生じると、静電気検知回路１１１が作動して、出力線ＰＣＮＴにローレベル（低電位）を出力し、出力線ＮＣＮＴにハイレベル（高電位）を出力する。ｎ型ＭＯＳトランジスタＮ１０１がオン（導通状態）となり、電流Ｉ１２１が流れ、外部信号端子Ａ１の電荷を外部接地端子ＶＳへ放出することができる。
静電気検知回路１１１は、外部電源端子ＶＤ及び外部接地端子ＶＳ間に接続され、かつ全ての外部信号端子Ａ１，Ｂ１，Ｃ１の保護素子Ｐ１０１〜Ｐ１０３，Ｎ１０１〜Ｎ１０３を制御しているため、上記動作中においては、ｎ型ＭＯＳトランジスタＮ１０１のみでなく、外部信号端子Ｂ１，Ｃ１の保護素子、すなわちｎ型ＭＯＳトランジスタＮ１０２，Ｎ１０３およびｐ型ＭＯＳトランジスタＰ１０２，Ｐ１０３もオンとなり、電流Ｉ１２２及びＩ１２３が流れ、外部電源端子ＶＤ及び外部接地端子ＶＳ間でも電荷を放出することができる。
以上の動作は、外部信号端子Ｂ１，Ｃ１に静電気を印加した場合でも同様である。任意の外部信号端子Ａ１，Ｂ１，Ｃ１に静電気を印加した際、印加した外部信号端子Ａ１に設置した保護用ＭＯＳトランジスタＰ１０１，Ｎ１０１のみでなく、印加した外部信号端子Ａ１以外の外部信号端子Ｂ１，Ｃ１についても保護用ＭＯＳトランジスタＰ１０２，Ｎ１０２，Ｐ１０３，Ｎ１０３がオンになることにより、外部電源端子ＶＤと外部接地端子ＶＳ間にも電流パスＩ１２２，Ｉ１２３を確保して印加端子Ａ１に繋がる内部回路１１０を保護することができる。
外部電源端子ＶＤを基準にして外部信号端子Ａ１に負電荷の静電気パルスを印加した場合、外部信号端子Ａ１の電位は外部電源端子ＶＤに対して下降する。それと共に、ｎ型ＭＯＳトランジスタＮ１０１のドレイン及びバックゲート間で構成されるｐｎ接合を介して外部接地端子ＶＳの電位も下降する。これによって、前述と同様に、外部電源端子ＶＤ及び外部接地端子ＶＳ間に急激な電位差が生じるため保護動作が起きる。すなわち、静電気検知回路１１１は、静電気を検知し、ＭＯＳトランジスタＰ１０１〜Ｐ１０３，Ｎ１０１〜Ｎ１０３をオンにする。
上記以外の静電気印加のケースを説明する。外部接地端子ＶＳを基準にして外部信号端子Ａ１に負電荷の静電気パルスを印加した場合は、ｎ型ＭＯＳトランジスタＮ１０１がｐｎジャンクション（接合）ダイオードとして動作することにより、外部接地端子ＶＳから外部信号端子Ａ１に電流が流れ、内部回路１１０を保護することができる。
また、外部電源端子ＶＤを基準にして外部信号端子Ａ１に正電荷の静電気パルスを印加した場合は、ｐ型ＭＯＳトランジスタＰ１０１がｐｎジャンクションダイオードとして動作することにより、外部信号端子Ａ１から外部電源端子ＶＤに電流が流れ、内部回路１１０を保護することができる。
本実施形態によれば、半導体装置の外部端子に対し静電気を印加した際、静電気保護を目的として設置したＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンとなることにより外部接地端子ＶＳ又は外部電源端子ＶＤへの電流パスＩ１２１，Ｉ１２２，Ｉ１２３を確保し、内部回路１１０を保護することができる。
（第２の実施形態）
図２は、本発明の第２の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。ｐ型ＭＯＳトランジスタＰ２０１は、ソースが外部電源端子ＶＤに接続され、ドレインが抵抗Ｒ２１４を介して外部接地端子ＶＳに接続され、ゲートがｎ型ＭＯＳトランジスタＮ２０１のドレインに接続される。ｎ型ＭＯＳトランジスタＮ２０１は、ソースが外部接地端子ＶＳに接続され、ドレインが抵抗Ｒ２１３を介して外部電源端子ＶＤに接続される。外部電源端子ＶＤ及び外部接地端子ＶＳ間には、容量Ｃ２１１及び抵抗Ｒ２１２が直列に接続される。抵抗Ｒ２１２は、ｎ型ＭＯＳトランジスタＮ２０１のゲート及び外部接地端子ＶＳ間に接続される。出力線ＰＣＮＴは、ｎ型ＭＯＳトランジスタＮ２０１のドレインに接続される。出力線ＮＣＮＴは、ｐ型ＭＯＳトランジスタＰ２０１のドレインに接続される。
図２は、本発明の第２の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。ｐ型ＭＯＳトランジスタＰ２０１は、ソースが外部電源端子ＶＤに接続され、ドレインが抵抗Ｒ２１４を介して外部接地端子ＶＳに接続され、ゲートがｎ型ＭＯＳトランジスタＮ２０１のドレインに接続される。ｎ型ＭＯＳトランジスタＮ２０１は、ソースが外部接地端子ＶＳに接続され、ドレインが抵抗Ｒ２１３を介して外部電源端子ＶＤに接続される。外部電源端子ＶＤ及び外部接地端子ＶＳ間には、容量Ｃ２１１及び抵抗Ｒ２１２が直列に接続される。抵抗Ｒ２１２は、ｎ型ＭＯＳトランジスタＮ２０１のゲート及び外部接地端子ＶＳ間に接続される。出力線ＰＣＮＴは、ｎ型ＭＯＳトランジスタＮ２０１のドレインに接続される。出力線ＮＣＮＴは、ｐ型ＭＯＳトランジスタＰ２０１のドレインに接続される。
通常動作時には、外部電源端子ＶＤに電源電位が供給され、外部接地端子ＶＳに接地電位が供給される。これにより、ＭＯＳトランジスタＰ２０１及びＮ２０１はオフし、出力線ＰＣＮＴはハイレベル（電源電位）になり、出力線ＮＣＮＴはローレベル（接地電位）になる。したがって、図１のＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３は、オフ（非導通状態）になる。
これに対して、外部信号端子Ａ１に静電気が印加されると、第１の実施形態で説明したように、外部電源端子ＶＤ及び外部接地端子ＶＳ間に急激な電位差変化が生じる。抵抗Ｒ２１２及び容量Ｃ２１１のＲＣ時定数による遅延のため、ｎ型ＭＯＳトランジスタＮ２０１のゲート電位は、外部電源端子ＶＤ及び外部接地端子ＶＳ間の電位変化に対して即座に追随しないため、一時的に高電位状態となる。そのため、ｎ型ＭＯＳトランジスタＮ２０１及びｐ型ＭＯＳトランジスタＰ２０１が一時的にオンとなり、ｎ型ＭＯＳトランジスタＮ２０１のゲート電位が高い間は、出力線ＰＣＮＴがローレベルになり、出力線ＮＣＮＴがハイレベルになり、図１のＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３をオンにする。これにより、ＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３を保護素子として動作させることができる。
本実施形態によれば、静電気を外部から印加した際、印加からＲＣ時定数による一定時間の間のみ静電気保護を目的として設置したＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンとなることにより外部接地端子ＶＳ又は外部電源端子ＶＤへの電流パスを確保し、内部回路１１０を保護することができる。
（第３の実施形態）
図３は、本発明の第３の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図３の回路は、図２の回路に対して、容量Ｃ２１１の代わりにダイオード群Ｄ３０１を設けた点が異なる。ダイオード群Ｄ３０１は、複数のダイオードを直列接続し、アノードが外部電源端子ＶＤに接続され、カソードがｎ型ＭＯＳトランジスタＮ２０１のゲートに接続される。外部電源端子ＶＤ及び外部接地端子ＶＳ間には、ダイオード群Ｄ３０１及び抵抗Ｒ２１２が直列に接続される。
図３は、本発明の第３の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図３の回路は、図２の回路に対して、容量Ｃ２１１の代わりにダイオード群Ｄ３０１を設けた点が異なる。ダイオード群Ｄ３０１は、複数のダイオードを直列接続し、アノードが外部電源端子ＶＤに接続され、カソードがｎ型ＭＯＳトランジスタＮ２０１のゲートに接続される。外部電源端子ＶＤ及び外部接地端子ＶＳ間には、ダイオード群Ｄ３０１及び抵抗Ｒ２１２が直列に接続される。
このダイオードの直列数は通常使用時における電源電圧に対して導通状態にならないだけの数を最低限有し、静電気印加によって保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３のドレイン及びバックゲート間のｐｎ接合がブレークダウンする前に導通状態となるような個数とする。例えば、このダイオードの順方向オン電圧を０.５Ｖ、電源電圧を２.７Ｖ、ブレークダウン電圧を１２Ｖとした場合、ダイオードの直列数は６個以上２３個以下となる。
この条件を満たした上で通常の動作を行うと、この直列ダイオード群Ｄ３０１は電源電圧では導通状態とならないため、ｎ型ＭＯＳトランジスタＮ２０１のゲート電位は接地電位を保つが、外部電源端子ＶＤ及び外部接地端子ＶＳ間の電位差が設計の値を越えると、直列ダイオード群Ｄ３０１が導通状態となるため、外部電源端子ＶＤ及び外部接地端子ＶＳ間の電位差が設計の値を超えている間のみｎ型ＭＯＳトランジスタＮ２０１のゲート電位はハイレベルとなり、ＭＯＳトランジスタＮ２０１及びＰ２０１はオンになる。出力線ＰＣＮＴはローレベルになり、出力線ＮＣＮＴはハイレベルになり、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンし、保護動作をさせることができる。
本実施形態によれば、静電気を外部から印加した際、外部電源端子ＶＤ及び外部接地端子ＶＳ間の電位差がダイオード群Ｄ３０１の順方向オン電圧による一定値を越えた場合に静電気保護を目的として設置したＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３が導通状態となることにより外部電源端子ＶＤ又は外部接地端子ＶＳへの電流パスを確保し、内部回路１１０を保護することができる。
（第４の実施形態）
図４は、本発明の第４の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図４の回路は、図３の回路に対して、ダイオード群Ｄ３０１の代わりにツェナーダイオードＤ４０１を設けた点が異なる。ツェナーダイオードＤ４０１は、カソードが外部電源端子ＶＤに接続され、アノードがｎ型ＭＯＳトランジスタＮ２０１のゲートに接続される。外部電源端子ＶＤ及び外部接地端子ＶＳ間には、ツェナーダイオードＤ４０１及び抵抗Ｒ２１２が直列に接続される。
図４は、本発明の第４の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図４の回路は、図３の回路に対して、ダイオード群Ｄ３０１の代わりにツェナーダイオードＤ４０１を設けた点が異なる。ツェナーダイオードＤ４０１は、カソードが外部電源端子ＶＤに接続され、アノードがｎ型ＭＯＳトランジスタＮ２０１のゲートに接続される。外部電源端子ＶＤ及び外部接地端子ＶＳ間には、ツェナーダイオードＤ４０１及び抵抗Ｒ２１２が直列に接続される。
ツェナーダイオードＤ４０１は、予め設計した逆バイアス耐電圧を越えた時点で導通状態となり、ＭＯＳトランジスタＮ２０１及びＰ２０１はオンになる。出力線ＰＣＮＴはローレベルになり、出力線ＮＣＮＴはハイレベルになり、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンし、保護動作をさせることができる。
本実施形態によれば、静電気を外部から印加した際、外部電源端子ＶＤ及び外部接地端子ＶＳ間の電位差がツェナーダイオードＤ４０１の逆バイアス耐電圧による一定値を越えた場合に静電気保護を目的として設置したＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３が導通状態となることにより外部電源端子ＶＤ又は外部接地端子ＶＳへの電流パスを確保し、内部回路１１０を保護することができる。
（第５の実施形態）
図５は、本発明の第５の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図５の回路は、図２の回路に対して、容量Ｃ２１１及び抵抗Ｒ２１２の代わりに抵抗Ｒ５０１を設けた点が異なる。外部制御端子ＥＸＰＩＮは、ｎ型ＭＯＳトランジスタＮ２０１のゲートに接続される。抵抗Ｒ５０１は、外部電源端子ＶＤ及び外部制御端子ＥＸＰＩＮ間に接続される。外部制御端子ＥＸＰＩＮは、半導体装置のボード搭載前はオープン状態であり、ボード搭載後は外部接地端子ＶＳと共に接地電位に接続される。
図５は、本発明の第５の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図５の回路は、図２の回路に対して、容量Ｃ２１１及び抵抗Ｒ２１２の代わりに抵抗Ｒ５０１を設けた点が異なる。外部制御端子ＥＸＰＩＮは、ｎ型ＭＯＳトランジスタＮ２０１のゲートに接続される。抵抗Ｒ５０１は、外部電源端子ＶＤ及び外部制御端子ＥＸＰＩＮ間に接続される。外部制御端子ＥＸＰＩＮは、半導体装置のボード搭載前はオープン状態であり、ボード搭載後は外部接地端子ＶＳと共に接地電位に接続される。
通常使用時には、外部制御端子ＥＸＰＩＮは接地電位に接続されるので、ＭＯＳトランジスタＮ２０１及びＰ２０１はオフする。これにより、出力線ＰＣＮＴはハイレベルになり、出力線ＮＣＮＴはローレベルになり、保護素子であるｎ型ＭＯＳトランジスタＮ１０１〜Ｎ１０３及びｐ型ＭＯＳトランジスタＰ１０１〜Ｐ１０３がオフになる。
一方、電源を投入していない状態で任意の外部端子に静電気を印加した場合、外部制御端子ＥＸＰＩＮは外部に対してオープン状態であり、結果として外部電源端子ＶＤに短絡している状態となるため、ＭＯＳトランジスタＮ２０１及びＰ２０１はオンする。出力線ＰＣＮＴはローレベルになり、出力線ＮＣＮＴはハイレベルになり、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンする。印加された電荷は、外部電源端子ＶＤ又は外部接地端子ＶＳへ放出される。
本実施形態によれば、通常動作に使用する外部端子ＶＤ，ＶＳ，Ａ１，Ｂ１，Ｃ１とは別に外部制御端子ＥＸＰＩＮを設け、半導体装置のボード搭載前では静電気が印加されると静電気保護を目的としてＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンになることにより外部電源端子ＶＤ又は外部接地端子ＶＳへの電流パスを確保し、静電気から内部回路１１０を保護することができる。
（第６の実施形態）
図６は、本発明の第６の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図６の回路は、図５の回路に対して、抵抗Ｒ５０１の代わりに容量Ｃ６０１を設けた点が異なる。容量Ｃ６０１は、外部電源端子ＶＤ及び外部制御端子ＥＸＰＩＮ間に接続される。
図６は、本発明の第６の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図６の回路は、図５の回路に対して、抵抗Ｒ５０１の代わりに容量Ｃ６０１を設けた点が異なる。容量Ｃ６０１は、外部電源端子ＶＤ及び外部制御端子ＥＸＰＩＮ間に接続される。
半導体装置のボード搭載前、静電気のようなパルス電荷を印加したときのみ外部制御端子ＥＸＰＩＮと外部電源端子ＶＤが短絡し、外部制御端子ＥＸＰＩＮはハイレベルになる。すると、ＭＯＳトランジスタＮ２０１及びＰ２０１がオンし、出力線ＰＣＮＴはローレベルになり、出力線ＮＣＮＴはハイレベルになる。保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンし、印加された電荷は外部電源端子ＶＤ又は外部接地端子ＶＳへ放出される。
なお、ボード搭載後の通常動作時、外部電源端子ＶＤには直流の電源電位が供給されるので、外部電源端子ＶＤと外部制御端子ＥＸＰＩＮとは絶縁される。外部制御端子ＥＸＰＩＮは、上記のように接地電位に接続されるので、ＭＯＳトランジスタＮ２０１及びＰ２０１はオフする。これにより、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３もオフする。
（第７の実施形態）
図７は、本発明の第７の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図７の回路は、図５の回路に対して、抵抗Ｒ５０１の代わりに抵抗Ｒ７０１を設けた点、及び外部制御端子ＥＸＰＩＮをｐ型ＭＯＳトランジスタＰ２０１のゲートに接続した点が異なる。抵抗Ｒ７０１は、外部接地端子ＶＳ及び外部制御端子ＥＸＰＩＮ間に接続される。外部制御端子ＥＸＰＩＮは、抵抗Ｒ７０１を介して外部接地端子ＶＳにクリップされる。外部制御端子ＥＸＰＩＮは、半導体装置のボード搭載前はオープン状態であり、ボード搭載後は外部電源端子ＶＤと共に電源電位に接続される。
図７は、本発明の第７の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図７の回路は、図５の回路に対して、抵抗Ｒ５０１の代わりに抵抗Ｒ７０１を設けた点、及び外部制御端子ＥＸＰＩＮをｐ型ＭＯＳトランジスタＰ２０１のゲートに接続した点が異なる。抵抗Ｒ７０１は、外部接地端子ＶＳ及び外部制御端子ＥＸＰＩＮ間に接続される。外部制御端子ＥＸＰＩＮは、抵抗Ｒ７０１を介して外部接地端子ＶＳにクリップされる。外部制御端子ＥＸＰＩＮは、半導体装置のボード搭載前はオープン状態であり、ボード搭載後は外部電源端子ＶＤと共に電源電位に接続される。
ボード搭載後の通常使用時には、外部制御端子ＥＸＰＩＮを電源電位に固定しておくことにより、ＭＯＳトランジスタＰ２０１及びＮ２０１がオフする。出力線ＰＣＮＴはハイレベルになり、出力線ＮＣＮＴはローレベルになり、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオフになる。
一方、ボード搭載前の電源を投入していない状態では、外部制御端子ＥＸＰＩＮは外部に対してオープン状態である。任意の外部端子に静電気を印加した場合、外部制御端子ＥＸＰＩＮはローレベルになり、ＭＯＳトランジスタＰ２０１及びＮ２０１がオンする。出力線ＰＣＮＴはローレベルになり、出力線ＮＣＮＴはハイレベルになり、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンする。印加された電荷は、外部電源端子ＶＤ又は外部接地端子ＶＳへ放出される。
（第８の実施形態）
図８は、本発明の第８の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図８の回路は、図７の回路に対して、抵抗Ｒ７０１の代わりに容量Ｃ８０１を設けた点が異なる。容量Ｃ８０１は、外部接地端子ＶＳ及び外部制御端子ＥＸＰＩＮ間に接続される。
図８は、本発明の第８の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。図８の回路は、図７の回路に対して、抵抗Ｒ７０１の代わりに容量Ｃ８０１を設けた点が異なる。容量Ｃ８０１は、外部接地端子ＶＳ及び外部制御端子ＥＸＰＩＮ間に接続される。
ボード搭載前、静電気のようなパルス電荷を印加したときのみ外部制御端子ＥＸＰＩＮと外部接地端子ＶＳが短絡し、外部制御端子ＥＸＰＩＮはローレベルになる。ＭＯＳトランジスタＮ２０１及びＰ２０１がオンし、出力線ＰＣＮＴはローレベルになり、出力線ＮＣＮＴはハイレベルになる。保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３がオンし、印加された電荷は外部電源端子ＶＤ又は外部接地端子ＶＳへ放出される。
なお、ボード搭載後の通常動作時、外部接地端子ＶＳには直流の接地電位が供給されるので、外部接地端子ＶＳと外部制御端子ＥＸＰＩＮとは絶縁される。外部制御端子ＥＸＰＩＮは、上記のように電源電位に接続されるので、ＭＯＳトランジスタＮ２０１及びＰ２０１はオフする。これにより、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３もオフする。
（第９の実施形態）
図９は、本発明の第９の実施形態による静電気保護回路の構成例を示す回路図である。この静電気保護回路は、図１５のＭＯＳトランジスタＮ１５０２に対応し、図１の静電気保護回路と並列に接続される。
図９は、本発明の第９の実施形態による静電気保護回路の構成例を示す回路図である。この静電気保護回路は、図１５のＭＯＳトランジスタＮ１５０２に対応し、図１の静電気保護回路と並列に接続される。
ｎ型ＭＯＳトランジスタＮ９０１は、ゲートが外部制御端子ＥＸＰＩＮに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。抵抗Ｒ９０２は、外部電源端子ＶＤ及び外部制御端子ＥＸＰＩＮ間に接続される。外部制御端子ＥＸＰＩＮは、半導体装置のボード搭載前はオープン状態であり、ボード搭載後は外部接地端子ＶＳと共に接地電位に接続される。
ボード搭載後では、外部制御端子ＥＸＰＩＮが接地電位になるので、ＭＯＳトランジスタＮ９０１はオフし、外部電源端子ＶＤ及び外部接地端子ＶＳは絶縁される。
ボード搭載前では、外部制御端子ＥＸＰＩＮは外部に対してオープン状態になる。外部基準端子ＶＳを基準にして外部電源端子ＶＤに正の静電気パルスが印加されると、外部制御端子ＥＸＰＩＮがハイレベルになり、ＭＯＳトランジスタＮ９０１がオンする。外部電源端子ＶＳの電荷は、外部接地端子ＶＳに放出される。この際、図１の保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３もオンするが、図１の回路では、外部電源端子ＶＤ及び外部接地端子ＶＳは、その間に２個のＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタ）を挟んで接続される。これに対し、図９の回路では、外部電源端子ＶＤ及び外部接地端子ＶＳは、その間に１個のＭＯＳトランジスタＮ９０１を挟んで接続されるので、オン抵抗が小さく、図９の静電気保護回路に優先的に電流が流れる。
外部電源端子ＶＤを基準にして外部接地端子ＶＳに正の静電気パルスが印加されると、ＭＯＳトランジスタＮ９０１のバックゲート及びドレイン間のｐｎ接合を介して、外部接地端子ＶＳから外部電源端子ＶＤに電荷が放出される。このｐｎ接合には、順方向電圧が印加される。
本実施形態は、第５〜第８の実施形態の回路の応用として、その制御の対象を保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３から保護素子Ｎ９０１に変更したものである。この場合の保護素子Ｎ９０１は、図１５の保護素子Ｎ１５０２に相当する。
本実施形態によれば、外部制御端子ＥＸＰＩＮにより外部電源端子ＶＤと外部接地端子ＶＳとの間に接続された静電気保護用のＭＯＳトランジスタＮ９０１を制御する。外部制御端子ＥＸＰＩＮが外部に対してオープン状態であれば、外部端子に静電気が印加されると、ＭＯＳトランジスタＮ９０１がオンする。これにより、外部電源端子ＶＤと外部接地端子ＶＳとの間が導通状態になるので、静電気の印加に対し内部回路１１０を保護することができる。
（第１０の実施形態）
図１０は、本発明の第１０の実施形態による静電気保護回路の構成例を示す回路図である。図１０の回路は、図９の回路に対して、抵抗Ｒ９０２の代わりに容量Ｃ１００１を設けた点が異なる。容量Ｃ１００１は、外部電源端子ＶＤ及び外部制御端子ＥＸＰＩＮ間に接続される。
図１０は、本発明の第１０の実施形態による静電気保護回路の構成例を示す回路図である。図１０の回路は、図９の回路に対して、抵抗Ｒ９０２の代わりに容量Ｃ１００１を設けた点が異なる。容量Ｃ１００１は、外部電源端子ＶＤ及び外部制御端子ＥＸＰＩＮ間に接続される。
ボード搭載前、外部接地端子ＶＳを基準にして外部電源端子ＶＤに正の静電気パルスが印加されたときのみ外部制御端子ＥＸＰＩＮと外部電源端子ＶＤが短絡し、外部制御端子ＥＸＰＩＮはハイレベルになる。ＭＯＳトランジスタＮ９０１がオンし、外部電源端子ＶＤの電荷は外部接地端子ＶＳに放出される。
なお、ボード搭載後の通常動作時、外部電源端子ＶＤには直流の電源電位が供給されるので、外部電源端子ＶＤと外部制御端子ＥＸＰＩＮとは絶縁される。外部制御端子ＥＸＰＩＮは、上記のように接地電位に接続されるので、ＭＯＳトランジスタＮ２０１はオフする。これにより、外部電源端子ＶＤ及び外部接地端子ＶＳは絶縁される。
（第１１の実施形態）
図１１は、本発明の第１１の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。本実施形態は、第５の実施形態（図５）及び第９の実施形態（図９）を組み合わせた実施形態である。図１１の回路は、図５の回路に対して、ｎ型ＭＯＳトランジスタＮ１１０１を追加した点が異なる。ｎ型ＭＯＳトランジスタＮ１１０１は、ゲートがｐ型ＭＯＳトランジスタＰ２０１のドレインに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。このｎ型ＭＯＳトランジスタＮ１１０１は、出力線ＮＣＮＴのレベルにより制御され、第９の実施形態（図９）のｎ型ＭＯＳトランジスタＮ９０１と同様に保護素子として機能する。
図１１は、本発明の第１１の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。本実施形態は、第５の実施形態（図５）及び第９の実施形態（図９）を組み合わせた実施形態である。図１１の回路は、図５の回路に対して、ｎ型ＭＯＳトランジスタＮ１１０１を追加した点が異なる。ｎ型ＭＯＳトランジスタＮ１１０１は、ゲートがｐ型ＭＯＳトランジスタＰ２０１のドレインに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。このｎ型ＭＯＳトランジスタＮ１１０１は、出力線ＮＣＮＴのレベルにより制御され、第９の実施形態（図９）のｎ型ＭＯＳトランジスタＮ９０１と同様に保護素子として機能する。
第５の実施形態と同様に、外部端子に静電気パルスが印加されると、外部制御端子ＥＸＰＩＮがハイレベルになり、ＭＯＳトランジスタＮ２０１及びＰ２０１がオンする。すると、出力線ＮＣＮＴがハイレベルになり、ＭＯＳトランジスタＮ１１０１もオンする。これにより、静電気が検知されると、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３と共に、保護素子Ｎ１１０１もオンするため、第５〜第８の実施形態の回路に比べ、より高い静電気保護能力を持つ。
（第１２の実施形態）
図１２は、本発明の第１２の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。本実施形態は、第６の実施形態（図６）及び第９の実施形態（図９）を組み合わせた実施形態である。図１２の回路は、図６の回路に対して、ｎ型ＭＯＳトランジスタＮ１１０１を追加した点が異なる。ｎ型ＭＯＳトランジスタＮ１１０１は、ゲートがｐ型ＭＯＳトランジスタＰ２０１のドレインに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。このｎ型ＭＯＳトランジスタＮ１１０１は、第１１の実施形態と同様に、出力線ＮＣＮＴのレベルにより制御され、保護素子として機能する。
図１２は、本発明の第１２の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。本実施形態は、第６の実施形態（図６）及び第９の実施形態（図９）を組み合わせた実施形態である。図１２の回路は、図６の回路に対して、ｎ型ＭＯＳトランジスタＮ１１０１を追加した点が異なる。ｎ型ＭＯＳトランジスタＮ１１０１は、ゲートがｐ型ＭＯＳトランジスタＰ２０１のドレインに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。このｎ型ＭＯＳトランジスタＮ１１０１は、第１１の実施形態と同様に、出力線ＮＣＮＴのレベルにより制御され、保護素子として機能する。
（第１３の実施形態）
図１３は、本発明の第１３の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。本実施形態は、第７の実施形態（図７）及び第９の実施形態（図９）を組み合わせた実施形態である。図１３の回路は、図７の回路に対して、ｎ型ＭＯＳトランジスタＮ１３０１を追加した点が異なる。ｎ型ＭＯＳトランジスタＮ１３０１は、ゲートがｐ型ＭＯＳトランジスタＰ２０１のドレインに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。このｎ型ＭＯＳトランジスタＮ１３０１は、第１１の実施形態のｎ型ＭＯＳトランジスタＮ１１０１と同様に、出力線ＮＣＮＴのレベルにより制御され、保護素子として機能する。
図１３は、本発明の第１３の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。本実施形態は、第７の実施形態（図７）及び第９の実施形態（図９）を組み合わせた実施形態である。図１３の回路は、図７の回路に対して、ｎ型ＭＯＳトランジスタＮ１３０１を追加した点が異なる。ｎ型ＭＯＳトランジスタＮ１３０１は、ゲートがｐ型ＭＯＳトランジスタＰ２０１のドレインに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。このｎ型ＭＯＳトランジスタＮ１３０１は、第１１の実施形態のｎ型ＭＯＳトランジスタＮ１１０１と同様に、出力線ＮＣＮＴのレベルにより制御され、保護素子として機能する。
（第１４の実施形態）
図１４は、本発明の第１４の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。本実施形態は、第８の実施形態（図８）及び第９の実施形態（図９）を組み合わせた実施形態である。図１４の回路は、図８の回路に対して、ｎ型ＭＯＳトランジスタＮ１３０１を追加した点が異なる。ｎ型ＭＯＳトランジスタＮ１３０１は、ゲートがｐ型ＭＯＳトランジスタＰ２０１のドレインに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。このｎ型ＭＯＳトランジスタＮ１３０１は、第１１の実施形態のｎ型ＭＯＳトランジスタＮ１１０１と同様に、出力線ＮＣＮＴのレベルにより制御され、保護素子として機能する。
図１４は、本発明の第１４の実施形態による図１の静電気検知回路１１１の構成例を示す回路図である。本実施形態は、第８の実施形態（図８）及び第９の実施形態（図９）を組み合わせた実施形態である。図１４の回路は、図８の回路に対して、ｎ型ＭＯＳトランジスタＮ１３０１を追加した点が異なる。ｎ型ＭＯＳトランジスタＮ１３０１は、ゲートがｐ型ＭＯＳトランジスタＰ２０１のドレインに接続され、ソースが外部接地端子ＶＳに接続され、ドレインが外部電源端子ＶＤに接続される。このｎ型ＭＯＳトランジスタＮ１３０１は、第１１の実施形態のｎ型ＭＯＳトランジスタＮ１１０１と同様に、出力線ＮＣＮＴのレベルにより制御され、保護素子として機能する。
以上のように、第１〜第８及び第１１〜第１４の実施形態の静電気保護回路は、保護動作時に導通状態となるｐ型ＭＯＳトランジスタＰ１０１〜Ｐ１０３及びｎ型ＭＯＳトランジスタＮ１０１〜Ｎ１０３が外部信号端子Ａ１，Ｂ１，Ｃ１に接続され、静電気保護回路１１１がこれらのＭＯＳトランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３を制御する。
図１５の静電気保護回路では、保護素子Ｐ１５０１，Ｎ１５０１，Ｎ１５０２そのもののｐｎ接合のブレークダウン電圧を保護動作のトリガにしていたのに対し、本実施形態では、急激な電圧変化を検知する静電気検知回路１１１により、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３をバイポーラトランジスタとしてではなく、ＭＯＳトランジスタとして動作させることで内部回路１１０の破壊を防ぐことができる。
静電気検知回路１１１は、外部電源電源ＶＤ及び外部接地端子ＶＳ間に接続され、静電気を検知し、保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３を制御する。これにより、任意の外部信号端子Ａ１，Ｂ１，Ｃ１への静電気印加によって、全外部信号端子Ａ１，Ｂ１，Ｃ１の保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３を導通状態にし、内部回路１１０を保護することができる。
図１５の静電気保護回路は、前述の通り、ｐｎ接合のブレークダウン電圧での動作を利用しているため、保護素子Ｐ１５０１，Ｎ１５０１に対してある程度の高電圧がかからないと保護動作が開始されない。これは同様の回路構造をもった保護素子Ｎ１５０２についても同じである。このため、外部信号端子Ａ１に静電気が印加された際、保護動作が開始される前に内部回路１５１０が破壊されてしまう恐れがある。
一般に保護素子として使用されるＭＯＳトランジスタＰ１５０１，Ｎ１５０１，Ｎ１５０２は同じサイズの複数のトランジスタを並列に接続している。ここで、寄生バイポーラトランジスタ動作による保護動作で特定のＭＯＳトランジスタへの電流集中を防ぐために、ドレイン部に抵抗Ｒ１５０１，Ｒ１５０２を挿入する必要があるため、素子面積や外部信号端子Ａ１上の寄生容量が大きくなる問題がある。
本実施形態では、静電気の印加によって外部電源端子ＶＤ及び外部接地端子ＶＳ間の電位差が急激に上昇すると、静電気検知回路１１１は保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３が導通状態となるように制御し、電荷が外部接地端子ＶＳ又は外部電源端子ＶＤに放出される。静電気検知回路１１１は、保護素子トランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３のｐｎ接合のブレークダウン電圧を越える前の低電圧（トランジスタ閾値電圧）で、保護素子トランジスタＮ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３をオンするので、高速にかつ確実に静電気保護回路が動作する。これにより、内部回路１１０をより確実に保護することができる。
図１５の静電気保護回路では、前述の寄生バイポーラトランジスタ動作による保護動作が発生する場合は全ての場合において外部電源端子ＶＤ及び外部接地端子ＶＳ間の電位差が急激に上昇するため、寄生バイポーラトランジスタ動作によって保護していた。これに対し、本実施形態では、ＭＯＳトランジスタ動作により保護する。
本実施形態では、静電気の印加によって保護素子Ｎ１０１〜Ｎ１０３，Ｐ１０１〜Ｐ１０３が導通状態となるため、図１５の回路のように電流集中を防ぐためのドレイン部の抵抗Ｒ１５０１，Ｒ１５０２を設ける必要がなくなる。これにより、半導体装置の入出力部の回路面積や寄生容量の低減が可能となり、内部回路１１０の集積化や高速化に寄与することができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）
外部電源端子と、
外部接地端子と、
第１の外部信号端子と、
ソース及びドレインがそれぞれ前記外部電源端子及び前記第１の外部信号端子に接続される第１のｐ型電界効果トランジスタと、
ソース及びドレインがそれぞれ前記外部接地端子及び前記第１の外部信号端子に接続される第１のｎ型電界効果トランジスタと、
前記外部電源端子及び前記外部接地端子に接続され、静電気を検知しないときは前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタをオフし、静電気を検知すると前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタをオンする静電気検知回路と
を有する静電気保護回路。
（付記２）
さらに、第２の外部信号端子と、
ソース及びドレインがそれぞれ前記外部電源端子及び前記第２の外部信号端子に接続される第２のｐ型電界効果トランジスタと、
ソース及びドレインがそれぞれ前記外部接地端子及び前記第２の外部信号端子に接続される第２のｎ型電界効果トランジスタとを有し、
前記静電気検知回路は、静電気を検知しないときは前記第１及び第２のｐ型電界効果トランジスタ並びに前記第１及び第２のｎ型電界効果トランジスタをオフし、静電気を検知すると前記第１及び第２のｐ型電界効果トランジスタ並びに前記第１及び第２のｎ型電界効果トランジスタをオンする付記１記載の静電気保護回路。
（付記３）
前記静電気検知回路は、
さらに、ソースが前記外部電源端子に接続され、ドレインが第１の抵抗を介して前記外部接地端子に接続される第２のｐ型電界効果トランジスタと、
ソースが前記外部接地端子に接続され、ドレインが第２の抵抗を介して前記外部電源端子に接続される第２のｎ型電界効果トランジスタとを有し、
前記第１のｐ型電界効果トランジスタのゲートは前記第２のｎ型電界効果トランジスタのドレインに接続され、
前記第１のｎ型電界効果トランジスタのゲートは前記第２のｐ型電界効果トランジスタのドレインに接続される付記１記載の静電気保護回路。
（付記４）
前記第２のｐ型電界効果トランジスタのゲートは、前記第２のｎ型電界効果トランジスタのドレインに接続される付記３記載の静電気保護回路。
（付記５）
前記静電気検知回路は、さらに、前記第２のｎ型電界効果トランジスタのゲート及び前記外部接地端子間に接続される第３の抵抗を有する付記４記載の静電気保護回路。
（付記６）
前記静電気検知回路は、さらに、前記外部電源端子及び前記第２のｎ型電界効果トランジスタのゲート間に接続される第１の容量を有する付記５記載の静電気保護回路。
（付記７）
前記静電気検知回路は、さらに、前記外部電源端子及び前記第２のｎ型電界効果トランジスタのゲート間に接続される一又は複数のダイオードを有する付記５記載の静電気保護回路。
（付記８）
前記ダイオードは、ツェナーダイオードである付記７記載の静電気保護回路。
（付記９）
前記静電気検知回路は、さらに、前記第２のｎ型電界効果トランジスタのゲートに接続される外部制御端子を有する付記４記載の静電気保護回路。
（付記１０）
前記静電気検知回路は、さらに、前記外部電源端子及び前記外部制御端子間に接続される第３の抵抗を有する付記９記載の静電気保護回路。
（付記１１）
前記静電気検知回路は、さらに、前記外部電源端子及び前記外部制御端子間に接続される第１の容量を有する付記９記載の静電気保護回路。
（付記１２）
前記第２のｎ型電界効果トランジスタのゲートは、前記第２のｐ型電界効果トランジスタのドレインに接続される付記３記載の静電気保護回路。
（付記１３）
前記静電気検知回路は、さらに、前記第２のｐ型電界効果トランジスタのゲートに接続される外部制御端子を有する付記１２記載の静電気保護回路。
（付記１４）
前記静電気検知回路は、さらに、前記外部制御端子及び前記外部接地端子間に接続される第３の抵抗を有する付記１３記載の静電気保護回路。
（付記１５）
前記静電気検知回路は、さらに、前記外部制御端子及び前記外部接地端子間に接続される第１の容量を有する付記１３記載の静電気保護回路。
（付記１６）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続される第２のｎ型電界効果トランジスタと、
前記第２のｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される第１の抵抗と
を有する付記１記載の静電気保護回路。
（付記１７）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続される第２のｎ型電界効果トランジスタと、
前記第２のｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される第１の容量と
を有する付記１記載の静電気保護回路。
（付記１８）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続され、ゲートが前記第２のｐ型電界効果トランジスタのドレインに接続される第３のｎ型電界効果トランジスタを有する付記１０記載の静電気保護回路。
（付記１９）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続され、ゲートが前記第２のｐ型電界効果トランジスタのドレインに接続される第３のｎ型電界効果トランジスタを有する付記１１記載の静電気保護回路。
（付記２０）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続され、ゲートが前記第２のｐ型電界効果トランジスタのドレインに接続される第３のｎ型電界効果トランジスタを有する付記１４記載の静電気保護回路。
（付記２１）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続され、ゲートが前記第２のｐ型電界効果トランジスタのドレインに接続される第３のｎ型電界効果トランジスタを有する付記１５記載の静電気保護回路。
（付記２２）
ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続されるｎ型電界効果トランジスタと、
前記ｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される抵抗と
を有する静電気保護回路。
（付記２３）
ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続されるｎ型電界効果トランジスタと、
前記ｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される容量と
を有する静電気保護回路。
外部電源端子と、
外部接地端子と、
第１の外部信号端子と、
ソース及びドレインがそれぞれ前記外部電源端子及び前記第１の外部信号端子に接続される第１のｐ型電界効果トランジスタと、
ソース及びドレインがそれぞれ前記外部接地端子及び前記第１の外部信号端子に接続される第１のｎ型電界効果トランジスタと、
前記外部電源端子及び前記外部接地端子に接続され、静電気を検知しないときは前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタをオフし、静電気を検知すると前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタをオンする静電気検知回路と
を有する静電気保護回路。
（付記２）
さらに、第２の外部信号端子と、
ソース及びドレインがそれぞれ前記外部電源端子及び前記第２の外部信号端子に接続される第２のｐ型電界効果トランジスタと、
ソース及びドレインがそれぞれ前記外部接地端子及び前記第２の外部信号端子に接続される第２のｎ型電界効果トランジスタとを有し、
前記静電気検知回路は、静電気を検知しないときは前記第１及び第２のｐ型電界効果トランジスタ並びに前記第１及び第２のｎ型電界効果トランジスタをオフし、静電気を検知すると前記第１及び第２のｐ型電界効果トランジスタ並びに前記第１及び第２のｎ型電界効果トランジスタをオンする付記１記載の静電気保護回路。
（付記３）
前記静電気検知回路は、
さらに、ソースが前記外部電源端子に接続され、ドレインが第１の抵抗を介して前記外部接地端子に接続される第２のｐ型電界効果トランジスタと、
ソースが前記外部接地端子に接続され、ドレインが第２の抵抗を介して前記外部電源端子に接続される第２のｎ型電界効果トランジスタとを有し、
前記第１のｐ型電界効果トランジスタのゲートは前記第２のｎ型電界効果トランジスタのドレインに接続され、
前記第１のｎ型電界効果トランジスタのゲートは前記第２のｐ型電界効果トランジスタのドレインに接続される付記１記載の静電気保護回路。
（付記４）
前記第２のｐ型電界効果トランジスタのゲートは、前記第２のｎ型電界効果トランジスタのドレインに接続される付記３記載の静電気保護回路。
（付記５）
前記静電気検知回路は、さらに、前記第２のｎ型電界効果トランジスタのゲート及び前記外部接地端子間に接続される第３の抵抗を有する付記４記載の静電気保護回路。
（付記６）
前記静電気検知回路は、さらに、前記外部電源端子及び前記第２のｎ型電界効果トランジスタのゲート間に接続される第１の容量を有する付記５記載の静電気保護回路。
（付記７）
前記静電気検知回路は、さらに、前記外部電源端子及び前記第２のｎ型電界効果トランジスタのゲート間に接続される一又は複数のダイオードを有する付記５記載の静電気保護回路。
（付記８）
前記ダイオードは、ツェナーダイオードである付記７記載の静電気保護回路。
（付記９）
前記静電気検知回路は、さらに、前記第２のｎ型電界効果トランジスタのゲートに接続される外部制御端子を有する付記４記載の静電気保護回路。
（付記１０）
前記静電気検知回路は、さらに、前記外部電源端子及び前記外部制御端子間に接続される第３の抵抗を有する付記９記載の静電気保護回路。
（付記１１）
前記静電気検知回路は、さらに、前記外部電源端子及び前記外部制御端子間に接続される第１の容量を有する付記９記載の静電気保護回路。
（付記１２）
前記第２のｎ型電界効果トランジスタのゲートは、前記第２のｐ型電界効果トランジスタのドレインに接続される付記３記載の静電気保護回路。
（付記１３）
前記静電気検知回路は、さらに、前記第２のｐ型電界効果トランジスタのゲートに接続される外部制御端子を有する付記１２記載の静電気保護回路。
（付記１４）
前記静電気検知回路は、さらに、前記外部制御端子及び前記外部接地端子間に接続される第３の抵抗を有する付記１３記載の静電気保護回路。
（付記１５）
前記静電気検知回路は、さらに、前記外部制御端子及び前記外部接地端子間に接続される第１の容量を有する付記１３記載の静電気保護回路。
（付記１６）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続される第２のｎ型電界効果トランジスタと、
前記第２のｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される第１の抵抗と
を有する付記１記載の静電気保護回路。
（付記１７）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続される第２のｎ型電界効果トランジスタと、
前記第２のｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される第１の容量と
を有する付記１記載の静電気保護回路。
（付記１８）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続され、ゲートが前記第２のｐ型電界効果トランジスタのドレインに接続される第３のｎ型電界効果トランジスタを有する付記１０記載の静電気保護回路。
（付記１９）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続され、ゲートが前記第２のｐ型電界効果トランジスタのドレインに接続される第３のｎ型電界効果トランジスタを有する付記１１記載の静電気保護回路。
（付記２０）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続され、ゲートが前記第２のｐ型電界効果トランジスタのドレインに接続される第３のｎ型電界効果トランジスタを有する付記１４記載の静電気保護回路。
（付記２１）
さらに、ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続され、ゲートが前記第２のｐ型電界効果トランジスタのドレインに接続される第３のｎ型電界効果トランジスタを有する付記１５記載の静電気保護回路。
（付記２２）
ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続されるｎ型電界効果トランジスタと、
前記ｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される抵抗と
を有する静電気保護回路。
（付記２３）
ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続されるｎ型電界効果トランジスタと、
前記ｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される容量と
を有する静電気保護回路。
ＶＤ 外部電源端子
ＶＳ 外部接地端子
Ａ１ 外部信号端子
Ｂ１ 外部信号端子
Ｃ１ 外部信号端子
１１０ 内部回路
１１１ 静電気検知回路
ＰＣＮＴ ｐ型ＭＯＳトランジスタ保護素子制御線
ＮＣＮＴ ｎ型ＭＯＳトランジスタ保護素子制御線
Ｎ１０１ ｎ型ＭＯＳトランジスタ保護素子
Ｎ１０２ ｎ型ＭＯＳトランジスタ保護素子
Ｎ１０３ ｎ型ＭＯＳトランジスタ保護素子
Ｐ１０１ ｐ型ＭＯＳトランジスタ保護素子
Ｐ１０２ ｐ型ＭＯＳトランジスタ保護素子
Ｐ１０３ ｐ型ＭＯＳトランジスタ保護素子
Ｐ２０１ ｐ型ＭＯＳトランジスタ
Ｎ２０１ ｎ型ＭＯＳトランジスタ
Ｄ３０１ 直列接続されたｐｎジャンクションダイオード群
Ｄ４０１ ツェナーダイオード
ＥＸＰＩＮ 外部制御端子
Ｒ５０１ 電源電位にクリップすることを目的とする抵抗
Ｃ６０１ パルス電荷印加時のみ電源電位にクリップすることを目的とする容量
Ｒ７０１ 接地電位にクリップすることを目的とする抵抗
Ｃ８０１ パルス電荷印加時のみ接地電位にクリップすることを目的とする容量
Ｎ９０１ 電源間クランプ用ｎ型ＭＯＳトランジスタ
Ｒ９０２ 電源電位にクリップすることを目的とする抵抗
Ｃ１００１ パルス電荷印加時のみ電源電位にクリップすることを目的とする容量
Ｎ１１０１ 電源間クランプ用ｎ型ＭＯＳトランジスタ
Ｎ１３０１ 電源間クランプ用ｎ型ＭＯＳトランジスタ
Ｎ１５０１ ｎ型ＭＯＳトランジスタ保護素子
Ｎ１５０２ 電源間クランプ用ｎ型ＭＯＳトランジスタ
Ｐ１５０１ ｐ型ＭＯＳトランジスタ保護素子
Ｒ１５０１ ドレイン抵抗
Ｒ１５０２ ドレイン抵抗
Ｔ１７０１ Ｎ１５０１の寄生バイポーラ動作中の等価素子
Ｔ１７０２ Ｐ１５０１の寄生バイポーラ動作中の等価素子
Ｔ１５０３ Ｎ１５０２の寄生バイポーラ動作中の等価素子
ＶＳ 外部接地端子
Ａ１ 外部信号端子
Ｂ１ 外部信号端子
Ｃ１ 外部信号端子
１１０ 内部回路
１１１ 静電気検知回路
ＰＣＮＴ ｐ型ＭＯＳトランジスタ保護素子制御線
ＮＣＮＴ ｎ型ＭＯＳトランジスタ保護素子制御線
Ｎ１０１ ｎ型ＭＯＳトランジスタ保護素子
Ｎ１０２ ｎ型ＭＯＳトランジスタ保護素子
Ｎ１０３ ｎ型ＭＯＳトランジスタ保護素子
Ｐ１０１ ｐ型ＭＯＳトランジスタ保護素子
Ｐ１０２ ｐ型ＭＯＳトランジスタ保護素子
Ｐ１０３ ｐ型ＭＯＳトランジスタ保護素子
Ｐ２０１ ｐ型ＭＯＳトランジスタ
Ｎ２０１ ｎ型ＭＯＳトランジスタ
Ｄ３０１ 直列接続されたｐｎジャンクションダイオード群
Ｄ４０１ ツェナーダイオード
ＥＸＰＩＮ 外部制御端子
Ｒ５０１ 電源電位にクリップすることを目的とする抵抗
Ｃ６０１ パルス電荷印加時のみ電源電位にクリップすることを目的とする容量
Ｒ７０１ 接地電位にクリップすることを目的とする抵抗
Ｃ８０１ パルス電荷印加時のみ接地電位にクリップすることを目的とする容量
Ｎ９０１ 電源間クランプ用ｎ型ＭＯＳトランジスタ
Ｒ９０２ 電源電位にクリップすることを目的とする抵抗
Ｃ１００１ パルス電荷印加時のみ電源電位にクリップすることを目的とする容量
Ｎ１１０１ 電源間クランプ用ｎ型ＭＯＳトランジスタ
Ｎ１３０１ 電源間クランプ用ｎ型ＭＯＳトランジスタ
Ｎ１５０１ ｎ型ＭＯＳトランジスタ保護素子
Ｎ１５０２ 電源間クランプ用ｎ型ＭＯＳトランジスタ
Ｐ１５０１ ｐ型ＭＯＳトランジスタ保護素子
Ｒ１５０１ ドレイン抵抗
Ｒ１５０２ ドレイン抵抗
Ｔ１７０１ Ｎ１５０１の寄生バイポーラ動作中の等価素子
Ｔ１７０２ Ｐ１５０１の寄生バイポーラ動作中の等価素子
Ｔ１５０３ Ｎ１５０２の寄生バイポーラ動作中の等価素子
Claims (10)
- 外部電源端子と、
外部接地端子と、
第１の外部信号端子と、
ソース及びドレインがそれぞれ前記外部電源端子及び前記第１の外部信号端子に接続される第１のｐ型電界効果トランジスタと、
ソース及びドレインがそれぞれ前記外部接地端子及び前記第１の外部信号端子に接続される第１のｎ型電界効果トランジスタと、
前記外部電源端子及び前記外部接地端子に接続され、静電気を検知しないときは前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタをオフし、静電気を検知すると前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタをオンする静電気検知回路と
を有する静電気保護回路。 - さらに、第２の外部信号端子と、
ソース及びドレインがそれぞれ前記外部電源端子及び前記第２の外部信号端子に接続される第２のｐ型電界効果トランジスタと、
ソース及びドレインがそれぞれ前記外部接地端子及び前記第２の外部信号端子に接続される第２のｎ型電界効果トランジスタとを有し、
前記静電気検知回路は、静電気を検知しないときは前記第１及び第２のｐ型電界効果トランジスタ並びに前記第１及び第２のｎ型電界効果トランジスタをオフし、静電気を検知すると前記第１及び第２のｐ型電界効果トランジスタ並びに前記第１及び第２のｎ型電界効果トランジスタをオンする請求項１記載の静電気保護回路。 - 前記静電気検知回路は、
さらに、ソースが前記外部電源端子に接続され、ドレインが第１の抵抗を介して前記外部接地端子に接続される第２のｐ型電界効果トランジスタと、
ソースが前記外部接地端子に接続され、ドレインが第２の抵抗を介して前記外部電源端子に接続される第２のｎ型電界効果トランジスタとを有し、
前記第１のｐ型電界効果トランジスタのゲートは前記第２のｎ型電界効果トランジスタのドレインに接続され、
前記第１のｎ型電界効果トランジスタのゲートは前記第２のｐ型電界効果トランジスタのドレインに接続される請求項１記載の静電気保護回路。 - 前記第２のｐ型電界効果トランジスタのゲートは、前記第２のｎ型電界効果トランジスタのドレインに接続される請求項３記載の静電気保護回路。
- 前記静電気検知回路は、さらに、前記第２のｎ型電界効果トランジスタのゲート及び前記外部接地端子間に接続される第３の抵抗を有する請求項４記載の静電気保護回路。
- 前記静電気検知回路は、さらに、前記第２のｎ型電界効果トランジスタのゲートに接続される外部制御端子を有する請求項４記載の静電気保護回路。
- 前記第２のｎ型電界効果トランジスタのゲートは、前記第２のｐ型電界効果トランジスタのドレインに接続される請求項３記載の静電気保護回路。
- 前記静電気検知回路は、さらに、前記第２のｐ型電界効果トランジスタのゲートに接続される外部制御端子を有する請求項７記載の静電気保護回路。
- ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続されるｎ型電界効果トランジスタと、
前記ｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される抵抗と
を有する静電気保護回路。 - ソース及びドレインがそれぞれ前記外部接地端子及び前記外部電源端子に接続されるｎ型電界効果トランジスタと、
前記ｎ型電界効果トランジスタのゲートに接続される外部制御端子と、
前記外部制御端子及び前記外部電源端子間に接続される容量と
を有する静電気保護回路。
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