JP2018082033A - パターン形成方法 - Google Patents

パターン形成方法 Download PDF

Info

Publication number
JP2018082033A
JP2018082033A JP2016223082A JP2016223082A JP2018082033A JP 2018082033 A JP2018082033 A JP 2018082033A JP 2016223082 A JP2016223082 A JP 2016223082A JP 2016223082 A JP2016223082 A JP 2016223082A JP 2018082033 A JP2018082033 A JP 2018082033A
Authority
JP
Japan
Prior art keywords
portions
regions
pitch
pattern
workpiece
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016223082A
Other languages
English (en)
Inventor
智明 澤部
Tomoaki Sawabe
智明 澤部
忍 杉村
Shinobu Sugimura
忍 杉村
鋼児 浅川
Kouji Asakawa
鋼児 浅川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2016223082A priority Critical patent/JP2018082033A/ja
Priority to US15/703,127 priority patent/US10553443B2/en
Publication of JP2018082033A publication Critical patent/JP2018082033A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00444—Surface micromachining, i.e. structuring layers on the substrate
    • B81C1/0046—Surface micromachining, i.e. structuring layers on the substrate using stamping, e.g. imprinting
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/151—Copolymers

Abstract

【課題】高い精度が得られるパターン形成方法を提供する。【解決手段】実施形態によれば、パターン形成方法は、被加工部材の第１面の上に、第１面に沿う第１方向に沿って第１ピッチで並ぶ複数の凸部と、複数の凸部の間の凹部と、を有する構造体を形成することを含む。方法は、構造体の上に、複数の第１部分及び複数の第２部分を含むブロック共重合体の樹脂膜を形成することを含む。複数の第１部分及び複数の第２部分は、第１方向に沿って第２ピッチで交互に並ぶ。構造体は、複数の第１領域及び複数の第２領域を含む。第１部分は第１領域の上にあり、第２部分は第２領域の上にある。方法は、複数の第２部分及び複数の第２領域を除去することを含む。方法は、残った複数の第１領域に金属を導入することを含む。方法は、金属が導入された複数の第１領域をマスクとして、被加工部材をエッチングすることを含む。【選択図】図１

Description

本発明の実施形態は、パターン形成方法に関する。
例えば、半導体装置などの電子装置の製造において、微細なパターンが形成される。パターン形成方法において、高い精度が要求される。
米国特許第８，９００，４６７号明細書 特開２０１３−１７９２１８号公報
本発明の実施形態は、高い精度が得られるパターン形成方法を提供する。
本発明の実施形態によれば、パターン形成方法は、被加工部材の第１面の上に、前記第１面に沿う第１方向に沿って第１ピッチで並ぶ複数の凸部と、前記複数の凸部の間の凹部と、を有する構造体を形成することを含む。前記方法は、前記構造体の上に、複数の第１部分及び複数の第２部分を含むブロック共重合体の樹脂膜を形成することを含む。前記複数の第１部分及び前記複数の第２部分は、前記第１方向に沿って第２ピッチで交互に並ぶ。前記構造体は、複数の第１領域及び複数の第２領域を含む。前記複数の第１部分は前記複数の第１領域の上にあり、前記複数の第２部分は前記複数の第２領域の上にあり、前記方法は、前記複数の第２部分及び前記複数の第２領域を除去することを含む。前記方法は、残った前記複数の第１領域に金属を導入することを含む。前記方法は、前記金属が導入された前記複数の第１領域をマスクとして、前記被加工部材をエッチングすることを含む。
図１は、実施形態に係るパターン形成方法例示するフローチャートである。 図２（ａ）〜図２（ｉ）は、実施形態に係るパターン形成方法を例示する工程順模式断面図である。 図３は、実施形態に係る別のパターン形成方法の一部を例示する模式断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（実施形態）
図１は、実施形態に係るパターン形成方法例示するフローチャートである。
図２（ａ）〜図２（ｉ）は、実施形態に係るパターン形成方法を例示する工程順模式断面図である。
図１に示すように、構造体２を、被加工部材１の第１面１ａの上に形成する（ステップＳＴ１）。
被加工部材１は、例えば、石英基板である。被加工部材１は、例えば、半導体ウェーハ（例えば、シリコンウェーハ）などでも良い。構造体２の形成方法は任意である。この例では、構造体２は、インプリント（インプリントリソグラフィ法）により形成される。
例えば、図２(ａ)に示すように、樹脂材料を被加工部材１上に塗布して、樹脂材料膜３を被加工部材１上に形成する。この例では、樹脂材料は、ナノインプリントリソグラフィ（ＮＩＬ）に用いられるＮＩＬレジストである。
図２（ｂ）に示すように、テンプレート４を、樹脂材料膜３に接触させる。テンプレート４は、複数の凹部４ａを有する。この状態で、例えば、光（例えば紫外線）を、テンプレート４を介して照射し、樹脂材料膜３を硬化させる。樹脂材料膜３は、加熱して硬化されても良い。硬化の後に、テンプレート４を、樹脂材料膜３から離す。
これにより、図２（ｃ）に示すように、樹脂材料膜３から構造体２が得られる。構造体２は、被加工部材１の第１面１ａの上に形成される。
構造体２は、複数の凸部２ａと、凹部２ｂと、を有する。複数の凸部２ａは、テンプレート４の複数の凹部４ａに対応する。凹部２ｂは、テンプレートの凸部に対応する。
複数の凸部２ａは、第１方向Ｄ１に沿って、第１ピッチＰ１で並ぶ。第１方向Ｄ１は、第１面１ａに沿う。実施形態において、複数の凸部２ａのそれぞれ（１つ）は、高さＨ２を有する。凹部２ｂは、厚さＴ２を有する。
この例では、複数の凸部２ａのそれぞれにおいて、被加工部材１の側から凸部２ａの先端に向かって細くなる。例えば、複数の凸部２ａの１つは、頂部２ａｔと、底部２ａｂと、を含む。底部２ａｂは、頂部２ａｔと被加工部材１との間に位置する。頂部２ａｔの第１方向Ｄ１に沿った幅Ｗａｔは、底部２ａｂの第１方向Ｄ１に沿った幅Ｗａｂよりも細い。このような形状により、例えば、テンプレート４が、樹脂材料膜３から離れ易くなる。
凹部２ｂの第１方向Ｄ１に沿った幅Ｗｂは、頂部２ａｔの第１方向Ｄ１に沿った幅Ｗａｔよりも大きい。例えば、凹部２ｂの第１方向Ｄ１に沿った幅Ｗｂは、底部２ａｂの第１方向Ｄ１に沿った幅Ｗａｂよりも大きくても良い。例えば、凹部２ｂの第１方向Ｄ１に沿った幅Ｗｂは、上記の幅Ｗａｔ及び幅Ｗａｂの平均よりも大きくても良い。凸部２ａの１つの第１方向Ｄ１に沿った幅は、上記の幅Ｗａｔと、上記の幅Ｗａｂと、の平均とする。
この後、構造体２の上に、樹脂膜を形成する。樹脂膜は、ブロック共重合体の膜から形成される。
例えば、図１に示すように、ブロック共重合体膜５Ｆを、構造体２の上に形成する（ステップＳＴ２）。
例えば、図２（ｄ）に示すように、ブロック共重合体を構造体２の上に塗布する。これにより、ブロック共重合体膜５Ｆが形成される。塗布は、例えば、スピンコート法、ドロップキャスト法及びインクジェット法の少なくともいずれかの実施を含む。ブロック共重合体は、後述するように、第１部分及び第２部分を含む。例えば、複数の第１部分は、スチレンを含み、複数の第２部分は、アクリルを含む。例えば、第１部分は、ポリスチレン（ＰＳ）を含む。例えば、第２部分は、ポリメチルメタクリレート（ＰＭＭＡ）を含む。
図１に示すように、樹脂膜を形成する（ステップＳＴ３）。樹脂膜は、例えば、自己組織化膜である。
例えば、図２（ｅ）に示すように、構造体２の上に形成されたブロック共重合体膜５Ｆを、熱処理する。熱処理の温度は、例えば、第１部分５Ａ（例えば、ＰＳ）のガラス転移点温度よりも高く第２部分５Ｂ（例えば、ＰＭＭＡ）のガラス転移点温度よりも高い。ブロック共重合体膜５Ｆにおいて、自己組織化が生じる。相分離が生じる。これにより、樹脂膜５が得られる。樹脂膜５は、複数の第１部分５Ａ、及び、複数の第２部分５Ｂを含む。この例では、第１部分５Ａは、ＰＳ相である。第２部分５Ｂは、ＰＭＭＡ相である。
このように、構造体２の上に、複数の第１部分５Ａ及び複数の第２部分５Ｂを含むブロック共重合体の樹脂膜５を形成する。複数の第１部分５Ａ及び複数の第２部分５Ｂは、第１方向Ｄ１に沿って第２ピッチＰ２で交互に並ぶ。構造体２は、複数の第１領域Ｒ１及び複数の第２領域Ｒ１を含む。第１領域Ｒ１は、複数の第１部分５Ａの下に位置する。複数の第２領域Ｒ２は、複数の第２部分５Ｂの下に位置する。複数の第１部分５Ａは、複数の第１領域Ｒ１の上にある。複数の第２部分５Ｂは、複数の第２領域Ｒ２の上にある。複数の第１領域Ｒ１及び複数の第２領域Ｒ２は、第１方向Ｄ１に沿って、第２ピッチＰ１で並ぶ。構造体２は、例えば、自己組織化における物理ガイドとして機能する。
例えば、構造体２の複数の凸部２ａの１つの上に、樹脂膜５の複数の第２部分５Ｂの１つが位置する。構造体２の凹部２ｂの上において、複数の第１部分５Ａ及び複数の第２部分５Ｂが交互に並ぶ。
例えば、第１ピッチＰ１は、例えば、第２ピッチＰ２の整数倍である。図２（ｅ）に示す例では、第１ピッチＰ１は、第２ピッチＰ２の３倍である。第１ピッチＰ１は、例えば、第２ピッチＰ２の、２以上の整数倍である。例えば、構造体２の複数の凸部２ａを大きな第１ピッチＰ１で形成される。樹脂膜５において、第１ピッチＰ１よりも小さい第２ピッチＰ２で、第１部分５Ａ及び第２部分５Ｂが並ぶ。これにより、高い精度で微細なパターンが得られる。
この後、複数の第２部分５Ｂ、及び、その下の複数の第２領域Ｒ２を除去する。
すなわち、図１に示すように、構造体２によるパターン２Ｐを、被加工部材１の上に形成する（ステップＳＴ４）。
例えば、図２（ｆ）に示すように、例えば、第１ガス（例えば酸素を含むドライエッチング）の雰囲気下で、樹脂膜５（自己組織化されたブロック共重合体膜）と、構造体２と、をエッチングする。例えば、第２部分５Ｂ（例えば、ＰＭＭＡ）のエッチングレートは、第１部分５Ａ（例えば、ＰＳ）のエッチングレートよりも高い。このため、第２部分５Ｂが除去され、第１部分５Ａが残る。この例では、第１ガスの雰囲気下における構造体２のエッチングレートは、第１部分５Ａのエッチングレートよりも高い。凸部２ａも、第２部分５Ｂと一緒にエッチングされる。
さらに、第１ガスの雰囲気下で、エッチングを続行する。この結果、図２（ｇ）に示すように、構造体２の第１領域Ｒ１（第１部分５Ａの下に位置する部分）が被加工部材１の上に残る。このようにして、構造体２によるパターン２Ｐが、被加工部材１の上に形成される。パターン２Ｐは、複数の第１領域Ｒ１を含む。
図１に示すように、残った第１領域Ｒ２に金属を導入する（ステップＳＴ５）。例えば、金属化（例えば、逐次浸透合成）が行われる。
例えば、図２（ｈ）に示すように、金属の導入には、例えば、逐次浸透合成法が用いられる。逐次浸透合成法では、パターン２Ｐ（複数の第１領域Ｒ１）が、金属錯体雰囲気（例えば、有機金属錯体雰囲気）中で処理される。これにより、パターン２Ｐ中に金属が取り込まれる。逐次浸透合成法において、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、チタン（Ｔｉ）及びタングステン（Ｗ）からなる群から選択された少なくとも１つの金属が用いられる。例えば、Ａｌを含む金属錯体（例えばトリメチルアルミニウム（ＴＭＡ））の雰囲気で複数の第１領域Ｒ１が処理される。これにより、パターン２Ｐは、アルミニウムを含むパターン２Ｍとなる。例えば、金属を含む複数の第１領域Ｒ１を水蒸気雰囲気に暴露し、金属を酸化させてもよい。
図１に示すように、金属が導入された複数の第１領域Ｒ１（パターン２Ｍ）をマスクとして、被加工部材１を、エッチングする（ステップＳＴ６）。
例えば、図２（ｉ）に示すように、例えば、第２ガス（例えば、四フッ化炭素（ＣＦ４））を含むドライエッチング雰囲気下で、パターン２Ｍをマスクとして、被加工部材１を、エッチングする。これにより、被加工部材１の第１面１ａには、複数の凹部１ｂを含むパターンが形成される。
実施形態においては、パターン２Ｐ（残った複数の第１領域Ｒ１）を形成した後に、パターン２Ｐに金属が導入される。金属が導入されることで、パターン２Ｐからパターン２Ｍが得られる。パターン２Ｍの形状の安定性は、パターン２Ｐの形状の安定性よりも高い。パターン２Ｍにおいて、倒壊が抑制される。パターン２Ｍを用いて被加工部材１を加工することで、高い精度のパターン２Ｐが得られる。
一方、例えば、図２（ｃ）の状態で、構造体２に金属を導入する参考例が考えられる。この場合、金属が導入されることで、構造体２の形状が安定化する。この参考例においては、このような構造体２を、樹脂膜５の複数の第１部分５Ａをマスクにして加工する。金属が導入されているので、構造体２は、加工され難くなる。このため、パターン２Ｐの精度を十分に高くすることが困難である。
これに対して、実施形態においては、金属の導入の前に、パターン２Ｐが形成される。これにより、パターン２Ｐを高い精度で得ることができる。金属の導入において、パターンの精度は、実質的に変化しない。得られるパターン２Ｍにおいては、形状が安定し、倒壊が抑制される。このようなパターン２Ｍを用いることで、被加工部材１が、高い精度で加工できる。
実施形態において、例えば、パターン２Ｐは、樹脂膜５を用いて形成される。結果として、微細なパターンを、例えば、被加工部材１に形成することができる。
例えば、樹脂膜５の形成において、構造体２を用いた自己組織化が行われる。このため、例えば、エッチングされやすい相（例えば、第２部分５Ｂ）と、エッチングされにくい相（例えば、第１部分５Ａ）とを、精度よく出現させることができる。
構造体２の形成に際して、例えば、インプリントリソグラフィ法、が用いられる。構造体２が比較的、容易に形成できる。
実施形態において、複数の凸部２ａの高さＨ２は、第２ピッチＰ２の０．５倍よりも高いことが好ましい。これにより、構造体２に沿った方向に自己組織化配列することができる。
実施形態において、例えば、凹部２ｂの厚さＴ２は、第２ピッチＰ２の１／２よりも厚く、第２ピッチＰ２の１／２の３倍よりも薄いことが好ましい。これにより、例えば、パターン２Ｐの倒壊を抑制することができる。
実施形態において、第２ピッチＰ２は、例えば、１０ｎｍ以上１００ｎｍ以下である。複数の凸部２ａの高さＨ２は、例えば、５ｎｍ以上である。凹部２ｂの厚さＴ２は、５ｎｍ以上１００ｎｍ以下である。
実施形態において、構造体２は、例えば、アクリル基、ケトン基、及び、アミノ基からなる群から選択された少なくともいずれかを含む。
例えば、構造体２の表面エネルギーと、第２部分５Ｂの表面エネルギーと、の差は、第２部分５Ｂの表面エネルギーと、第１部分５Ａの表面エネルギーと、の差よりも小さい。
図３は、実施形態に係る別のパターン形成方法の一部を例示する模式断面図である。
図３に示すように、構造体２を形成した後で樹脂膜５を形成する前に、構造体２の上に、中間膜６が形成される。これ以外は、図２（ａ）〜図２（ｂ）に関して説明した処理と同様である。
例えば、中間膜６の表面エネルギーは、複数の第１部分５Ａの表面エネルギーと、複数の第２部分５Ｂの表面エネルギーと、の間である。
中間膜６の形成は、例えば、構造体２の表面に中性化処理を行うことを含む。中性化処理によって、構造体２の表面に、例えば、中間膜６が形成される。
中性化処理は、例えば、構造体２の表面エネルギーを、第１部分５Ａの表面エネルギーと、第２部分５Ｂの表面エネルギーと、の間にする。これにより、例えば、図２（ｅ）に示したブロック共重合体膜５Ｆを自己組織化する工程において、ブロック共重合体膜５Ｆの自己組織化が、より確実に行われる。
例えば、構造体２の凸部２ａの上における中間膜６の厚さは、構造体２の凹部２ｂの上における中間膜６の厚さよりも薄い。
例えば、構造体２の表面エネルギーが、第１部分５Ａの表面エネルギーと、第２部分５Ｂの表面エネルギーと、の間である場合には、中性化処理は、省略しても良い。
上記のように、実施形態において、エッチングにより、被加工部材１の第１面１ａには、複数の凹部１ｂを含むパターンが形成される。エッチングされた被加工部材１は、インプリント用テンプレートでも良い。このとき、例えば、被加工部材１は、石英を含む。実施形態において、被加工部材１は、例えば、Ｓｉ膜、Ｃ膜、及び、Ｃｒ膜の少なくともいずれかを含んでも良い。被加工部材１は、Ｓｉ膜、Ｃ膜及びＣｒ膜を含む積層膜を含んでも良い。その積層膜をマスクとして下地を加工しても良い。
実施形態は、例えば、以下の構成を含む。
（構成１）
被加工部材の第１面の上に、前記第１面に沿う第１方向に沿って第１ピッチで並ぶ複数の凸部と、前記複数の凸部の間の凹部と、を有する構造体を形成し、
前記構造体の上に、複数の第１部分及び複数の第２部分を含むブロック共重合体の樹脂膜を形成し、前記複数の第１部分及び前記複数の第２部分は、前記第１方向に沿って第２ピッチで交互に並び、前記構造体は、複数の第１領域及び複数の第２領域と、を含み、前記複数の第１部分は前記複数の第１領域の上にあり、前記複数の第２部分は前記複数の第２領域の上にあり、
前記複数の第２部分及び前記複数の第２領域を除去し、
残った前記複数の第１領域に金属を導入し、
前記金属が導入された前記複数の第１領域をマスクとして、前記被加工部材をエッチングする、
ことを備えたパターン形成方法。
（構成２）
前記第１ピッチは、前記第２ピッチの、２以上の整数倍である、構成１記載のパターン形成方法。
（構成３）
前記複数の凸部の高さは、前記第２ピッチの０．５倍よりも高い、構成２記載のパターン形成方法。
（構成４）
前記凹部の厚さは、前記第２ピッチの０．５倍よりも厚く、前記第２ピッチの３倍よりも薄い、構成３記載のパターン形成方法。
（構成５）
前記複数の凸部の１つは、頂部と、底部と、を含み、前記底部は、前記頂部と前記被加工部材との間に位置し、前記頂部の前記第１方向に沿った幅は、前記底部の前記第１方向に沿った幅よりも細い、構成１〜４のいずれか１つに記載のパターン形成方法。
（構成６）
前記樹脂膜の形成の前に、
前記構造体の上に中間膜を形成することをさらに備え、
前記中間膜の表面エネルギーは、前記複数の第１部分の表面エネルギーと、前記複数の第２部分の表面エネルギーと、の間である、構成１〜５のいずれか１つに記載のパターン形成方法。
（構成７）
前記構造体は、インプリントにより形成される、構成１〜６のいずれか１つに記載のパターン形成方法。
（構成８）
前記金属の前記導入は、金属錯体による処理を含む、構成１〜７のいずれか１つに記載のパターン形成方法。
（構成９）
前記金属は、アルミニウム、亜鉛、チタン及びタングステンからなる群から選択された少なくとも１つを含む、構成１〜８のいずれか１つに記載のパターン形成方法。
（構成１０）
前記金属の前記導入は、逐次浸透合成を含む、構成１〜９のいずれか１つに記載のパターン形成方法。
（構成１１）
前記複数の第１部分は、スチレンを含み、
前記複数の第１部分は、アクリルを含む、構成１〜１０のいずれか１つに記載のパターン形成方法。
（構成１２）
前記複数の第１部分は、ポリスチレンを含み、
前記複数の第１部分は、ポリメチルメタクリレートを含む、構成１〜１０のいずれか１つに記載のパターン形成方法。
（構成１３）
前記構造体は、アクリル基、ケトン基及びアミノ基からなる群から選択された少なくとも１つを含む、構成１〜１２のいずれか１つに記載のパターン形成方法。
（構成１４）
前記構造体の表面エネルギーと、前記複数の第２部分の表面エネルギーと、の差は、前記複数の第２部分の表面エネルギーと、前記複数の第１部分の表面エネルギーと、の差よりも小さい、構成１〜１３のいずれか１つに記載のパターン形成方法。
（構成１５）
前記エッチングされた前記被加工部材は、インプリントテンプレートである、構成１〜１４のいずれか１つに記載のパターン形成方法。
（構成１６）
前記被加工部材は、石英を含む、構成１５記載のパターン形成方法。
（構成１７）
前記複数の凸部の１つの上に、前記複数の第２部分の１つが位置し、
前記凹部の上において、複数の第１部分及び複数の第２部分が交互に並ぶ、構成１〜１６のいずれか１つに記載のパターン形成方法。
（構成１８）
前記第２ピッチは、１０ｎｍ以上１００ｎｍ以下である、構成１〜１７のいずれか１つに記載のパターン形成方法。
（構成１９）
前記複数の凸部の高さは、５ｎｍ以上である、構成１〜１８のいずれか１つに記載のパターン形成方法。
（構成２０）
前記凹部の厚さは、５ｎｍ以上３００ｎｍ以下である、構成１〜１８のいずれか１つに記載のパターン形成方法。
（構成２１）
前記複数の凸部の１つは、頂部と、底部と、を含み、前記底部は、前記頂部と前記被加工部材との間に位置し、
前記凹部の前記第１方向に沿った幅は、前記頂部の第１方向に沿った幅よりも大きい、構成１〜２０のいずれか１つに記載のパターン形成方法。
（構成２２）
前記複数の凸部の１つは、頂部と、底部と、を含み、前記底部は、前記頂部と前記被加工部材との間に位置し、
前記凹部の前記第１方向に沿った幅は、前記底部の第１方向に沿った幅よりも大きい、構成１〜２０のいずれか１つに記載のパターン形成方法。
（構成２３）
前記複数の凸部の１つは、頂部と、底部と、を含み、前記底部は、前記頂部と前記被加工部材との間に位置し、
前記凹部の前記第１方向に沿った幅は、前記頂部の第１方向に沿った幅と、前記底部の第１方向に沿った幅と、の平均よりも大きい、構成１〜２０のいずれか１つに記載のパターン形成方法。
実施形態によれば、高い精度が得られるパターン形成方法を提供できる。
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、構造体、または、ブロック共重合体膜に含まれる重合体の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施形態として上述したパターン形成方法を基にして、当業者が適宜設計変更して実施し得る全てのパターン形成方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…被加工部材、 １ａ…第１面、 １ｂ…凹部、 ２…構造体、 ２Ｍ…パターン、 ２Ｐ…パターン、 ２ａ…凸部、 ２ａｂ…底部、 ２ａｔ…頂部、 ２ｂ…凹部、 ３…樹脂材料膜、 ４…テンプレート、 ４ａ…凹部、 ５…樹脂膜、 ５Ａ…第１部分、 ５Ｂ…第２部分、 ５Ｆ…ブロック共重合体膜、 ６…中間膜、 Ｄ１…第１方向、 Ｈ２…高さ、 Ｐ１、Ｐ２…第１、第２ピッチ、 Ｒ１、Ｒ２…第１、第２領域、 ＳＴ１〜ＳＴ６…ステップ、 Ｔ２…厚さ、 Ｗａｂ、Ｗａｔ、Ｗｂ…幅

Claims (6)

  1. 被加工部材の第１面の上に、前記第１面に沿う第１方向に沿って第１ピッチで並ぶ複数の凸部と、前記複数の凸部の間の凹部と、を有する構造体を形成し、
    前記構造体の上に、複数の第１部分及び複数の第２部分を含むブロック共重合体の樹脂膜を形成し、前記複数の第１部分及び前記複数の第２部分は、前記第１方向に沿って第２ピッチで交互に並び、前記構造体は、複数の第１領域及び複数の第２領域と、を含み、前記複数の第１部分は前記複数の第１領域の上にあり、前記複数の第２部分は前記複数の第２領域の上にあり、
    前記複数の第２部分及び前記複数の第２領域を除去し、
    残った前記複数の第１領域に金属を導入し、
    前記金属が導入された前記複数の第１領域をマスクとして、前記被加工部材をエッチングする、
    ことを備えたパターン形成方法。
  2. 前記第１ピッチは、前記第２ピッチの、２以上の整数倍である、請求項１記載のパターン形成方法。
  3. 前記複数の凸部の高さは、前記第２ピッチの０．５倍よりも高い、請求項２記載のパターン形成方法。
  4. 前記凹部の厚さは、前記第２ピッチの０．５倍よりも厚く、前記第２ピッチの３倍よりも薄い、請求項３記載のパターン形成方法。
  5. 前記複数の凸部の１つは、頂部と、底部と、を含み、前記底部は、前記頂部と前記被加工部材との間に位置し、前記頂部の前記第１方向に沿った幅は、前記底部の前記第１方向に沿った幅よりも細い、請求項１〜４のいずれか１つに記載のパターン形成方法。
  6. 前記樹脂膜の形成の前に、
    前記構造体の上に中間膜を形成することをさらに備え、
    前記中間膜の表面エネルギーは、前記複数の第１部分の表面エネルギーと、前記複数の第２部分の表面エネルギーと、の間である、請求項１〜５のいずれか１つに記載のパターン形成方法。
JP2016223082A 2016-11-16 2016-11-16 パターン形成方法 Pending JP2018082033A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016223082A JP2018082033A (ja) 2016-11-16 2016-11-16 パターン形成方法
US15/703,127 US10553443B2 (en) 2016-11-16 2017-09-13 Pattern formation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016223082A JP2018082033A (ja) 2016-11-16 2016-11-16 パターン形成方法

Publications (1)

Publication Number Publication Date
JP2018082033A true JP2018082033A (ja) 2018-05-24

Family

ID=62106366

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016223082A Pending JP2018082033A (ja) 2016-11-16 2016-11-16 パターン形成方法

Country Status (2)

Country Link
US (1) US10553443B2 (ja)
JP (1) JP2018082033A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534260B2 (en) 2017-10-20 2020-01-14 Toshiba Memory Corporation Pattern formation method

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150175A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体装置の製造方法、パターン膜の製造方法および金属含有有機膜

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8349203B2 (en) * 2009-09-04 2013-01-08 International Business Machines Corporation Method of forming self-assembled patterns using block copolymers, and articles thereof
JP2011159904A (ja) 2010-02-03 2011-08-18 Toshiba Corp パターン形成方法および含浸装置
US20120138567A1 (en) * 2010-12-01 2012-06-07 Toshiki Hirano Nanoimprint lithography method for making a patterned magnetic recording disk using imprint resist with enlarged feature size
US9928867B2 (en) * 2011-01-31 2018-03-27 Seagate Technology Llc Templates for patterned media
US8980418B2 (en) * 2011-03-24 2015-03-17 Uchicago Argonne, Llc Sequential infiltration synthesis for advanced lithography
US8691925B2 (en) * 2011-09-23 2014-04-08 Az Electronic Materials (Luxembourg) S.A.R.L. Compositions of neutral layer for directed self assembly block copolymers and processes thereof
JP5795221B2 (ja) * 2011-09-26 2015-10-14 株式会社東芝 パターン形成方法
JP2013179218A (ja) 2012-02-29 2013-09-09 Toshiba Corp 半導体装置の製造方法
US8900467B1 (en) 2013-05-25 2014-12-02 HGST Netherlands B.V. Method for making a chemical contrast pattern using block copolymers and sequential infiltration synthesis
US9416447B2 (en) 2014-02-07 2016-08-16 HGST Netherlands B.V. Method for line density multiplication using block copolymers and sequential infiltration synthesis
US10259907B2 (en) 2015-02-20 2019-04-16 Az Electronic Materials (Luxembourg) S.À R.L. Block copolymers with surface-active junction groups, compositions and processes thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534260B2 (en) 2017-10-20 2020-01-14 Toshiba Memory Corporation Pattern formation method

Also Published As

Publication number Publication date
US10553443B2 (en) 2020-02-04
US20180138048A1 (en) 2018-05-17

Similar Documents

Publication Publication Date Title
CN102983065B (zh) 图案、掩模图案形成方法和半导体器件制造方法
JP5484817B2 (ja) パターン形成方法及び半導体装置の製造方法
Peroz et al. Single digit nanofabrication by step-and-repeat nanoimprint lithography
US9279191B2 (en) Pattern forming method
JP2009182075A (ja) インプリントによる構造体の製造方法
JP2010251601A (ja) テンプレート及びその製造方法、並びにパターン形成方法
JP6232731B2 (ja) インプリントモールドの製造方法
JP6167609B2 (ja) ナノインプリント用テンプレート、ナノインプリント用テンプレートを用いたパターン形成方法、およびナノインプリント用テンプレートの製造方法
US20150283743A1 (en) Base mold and method of fabricating mold
JP2014063884A (ja) パターン形成方法
TW201513183A (zh) 金屬光柵的製備方法
JP2018082033A (ja) パターン形成方法
KR100803749B1 (ko) 대면적 스템퍼 제조방법
JP6173989B2 (ja) パターン形成方法
JP2014103323A (ja) ナノインプリント用テンプレートの製造方法
KR100884811B1 (ko) 임프린트 리소그래피를 이용한 대면적 스탬프의 제조방법
JP4899638B2 (ja) モールドの製造方法
JP6357753B2 (ja) ナノインプリントモールドの製造方法
JP2014164281A (ja) 微細凹凸構造体の製造方法およびその方法により製造される微細凹凸構造体
JP6089451B2 (ja) ナノインプリントモールドおよびその製造方法
KR20080103325A (ko) 임프린트 리소그래피용 스탬프 및 이를 이용한 임프린트리소그래피방법
JP2012190986A (ja) ナノインプリント用のモールド
JP2010171109A (ja) インプリント用金型の原版及びインプリント用金型原版の製造方法
JP2008126448A (ja) マイクロ・ナノ微細構造体を有するスタンパーおよびその製造方法
JP2013065723A (ja) ナノインプリント方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170620

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905