JP2018074683A - Ｄｃｄｃコンバータ - Google Patents

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Abstract

【課題】スイッチング損失を抑制し得るＤＣＤＣコンバータを、より簡易な構成且つより低耐圧な構成で実現する。
【解決手段】ＤＣＤＣコンバータ１は、第１素子部Ｔ１と第２素子部Ｔ２とが第１導電路８１と基準導電路８３との間に直列に設けられた第１スイッチング回路１１と、第３素子部Ｔ３と第４素子部Ｔ４とが第１導電路８１と基準導電路８３との間に直列に設けられた第２スイッチング回路１２と、第３素子部Ｔ３と第４素子部Ｔ４とを接続する接続部と第２導電路８２との間に接続された第１インダクタＬ１と、第１素子部と第２素子部とを接続する接続部と第３素子部Ｔ３と第４素子部Ｔ４とを接続する接続部との間に接続された第２インダクタＬ２とを備える。そして、駆動部５により第１スイッチング回路１１及び第２スイッチング回路１２のスイッチング動作を制御する。
【選択図】図１

Description

本発明は、ＤＣＤＣコンバータに関するものである。
ＤＣＤＣコンバータでは、スイッチング素子のオンオフ動作時にスイッチング損失が発生するため、これらの損失を抑制することが求められる。スイッチング損失を抑制する方法としては、特許文献１のような方法が提案されている。特許文献１には、スイッチング素子をゼロ電流又はゼロ電圧で動作させるソフトスイッチング方式に関する技術が開示されており、具体的には、昇降圧回路部に共振用コンデンサとインダクタを設け、共振現象を利用してソフトスイッチング動作を行う構成となっている。
特開２０１４−２３６６２０号公報
しかし、特許文献１で開示されるＤＣＤＣコンバータのように共振現象を利用してソフトスイッチング動作を行う構成とすると、共振現象を利用することに起因する高耐圧化や制御系の複雑化の問題が生じやすい。
例えば、特許文献１の方式では、瞬時的に発生する過大な共振電圧又は共振電流に対応しなければならないため素子の大型化や並列数の増加を招きやすい。また、共振電圧又は共振電流の制御が必要であるため複雑な制御系が要求され、この点で素子数の増加を招きやすい。更に、特許文献１の共振方式では、共振によりスイッチング回路の各素子に高圧側電圧よりも相当大きな電圧が印加されるため、ＦＥＴなどのスイッチング素子は共振方式を選択しなかった場合と比較して大きな耐圧の部品を選定する必要があり、その結果、素子のオン抵抗の増加を招いてしまう。
本発明は、本発明は上述した事情に基づいてなされたものであり、スイッチング損失を抑制し得るＤＣＤＣコンバータを、より簡易な構成且つより低耐圧な構成で実現することを目的とするものである。
第１の発明であるＤＣＤＣコンバータは、
第１導電路に電気的に接続されたスイッチング素子を含む第１素子部と、前記第１素子部と前記第１導電路よりも低い電位に保たれる基準導電路との間に配置されるとともに前記基準導電路側にアノードが電気的に接続され前記第１素子部側にカソードが電気的に接続されたダイオードを含む第２素子部とを有し、前記第１素子部と前記第２素子部とが前記第１導電路と前記基準導電路との間に直列に設けられた第１スイッチング回路と、
前記第１導電路に電気的に接続されたスイッチング素子を含む第３素子部と、前記第３素子部と前記基準導電路との間に配置されるとともに前記基準導電路側にアノードが電気的に接続され前記第３素子部側にカソードが電気的に接続されたダイオードを含む第４素子部とを有し、前記第３素子部と前記第４素子部とが前記第１導電路と前記基準導電路との間に直列に設けられるとともに前記第１スイッチング回路と並列に配置される第２スイッチング回路と、
前記第３素子部と前記第４素子部とを接続する接続部に一端が電気的に接続され、第２導電路に他端が電気的に接続された第１インダクタと、
前記第１素子部と前記第２素子部とを接続する接続部に一端が電気的に接続され、前記第３素子部と前記第４素子部とを接続する接続部に他端が電気的に接続された第２インダクタと、
前記第１素子部にオン信号とオフ信号とを交互に出力し、前記第３素子部にオン信号とオフ信号とを交互に出力する降圧制御を少なくともを行う駆動部と、
を備え、
前記第２素子部及び前記第４素子部において、前記基準導電路側から電流が流れることが許容され、少なくとも前記第１素子部又は前記第３素子部のオン期間に前記基準導電路側へ電流が流れることが遮断される構成であり、
前記駆動部は、前記第１素子部及び前記第３素子部にオフ信号を出力する第１の降圧制御の後、前記第１素子部にオン信号を出力するとともに前記第３素子部への信号をオフ信号で維持する第２の降圧制御を行い、前記第２の降圧制御の後、前記第１素子部への信号をオン信号で維持するとともに前記第３素子部にオン信号を出力する第３の降圧制御を行い、前記第３の降圧制御の後、前記第１素子部にオフ信号を出力するとともに前記第３素子部への信号をオン信号で維持する第４の降圧制御を行い、前記第４の降圧制御の後、前記第１の降圧制御を行うように、制御を繰り返す。
第２の発明であるＤＣＤＣコンバータは、
第１導電路にカソードが電気的に接続されたダイオードを含む第１素子部と、前記第１素子部のダイオードのアノードと前記第１導電路よりも低い電位に保たれる基準導電路との間に配置されたスイッチング素子を含む第２素子部とを有し、前記第１素子部と前記第２素子部とが前記第１導電路と前記基準導電路との間に直列に設けられた第１スイッチング回路と、
第１導電路にカソードが電気的に接続されたダイオードを含む第３素子部と、前記第３素子部のダイオードのアノードと前記基準導電路との間に配置されたスイッチング素子を含む第４素子部とを有し、前記第３素子部と前記第４素子部とが前記第１導電路と前記基準導電路との間に直列に設けられた第２スイッチング回路と、
前記第３素子部と前記第４素子部とを接続する接続部に一端が電気的に接続され、第２導電路に他端が電気的に接続された第１インダクタと、
前記第１素子部と前記第２素子部とを接続する接続部に一端が電気的に接続され、前記第３素子部と前記第４素子部とを接続する接続部に他端が電気的に接続された第２インダクタと、
前記第２素子部にオン信号とオフ信号とを交互に出力し、前記第４素子部にオン信号とオフ信号とを交互に出力する昇圧制御を少なくとも行う駆動部と、
を備え、
前記第１素子部及び前記第３素子部において、前記第１導電路側へ電流が流れることが許容され、少なくとも前記第２素子部又は前記第４素子部のオン期間に前記第１導電路側からの電流が遮断される構成であり、
前記駆動部は、前記第２素子部及び前記第４素子部にオフ信号を出力する第１の昇圧制御の後、前記第２素子部にオン信号を出力するとともに前記第４素子部への信号をオフ信号で維持する第２の昇圧制御を行い、前記第２の昇圧制御の後、前記第２素子部への信号をオン信号で維持するとともに前記第４素子部にオン信号を出力する第３の昇圧制御を行い、前記第３の昇圧制御の後、前記第２素子部にオフ信号を出力するとともに前記第４素子部への信号をオン信号で維持する第４の昇圧制御を行い、前記第４の昇圧制御の後、前記第１の昇圧制御を行うように、制御を繰り返す。
第１の発明のＤＣＤＣコンバータは、駆動部により、第１スイッチング回路及び第２スイッチング回路のハイサイド側のスイッチング素子（第１素子部及び第３素子部）をオフ動作させる制御と、オン動作させる制御とを交互に繰り返す。そして、少なくともハイサイド側の第１素子部又は第３素子部のオン期間には、ローサイド側の素子（第２素子部及び第４素子部）において基準導電路側へ向かう電流を遮断しつつ基準導電路側からの電流を許容した状態で第１インダクタを流れるインダクタ電流を生成し、ハイサイド側の第１素子部及び第３素子部のオフ期間にはローサイド側の素子を介して第１インダクタに向かう電流が流れるようにすることで、第１導電路に印加された電圧を降圧して第２導電路に出力することができる。
更に、駆動部は、ハイサイド側のスイッチング素子（第１素子部及び第３素子部）のオンオフを制御して降圧動作を行う際に、第１素子部及び第３素子部にオフ信号を出力する第１の降圧制御の後、第１素子部にオン信号を出力するとともに第３素子部への信号をオフ信号で維持する第２の降圧制御を行う。この制御では、第１の降圧制御から第２の降圧制御への移行に伴って第１素子部がオン状態に切り替わった際に、第２インダクタによるインダクタンス成分によって第１素子部を流れる電流が緩やかに上昇することになる。よって、第１素子部がオン状態に切り替わるときのスイッチング損失を確実に抑えることができる。
更に、駆動部は、第２の降圧制御の後、第１素子部への信号をオン信号で維持するとともに第３素子部にオン信号を出力する第３の降圧制御を行う。つまり、第１素子部をオン状態に切り替えた後、遅延させて第３素子部をオン状態に切り替えることができるため、第１素子部及び第２インダクタを介して流れ込む電流がある程度増加して第３素子部の両端電圧が低下した後に、第３素子部をオン状態に切り替えることができる。よって、第３素子部がオン状態に切り替わるときのスイッチング損失も確実に抑えることができる。
更に、駆動部は、第３の降圧制御の後、第１素子部にオフ信号を出力するとともに第３素子部への信号をオン信号で維持する第４の降圧制御を行う。このように、第１素子部及び第３素子部がいずれもオン状態であるときに第３素子部をオン状態で維持したまま第１素子部をオフ状態に切り替えることができるため、第３素子部に一部電流を流した状態で第１素子部をオフ状態に切り替えることができる。よって、少なくとも第３素子部に流れる電流分は、第１素子部がオフ状態に切り替わるときのスイッチング損失を確実に抑えることができる。
第２の発明のＤＣＤＣコンバータは、駆動部により、第１スイッチング回路及び第２スイッチング回路のローサイド側のスイッチング素子（第２素子部及び第４素子部）をオフ動作させる制御と、オン動作させる制御とを交互に繰り返す。そして、少なくともローサイド側の第２素子部又は第４素子部のオン期間には、ハイサイド側の素子（第１素子部及び第３素子部）において第１導電路側からの電流を遮断しつつ第１導電路へ向かう電流を許容した状態で第１インダクタを流れるインダクタ電流を生成し、ローサイド側の第２素子部及び第４素子部のオフ期間には第１インダクタを流れる電流がハイサイド側の素子を介して第１導電路に流れるようにすることで、第２導電路に印加された電圧を昇圧して第１導電路に出力することができる。
更に、駆動部は、ローサイド側のスイッチング素子（第２素子部及び第４素子部）のオンオフを制御して昇圧動作を行う際に、第２素子部及び第４素子部にオフ信号を出力する第１の降圧制御の後、第２素子部にオン信号を出力するとともに第４素子部への信号をオフ信号で維持する第２の昇圧制御を行う。この制御では、第１の昇圧制御から第２の昇圧制御への移行に伴って第２素子部がオン状態に切り替わった際に、第２インダクタによるインダクタンス成分によって第２素子部を流れる電流が緩やかに上昇することになる。よって、第２素子部がオン状態に切り替わるときのスイッチング損失を確実に抑えることができる。
更に、駆動部は、第２の昇圧制御の後、第２素子部への信号をオン信号で維持するとともに第４素子部にオン信号を出力する第３の昇圧制御を行う。つまり、第２素子部をオン状態に切り替えた後、遅延させて第４素子部をオン状態に切り替えることができるため、第４素子部の両端電圧が低下した後に、第４素子部をオン状態に切り替えることができる。よって、第４素子部がオン状態に切り替わるときのスイッチング損失も確実に抑えることができる。
更に、駆動部は、第３の昇圧制御の後、第２素子部にオフ信号を出力するとともに第４素子部への信号をオン信号で維持する第４の昇圧制御を行う。このように、第２素子部及び第４素子部がいずれもオン状態であるときに第４素子部をオン状態で維持したまま第２素子部をオフ状態に切り替えることができる。この動作により、第４素子部がオフ状態に切り替わるときのスイッチング損失も確実に抑えることができる。
図１は、実施例１のＤＣＤＣコンバータ１を概略的に示す回路図である。 図２は、降圧制御時に第１素子部及び第２素子部に与えるＰＷＭ信号等について説明する説明図である。 図３は、第１の降圧制御の終了前の動作について説明する説明図である。 図４は、第１の降圧制御の終了前の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図５は、第２の降圧制御について説明する説明図である。 図６は、第２の降圧制御時の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図７は、第３の降圧制御について説明する説明図である。 図８は、第３の降圧制御時の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図９は、第４の降圧制御について説明する説明図である。 図１０は、第４の降圧制御時の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図１１は、第１の降圧制御について説明する説明図である。 図１２は、第１の降圧制御時の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図１３は、降圧制御時における各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図１４は、昇圧制御時に第２素子部及び第４素子部に与えるＰＷＭ信号等について説明する説明図である。 図１５は、第１の昇圧制御の終了前の動作について説明する説明図である。 図１６は、第１の昇圧制御の終了前の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図１７は、第２の昇圧制御について説明する説明図である。 図１８は、第２の昇圧制御時の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図１９は、第３の昇圧制御について説明する説明図である。 図２０は、第３の昇圧制御時の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図２１は、第４の昇圧制御について説明する説明図である。 図２２は、第４の昇圧制御時の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図２３は、第１の昇圧制御について説明する説明図である。 図２４は、第１の昇圧制御時の各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図２５は、昇圧制御時における各素子部の両端電圧、各素子部を流れる電流、各素子部で生じるスイッチング損失を経時的に示すグラフである。 図２６は、昇圧制御時におけるオン動作期間の電流の流れを概念的に説明する説明図である。 図２７は、昇圧制御時におけるインダクタ電流と、第２素子部及び第４素子部の電流との関係を説明する説明図である。 図２８は、本発明のＤＣＤＣコンバータを多相コンバータとして構成した一例として、２相式の昇降圧ＤＣＤＣコンバータを概略的に示す回路図である。
ここで、発明の望ましい例を示す。
第１の発明のＤＣＤＣコンバータは、一方の電極が第１導電路に電気的に接続されるとともに他方の電極が第３素子部と第１インダクタとを接続する接続部に電気的に接続され且つ第３素子部と並列に配置される第１コンデンサを備えていてもよい。
このように、第３素子部と並列に第１コンデンサが設けられていると、第４の降圧制御から第１の降圧制御に移行するときに第３素子部をオフ状態に切り替えた際に、第１コンデンサが存在しない場合と比較して第３素子部の両端電圧が緩やかに増加する。よって、第３素子部がオフ状態に切り替わるときのスイッチング損失も確実に抑えることができる。
第１の発明に係るＤＣＤＣコンバータにおいて、第１素子部は、第１導電路側にカソードが電気的に接続され第２素子部側にアノードが電気的に接続されたボディダイオードを含んでいてもよい。第３素子部は、第１導電路側にカソードが電気的に接続され第４素子部側にアノードが電気的に接続されたボディダイオードを含んでいてもよい。そして、第１素子部及び第３素子部において、第１導電路側へ電流が流れることが許容され、少なくとも第２素子部又は第４素子部のオン期間に第１導電路側からの電流が遮断される構成となっていてもよい。そして、駆動部は、第２素子部及び第４素子部にオフ信号を出力する第１の昇圧制御の後、第２素子部にオン信号を出力するとともに第４素子部への信号をオフ信号で維持する第２の昇圧制御を行い、第２の昇圧制御の後、第２素子部への信号をオン信号で維持するとともに第４素子部にオン信号を出力する第３の昇圧制御を行い、第３の昇圧制御の後、第２素子部にオフ信号を出力するとともに第４素子部への信号をオン信号で維持する第４の昇圧制御を行い、第４の昇圧制御の後、第１の昇圧制御を行うように、制御を繰り返してもよい。
このような構成によれば、第１の発明において第２の発明と同様の効果をも生じさせることができる。
第２の発明のＤＣＤＣコンバータは、一方の電極が第４素子部と第１インダクタとを接続する接続部に電気的に接続されるとともに他方の電極が基準導電路に電気的に接続され且つ第４素子部と並列に配置される第２コンデンサを備えていてもよい。
このように、第４素子部と並列に第２コンデンサが設けられていると、第４の昇圧制御から第１の昇圧制御に移行するときに第４素子部をオフ状態に切り替えた際に、第２コンデンサが存在しない場合と比較して第４素子部の両端電圧が緩やかに増加する。よって、第４素子部がオフ状態に切り替わるときのスイッチング損失も確実に抑えることができる。
第１、第２の発明のＤＣＤＣコンバータは、第２インダクタのインダクタンスが第１インダクタのインダクタンスよりも小さい構成であってもよい。
このようにすれば、第２インダクタの規模を相対的に抑えた形で、スイッチング損失を低減する構成を実現することができる。
第１、第２の発明のＤＣＤＣコンバータは、第１スイッチング回路と、第２スイッチング回路と、第１インダクタと、第２インダクタとを備えた電圧変換部が複数設けられ、それぞれの電圧変換部が、第１導電路と第２導電路との間に並列に設けられ且つ基準導電路に電気的に接続されていてもよい。
この構成によれば、スイッチング損失を抑制し得る多相式のＤＣＤＣコンバータを、より簡易な構成且つより低耐圧な構成で実現することができる。
＜実施例１＞
以下、本発明をより具体化した実施例１について説明する。
図１で示すＤＣＤＣコンバータ１は、例えば、車両に搭載されて電圧変換を行う車載用のＤＣＤＣコンバータとして構成されており、図１で示す車載用電源システム１００の一部をなす。車載用電源システム１００は、第１電源部１０１と第２電源部１０２とＤＣＤＣコンバータ１とを備え、車両に搭載された様々な電気部品に電力を供給し得るシステムとして構成されている。
第１電源部１０１は、例えば、リチウムイオン電池、或いは電気二重層キャパシタ等の蓄電手段によって構成され、第１の所定電圧を発生させるものである。例えば、第１電源部１０１の高電位側の端子は４８Ｖに保たれ、低電位側の端子はグラウンド電位（０Ｖ）に保たれている。
第１電源部１０１の高電位側の端子に電気的に接続された配線部９１は、後述する第１導電路８１に電気的に接続された導電路であり、ＤＣＤＣコンバータ１の動作停止時や後述する降圧動作時には第１電源部１０１の出力電圧（例えば４８Ｖ）が印加される。
第２電源部１０２は、例えば、鉛蓄電池等の蓄電手段によって構成され、第１電源部１０１で発生する第１の所定電圧よりも低い第２の所定電圧を発生させるものである。例えば、第２電源部１０２の高電位側の端子は１２Ｖに保たれ、低電位側の端子はグラウンド電位（０Ｖ）に保たれている。
第２電源部１０２の高電位側の端子に電気的に接続された配線部９２は、後述する第２導電路８２に電気的に接続された導電路であり、ＤＣＤＣコンバータ１の動作停止時や後述する昇圧動作時には第２電源部１０２の出力電圧（例えば１２Ｖ）が印加される。
ＤＣＤＣコンバータ１は、第１導電路８１に印加された直流電圧を降圧し、第２導電路８２に所望の出力電圧を印加する降圧動作と、第２導電路８２に印加された直流電圧を昇圧し、第１導電路８１に所望の出力電圧を印加する昇圧動作とを行い得る双方向型の昇降圧コンバータとして構成されている。
ＤＣＤＣコンバータ１には、上述した配線部９１に接続された第１導電路８１と、上述した配線部９２に接続された第２導電路８２と、これら第１導電路８１及び第２導電路８２の電位よりも低い一定の基準電位に保たれる基準導電路８３とが設けられている。更に、ＤＣＤＣコンバータ１には、電圧変換部３、駆動部５、図示しない電流検出部や電圧検出部などが設けられている。
第１導電路８１は、相対的に高い電圧が印加される一次側（高圧側）の電源ラインとして構成されている。この第１導電路８１は、第１電源部１０１の高電位側の端子に導通するとともに、第１電源部１０１から所定の直流電圧が印加される構成をなす。
第２導電路８２は、相対的に低い電圧が印加される二次側（低圧側）の電源ラインとして構成されている。この第２導電路８２は、例えば、第２電源部１０２の高電位側の端子に導通するとともに、第２電源部１０２から第１電源部１０１の出力電圧よりも小さい直流電圧が印加される構成をなす。
基準導電路８３は、ＤＣＤＣコンバータ１の外部に設けられたグラウンド部９３に電気的に接続されている。グラウンド部９３は、０Ｖのグラウンド電位に保たれ、基準導電路８３もこのグラウンド電位で維持される。
電圧変換部３は、第１スイッチング回路１１、第２スイッチング回路１２、第１インダクタＬ１、第２インダクタＬ２、第１コンデンサＣ１、第２コンデンサＣ２、入出力コンデンサＣ３，Ｃ４などを備える。
第１スイッチング回路１１は、ハイサイド側の素子である第１素子部Ｔ１とローサイド側の素子である第２素子部Ｔ２とが第１導電路８１と基準導電路８３との間に直列に設けられた構成をなす。
第１素子部Ｔ１は、例えばＮチャネル型のＭＯＳＦＥＴとして構成され、ドレインが第１導電路８１に電気的に接続されるとともにソースが第２インダクタＬ２の一端及び第２素子部Ｔ２のドレインに電気的に接続された構成をなす。更に、第１素子部Ｔ１には、ボディダイオードとしてのダイオードＤ１が形成され、ダイオードＤ１のカソードは第１導電路８１に電気的に接続され、ダイオードＤ１のアノードは第２インダクタＬ２の一端及び第２素子部Ｔ２のドレインに電気的に接続された構成をなす。
第２素子部Ｔ２は、例えばＮチャネル型のＭＯＳＦＥＴとして構成され、ドレインが第１素子部Ｔ１のソース及び第２インダクタＬ２の一端に電気的に接続されるとともにソースが基準導電路８３に電気的に接続された構成をなす。更に、第２素子部Ｔ２には、ボディダイオードとしてのダイオードＤ２が形成され、ダイオードＤ２のカソードは第１素子部Ｔ１のソース及び第２インダクタＬ２の一端に電気的に接続され、ダイオードＤ２のアノードは基準導電路８３に電気的に接続された構成をなす。
第２スイッチング回路１２は、ハイサイド側の素子である第３素子部Ｔ３とローサイド側の素子である第４素子部Ｔ４とが第１導電路８１と基準導電路８３との間に直列に設けられるとともに第１スイッチング回路１１と並列に配置された構成をなす。
第３素子部Ｔ３は、例えばＮチャネル型のＭＯＳＦＥＴとして構成され、ドレインが第１導電路８１に電気的に接続されるとともにソースが第２インダクタＬ２の他端、第４素子部Ｔ４のドレイン、及び第１インダクタＬ１の一端に電気的に接続された構成をなす。更に、第３素子部Ｔ３には、ボディダイオードとしてのダイオードＤ３が形成され、ダイオードＤ３のカソードは第１導電路８１に電気的に接続され、ダイオードＤ３のアノードは第２インダクタＬ２の他端、第４素子部Ｔ４のドレイン、及び第１インダクタＬ１の一端に電気的に接続された構成をなす。
第４素子部Ｔ４は、例えばＮチャネル型のＭＯＳＦＥＴとして構成され、ドレインが第３素子部Ｔ３のソース、第２インダクタＬ２の他端、及び第１インダクタＬ１の一端に電気的に接続されるとともにソースが基準導電路８３に電気的に接続された構成をなす。更に、第４素子部Ｔ４には、ボディダイオードとしてのダイオードＤ４が形成され、ダイオードＤ４のカソードは第３素子部Ｔ３のソース、第２インダクタＬ２の他端、及び第１インダクタＬ１の一端に電気的に接続され、ダイオードＤ４のアノードは基準導電路８３に電気的に接続された構成をなす。
第１インダクタＬ１は、第３素子部Ｔ３と第４素子部Ｔ４とを接続する接続部（具体的には、第３素子部Ｔ３のソースと第４素子部Ｔ４のドレインと第２インダクタＬ２の他端とを接続する導電路）に一端が電気的に接続され、第２導電路８２に他端が電気的に接続されている。
第２インダクタＬ２は、第１素子部Ｔ１と第２素子部Ｔ２とを接続する接続部（具体的には、第１素子部Ｔ１のソースと第２素子部Ｔ２のドレインとを接続する導電路）に一端が電気的に接続され、第３素子部Ｔ３と第４素子部Ｔ４とを接続する接続部（具体的には、第３素子部Ｔ３のソースと第４素子部Ｔ４のドレインとを接続する導電路）に他端が電気的に接続されている。
第１コンデンサＣ１は、一方の電極が第１導電路８１に電気的に接続され且つ第１素子部Ｔ１及び第３素子部Ｔ３のそれぞれのドレインに電気的に接続されている。第１コンデンサＣ１の他方の電極は、第３素子部Ｔ３のソースと第１インダクタＬ１とを接続する接続部（導電路）に電気的に接続されている。このような接続構成で、第１コンデンサＣ１は、第３素子部Ｔ３と並列に配置されている。
第２コンデンサＣ２は、一方の電極が第４素子部Ｔ４のドレインと第１インダクタＬ１とを接続する接続部（導電路）に電気的に接続されるとともに他方の電極が基準導電路８３に電気的に接続されている。このような接続構成で、第２コンデンサＣ２は、第４素子部Ｔ４と並列に配置されている。
駆動部５は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＡＤ変換器等を有する制御回路（マイクロコンピュータ等）を備えてなり、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４のそれぞれのゲートに対して素子部をオン動作させるオン信号又は素子部をオフ動作させるオフ信号を出力し得る。
ＤＣＤＣコンバータ１は、第１導電路８１の電圧を検出する図示しない第１電圧検出回路を備える。第１電圧検出回路は、第１導電路８１の電圧を示す値を駆動部５に入力し得る構成であればよく、第１導電路８１に印加された電圧の値（アナログ電圧値）を直接駆動部５に入力する回路であってもよく、第１導電路８１に印加された電圧を分圧回路によって分圧し、分圧されたアナログ電圧値を駆動部５に入力する回路などであってもよい。また、ＤＣＤＣコンバータ１は、第１導電路８１を流れる電流を検出する第１電流検出回路を備える。第１電流検出回路は、公知の電流検出回路として構成され、例えば、第１導電路８１に介在する抵抗器及び差動増幅器を有し、抵抗器に生じた電圧降下を差動増幅器で増幅してアナログ電圧値として駆動部５に入力する回路などとすることができる。
ＤＣＤＣコンバータ１は、第２導電路８２の電圧を検出する図示しない第２電圧検出回路を備える。第２電圧検出回路は、第２導電路８２の電圧を示す値を駆動部５に入力し得る構成であればよく、第２導電路８２に印加された電圧の値（アナログ電圧値）を直接駆動部５に入力する回路であってもよく、第２導電路８２に印加された電圧を分圧回路によって分圧し、分圧されたアナログ電圧値を駆動部５に入力する回路などであってもよい。また、ＤＣＤＣコンバータ１は、第２導電路８２を流れる電流を検出する第２電流検出回路を備える。第２電流検出回路は、公知の電流検出回路として構成され、例えば、第２導電路８２に介在する抵抗器及び差動増幅器を有し、抵抗器に生じた電圧降下を差動増幅器で増幅してアナログ電圧値として駆動部５に入力する回路などとすることができる。
ＤＣＤＣコンバータ１は、第１導電路８１と基準導電路８３との間に配置される入出力コンデンサＣ４と、第２導電路８２と基準導電路８３との間に配置される入出力コンデンサＣ３とを備える。
次に、ＤＣＤＣコンバータ１で行われる降圧動作について説明する。
駆動部５は、所定の降圧動作開始条件の成立時に第１導電路に印加された電圧を降圧して第２導電路に印加する駆動動作を開始する。「所定の降圧動作開始条件の成立時」は、特に限定されない。例えば、イグニッションスイッチがオフ状態からオン状態に切り替わった時などであってもよく、ＤＣＤＣコンバータ１の外部装置からＤＣＤＣコンバータ１に対して降圧指令が与えられた時などであってもよい。
駆動部５は、所定の降圧動作開始条件が成立した後、第１素子部Ｔ１のゲートに対してオン信号とオフ信号とを交互に出力し、第３素子部Ｔ３のゲートに対してオン信号とオフ信号とを交互に出力する降圧制御を行い、第１導電路８１に印加された電圧を降圧して第２導電路８２に印加する降圧動作を電圧変換部３に行わせる。具体的には、図２のように、駆動部５が第１素子部Ｔ１のゲートに対して駆動信号としてのＰＷＭ信号を出力し、第３素子部Ｔ３のゲートに対して駆動信号としてのＰＷＭ信号を、第１素子部Ｔ１のゲートに出力するＰＷＭ信号から位相をずらして出力する。駆動部５が第１素子部Ｔ１のゲートに出力するＰＷＭ信号のデューティは、第３素子部Ｔ３のゲートに出力するＰＷＭ信号のデューティと同一であり、具体的には、第２導電路８２に印加される電圧（出力電圧）を所望の目標電圧とするようにフィードバック制御によってＰＷＭ信号のデューティは調整される。図２の下部の式で示すように、第２導電路８２に印加される出力電圧Ｖｏｕｔは、第１導電路８１に印加される入力電圧Ｖｉｎと、図２で示すＰＷＭ信号の周期Ｔと、第１素子部Ｔ１及び第３素子部Ｔ３の少なくともいずれかにオン信号が出力されている出力期間（後述する時間Ａから時間Ｄまでの期間）によって定まる。
図２は、駆動部５が降圧制御を行うときに第１素子部Ｔ１のゲートに与えるＰＷＭ信号と第３素子部Ｔ３のゲートに与えるＰＷＭ信号とを概念的に示すタイミングチャートである。図２において、時間Ａは、第１素子部Ｔ１のゲートに与えるＰＷＭ信号のオン時間の開始タイミングであり、時間Ｂは、第３素子部Ｔ３のゲートに与えるＰＷＭ信号のオン時間の開始タイミングであり、時間Ｃは、第１素子部Ｔ１のゲートに与えるＰＷＭ信号のオフ時間の開始タイミングであり、時間Ｄは、第３素子部Ｔ３のゲートに与えるＰＷＭ信号のオフ時間の開始タイミングである。図２のように、駆動部５は、降圧制御を行う場合、第１素子部Ｔ１及び第３素子部Ｔ３にオフ信号を出力する第１の降圧制御の後、第１素子部Ｔ１にオン信号を出力するとともに第３素子部Ｔ３への信号をオフ信号で維持する第２の降圧制御を行う。図２の例では、時間Ｄから時間Ａまでの間は、駆動部５が第１の降圧制御を行う期間であり、この期間は、第１素子部Ｔ１及び第３素子部Ｔ３がいずれもオフ状態で維持される。そして、時間Ａから時間Ｂまでの間は、駆動部５が第２の降圧制御を行う期間であり、この期間は、第１素子部Ｔ１がオン状態で維持され、第３素子部Ｔ３がオフ状態で維持される。
駆動部５は、上述した第２の降圧制御の後、第１素子部Ｔ１への信号をオン信号で維持するとともに第３素子部Ｔ３にオン信号を出力する第３の降圧制御を行う。図２の例では、時間Ｂから時間Ｃまでの間が、駆動部５が第３の降圧制御を行う期間であり、この期間は、第１素子部Ｔ１及び第３素子部Ｔ３がいずれもオン状態で維持される。そして、駆動部５は、第３の降圧制御の後、第１素子部Ｔ１にオフ信号を出力するとともに第３素子部Ｔ３への信号をオン信号で維持する第４の降圧制御を行う。図２の例では、時間Ｃから時間Ｄまでの間が、駆動部５が第４の降圧制御を行う期間であり、この期間は、第１素子部Ｔ１がオフ状態で維持され、第３素子部Ｔ３がオン状態で維持される。そして、駆動部５は、第４の降圧制御の後、第１の降圧制御を行うように、制御を繰り返す。つまり、駆動部５は、第１の降圧制御、第２の降圧制御、第３の降圧制御、第４の降圧制御を、この順位行い、これらの制御を１つのサイクルとして、複数サイクル繰り返すことになる。
駆動部５は、このように降圧制御を行う場合、第２素子部Ｔ２、第４素子部Ｔ４のゲートに与える信号は、常にオフ信号であってもよく、第１素子部Ｔ１及び第３素子部Ｔ３のいずれにもオフ信号を与えるとき（即ち、時間Ｄから時間Ａまでの期間Ｄ〜Ａ）にオン信号を与えてもよい。
ここで、降圧制御時の動作についてより詳細に述べる。なお、以下の説明では、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４のボディダイオードＤ１，Ｄ２，Ｄ３，Ｄ４の順方向電圧Ｖｆは、ほぼ０Ｖ（Ｖｆ≒０）であるとして説明する。また、図４、図６、図８、図１０、図１２では、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４の両端電圧の変化を上段に示し、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４を流れる電流の変化を中段に示し、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４で生じるスイッチング損失を下段に示す。それぞれのグラフでは、第１素子部Ｔ１に対応する変化が実線であり、第２素子部Ｔ２に対応する変化が破線であり、第３素子部Ｔ３に対応する変化が一点鎖線であり、第４素子部Ｔ４に対応する変化が二点鎖線である。また、以下の説明では、第１導電路８１に印加されている電圧をＶｉｎとし、Ｖｉｎが４８Ｖである例を代表例として説明する。なお、図３、図５、図７、図９、図１１などの回路図では、駆動部５や第２電源部１０２などは省略して示す。また、第２導電路８２に電気的に接続される負荷１０５を簡略的に示す。なお、本明細書に関する図４、図６、図８、図１０、図１２、図１３、図１６、図１８、図２０、図２２、図２４、図２５、図２７では、電圧、電流、損失の変化を、各位置に対応する線として、実線、破線、一点鎖線、二点鎖線で示しているが、これらの図において、線種の異なる複数の線が近接して横方向に平行に示される部分については、平行に近接する複数線が同程度の値を示す領域となっている。つまり、同程度の値を示す横方向の複数線が重なる領域については、図示の便宜上、位置をずらして示している。
まず、駆動部５が第１の降圧制御を行うときの動作の概要を図３、図４などを参照して説明する。なお、第１の降圧制御については、後の説明でも述べる。
第１の降圧制御は、後述する第４の降圧制御から切り替わる形で実行される制御であり、第１素子部Ｔ１及び第３素子部Ｔ３をいずれもオフ状態とする制御である。この第１の降圧制御時には、図３のように、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４のうち、第４素子部Ｔ４のダイオード（ボディダイオード）Ｄ４のみに電流が流れ、この電流が第１インダクタＬ１のインダクタ電流となる（図４の中段のグラフも参照）。また、第４素子部Ｔ４のダイオードＤ４を流れる電流によって第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４の各端子電圧がクランプされる。図４の上段のグラフのように、第１素子部Ｔ１、第３素子部Ｔ３の両端電圧は第１導電路８１と基準導電路８３の電位差（以下の説明では４８Ｖ）程度で維持され、第２素子部Ｔ２、第４素子部Ｔ４の両端電圧はほぼ０Ｖで維持される。なお、第１の降圧制御が維持されている間は、図４下段のグラフで示すように第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４にスイッチング損失は発生しない。
次に、駆動部５が第１の降圧制御から第２の降圧制御に切り替えたときの動作を、図５、図６などを参照して説明する。
第２の降圧制御は、第１の降圧制御から切り替わる形で実行される制御であり、第１素子部Ｔ１をオン状態とし、第３素子部Ｔ３をオフ状態で維持する制御である。図６、図１３のグラフでは、第１素子部Ｔ１をオン状態に切り替えた時間Ａから第３素子部Ｔ３をオン状態に切り替える時間Ｂまでの間が第２の降圧制御を行う期間である。
この第２の降圧制御の実行直後には、図５のように、第４素子部Ｔ４のダイオード（ボディダイオード）Ｄ４に電流が流れた状態で、第１素子部Ｔ１のオン動作に応じて第１素子部Ｔ１の電流が増大する。このとき、図６で示す期間ａ１のように、第１素子部Ｔ１が時間Ａでオン状態に切り替わることによって第１素子部Ｔ１の両端電圧が急激に低下し、第２素子部Ｔ２には電流が流れていないため、第１素子部Ｔ１の両端電圧低下に伴って第２素子部Ｔ２の両端電圧が上昇する。このとき、図６中段のグラフで示すように、第１素子部Ｔ１を流れる電流は第２インダクタＬ２のインダクタンス成分によって緩やかに増加することになる。また、この動作時には、第２素子部Ｔ２のダイオードＤ２（ボディダイオード）の逆回復によるサージ電圧、電流は発生しないことになる。
期間ａ１の動作によって第１素子部Ｔ１の両端電圧が０Ｖ近くまで低下した後、その後の期間ａ２では、第１素子部Ｔ１を流れる電流が次第に上昇し、第１インダクタＬ１を流れる電流値まで達する。一方で、第４素子部Ｔ４のダイオードＤ４を流れる電流は０Ａに達するまで次第に減少する。
第１素子部Ｔ１を流れる電流が第１インダクタＬ１を流れる電流値まで達し、第４素子部Ｔ４のダイオードＤ４を流れる電流が０Ａに達した後の期間ａ３では、第２インダクタＬ２の存在によって第１素子部Ｔ１を流れる電流値が更に増加する。このとき、第１素子部Ｔ１を流れる電流が第１インダクタＬ１を流れる電流値を超えた後の余剰電流分は、第１コンデンサＣ１及び第２コンデンサＣ２での充放電によって吸収・調整される。このような調整の結果、第４素子部Ｔ４の両端電圧は、第１導電路８１の電圧Ｖｉｎ程度まで増加し、第３素子部Ｔ３の両端電圧は０Ｖ程度まで減少する。
このように、第３素子部Ｔ３の両端電圧が０Ｖ程度まで減少した後の期間ａ４では、第３素子部Ｔ３においてダイオードＤ３（ボディダイオード）の導通が可能となり、第１素子部Ｔ１を流れる電流のうち、第１インダクタＬ１のインダクタ電流を超える分については第３素子部Ｔ３のダイオードＤ３（ボディダイオード）を介して第１導電路８１側に流すことができる。
図６のように、第２の降圧制御を行う期間は、第１素子部Ｔ１をオン状態に切り替えた直後にスイッチング損失が発生するが、第２インダクタＬ２のインダクタンス成分によって第１素子部Ｔ１の電流が抑えられているため、スイッチング損失を小さくすることができる。また、第２インダクタＬ２のインダクタンスを大きくするほど、スイッチング損失をより小さくすることができる。
次に、駆動部５が第２の降圧制御から第３の降圧制御に切り替えたときの動作を、図７、図８などを参照して説明する。
第３の降圧制御は、第２の降圧制御から切り替わる形で実行される制御であり、第１素子部Ｔ１をオン状態で維持しつつし、第３素子部Ｔ３をオン状態とする制御である。図８、図１３のグラフでは、第３素子部Ｔ３をオン状態に切り替えた時間Ｂから第１素子部Ｔ１をオフ状態に切り替える時間Ｃまでの間が第３の降圧制御を行う期間である。
この第３の降圧制御の実行直後には、図７のように、第１素子部Ｔ１において第２インダクタＬ２に向かう電流が流れ、第３素子部Ｔ３のダイオード（ボディダイオード）Ｄ３において第１導電路８１に向かう電流が流れた状態で維持される。そして、第３の降圧制御の期間は、第２インダクタＬ２の両端電圧が等しくなり、電流を維持し続けようとするため、図８中段で示すように電流値の変化は生じない。
図６、図８のように、時間Ｂの時点（第２の降圧制御から第３の降圧制御に切り替わる時点）で、第３素子部Ｔ３の両端電圧は０Ｖ程度であるため、時間Ｂで第３素子部Ｔ３がオン状態に切り替わっても両端電圧の変化はほぼ生じず、オン動作時のサージ電圧、電流も発生しない。第３素子部Ｔ３は、オフ状態からオン状態へ切り替わる前後（即ち時間Ｂ前後）で両端電圧が０Ｖ程度であるため、図８下段のグラフのようにスイッチング損失は発生しない。
次に、駆動部５が第３の降圧制御から第４の降圧制御に切り替えたときの動作を、図９、図１０などを参照して説明する。
第４の降圧制御は、第３の降圧制御から切り替わる形で実行される制御であり、第３素子部Ｔ３をオン状態で維持しつつ、第１素子部Ｔ１をオフ状態とする制御である。図１０、図１３のグラフでは、第１素子部Ｔ１をオフ状態に切り替えた時間Ｃから第３素子部Ｔ３をオフ状態に切り替える時間Ｄまでの間が第４の降圧制御を行う期間である。
第４の降圧制御の実行直前には、第３の降圧制御により、第１素子部Ｔ１に電流が流れ且つ第３素子部Ｔ３のダイオード（ボディダイオード）Ｄ３に電流が流れており（図８参照）、このような状態で第１素子部Ｔ１がオフ状態に切り替わるように第４の降圧制御がなされる。
図１０で示すように、第１素子部Ｔ１がオフ状態に切り替わった直後の期間ｃ１では、第１素子部Ｔ１が時間Ｃでオフ状態に切り替わることによって第１素子部Ｔ１の両端電圧が急激に上昇し、第２インダクタＬ２を流れる電流は徐々に減少し、第３素子部Ｔ３において第１インダクタＬ１に向かう方向の電流が徐々に増加する。このとき、第１素子部Ｔ１には、第１インダクタＬ１のインダクタ電流相当の電流が流れる。
期間ｃ１の動作によって第１素子部Ｔ１の両端電圧が上昇し、第２素子部Ｔ２の両端電圧が０Ｖ程度まで減少すると、その後の期間ｃ２には、第２素子部Ｔ２のダイオード（ボディダイオード）Ｄ２に電流が流れるようになる。このとき、第１素子部Ｔ１には、第２インダクタＬ２のインダクタ電流値（絶対値）からダイオードＤ２を流れる電流値（絶対値）を差し引いた値の電流が流れる。
期間ｃ２において第１素子部Ｔ１を流れる電流が減少して０Ａに達した後、その後の期間ｃ３では、第２インダクタＬ２の両端電圧によって第２インダクタＬ２のインダクタ電流（即ち、ダイオードＤ２を流れる電流）が減少する。この期間、第３素子部Ｔ３を流れる電流は増加し続ける。
期間ｃ３においてダイオードＤ２を流れる電流が減少して０Ａ程度に達した場合、第２素子部Ｔ２の両端電圧のクランプが無くなるため、その後の期間ｃ４には、第２素子部Ｔ２の両端電圧は再び第１導電路８１の電圧（入力電圧）Ｖｉｎまで増加する。一方、第１素子部Ｔ１の両端電圧は０Ｖ程度まで減少する。その後の期間ｃ５では、それぞれの両端電圧が維持される。また、期間ｃ３においてダイオードＤ２を流れる電流が減少し、ダイオードＤ２を電流が流れなくなると、その後の期間ｃ４、ｃ５では、図１０中段で示すように、第３素子部Ｔ３を流れる電流のみが第１インダクタＬ１に流れることになる。
図１０のように、第４の降圧制御を行う期間は、第１素子部Ｔ１をオフ状態に切り替えた直後の期間ｃ１、ｃ２でスイッチング損失が発生するが、第３素子部Ｔ３に流れる電流分、スイッチング損失を低減することができる。更に、第１インダクタＬ１のリプル電流の下限値付近でスイッチングすることも可能となる。
次に、駆動部５が第４の降圧制御から第１の降圧制御に切り替えたときの動作を、図１１、図１２などを参照して説明する。
第１の降圧制御は、第４の降圧制御から切り替わる形で実行される制御であり、第１素子部Ｔ１をオフ状態で維持しつつし、第３素子部Ｔ３をオフ状態とする制御である。図１２、図１３のグラフでは、第３素子部Ｔ３をオフ状態に切り替えた時間Ｄから次に第１素子部Ｔ１をオン状態に切り替える時間Ａまでの間が第１の降圧制御を行う期間である。
この第１の降圧制御の実行直後には、図１０中段の期間ｃ５で示すように、第３素子部Ｔ３において第１インダクタＬ１に向かう電流が流れており、図１２のように、第３素子部Ｔ３がオフ状態に切り替わった時間Ｄから第３素子部Ｔ３を流れる電流は急激に減少する。一方、第１コンデンサＣ１及び第２コンデンサＣ２の存在により、第３素子部Ｔ３がオフ状態に切り替わった後の第３素子部Ｔ３の両端電圧は緩やかに上昇する。このように第３素子部Ｔ３の両端電圧が緩やかに上昇した後、第４素子部Ｔ４の両端電圧が０Ｖ付近まで達すると、図１１のように第４素子部Ｔ４のダイオード（ボディダイオード）Ｄ４に電流が流れる。
第１の降圧制御を行う場合、図１２下段で示すように、第３素子部Ｔ３をオフ状態に切り替えた直後にスイッチング損失が生じるが、第３素子部Ｔ３をオフ状態に切り替えた直後の電圧上昇が緩やかであるため、スイッチング損失が抑えられる。第１コンデンサＣ１及び第２コンデンサＣ２の容量をより大きくすれば、スイッチング損失をより一層抑制することができる。
次に、ＤＣＤＣコンバータ１で行われる昇圧動作について説明する。
駆動部５は、所定の昇圧動作開始条件の成立時に第２導電路に印加された電圧を昇圧して第１導電路に印加する駆動動作を開始する。「所定の昇圧動作開始条件の成立時」は、特に限定されない。例えば、イグニッションスイッチがオフ状態からオン状態に切り替わった時などであってもよく、ＤＣＤＣコンバータ１の外部装置からＤＣＤＣコンバータ１に対して昇圧指令が与えられた時などであってもよい。
駆動部５は、所定の昇圧動作開始条件が成立した後、第２素子部Ｔ２のゲートに対してオン信号とオフ信号とを交互に出力し、第４素子部Ｔ４のゲートに対してオン信号とオフ信号とを交互に出力する昇圧制御を行い、第２導電路８２に印加された電圧を昇圧して第１導電路８１に印加する昇圧動作を電圧変換部３に行わせる。具体的には、図１４のように、駆動部５が第２素子部Ｔ２のゲートに対して駆動信号としてのＰＷＭ信号を出力し、第４素子部Ｔ４のゲートに対して駆動信号としてのＰＷＭ信号を、第２素子部Ｔ２のゲートに出力するＰＷＭ信号から位相をずらして出力する。駆動部５が第２素子部Ｔ２のゲートに出力するＰＷＭ信号のデューティは、第４素子部Ｔ４のゲートに出力するＰＷＭ信号のデューティと同一であり、具体的には、第１導電路８１に印加される電圧（出力電圧）を所望の目標電圧とするようにフィードバック制御によってＰＷＭ信号のデューティは調整される。図１４の下部の式で示すように、第１導電路８１に印加される出力電圧Ｖｏｕｔは、第２導電路８２に印加される入力電圧Ｖｉｎと、図１４で示すＰＷＭ信号の周期Ｔと、第２素子部Ｔ２及び第４素子部Ｔ４の少なくともいずれかにオン信号が出力されている出力期間（後述する時間Ａから時間Ｄまでの期間）によって定まる。
図１４は、駆動部５が昇圧制御を行うときに第２素子部Ｔ２のゲートに与えるＰＷＭ信号と第４素子部Ｔ４のゲートに与えるＰＷＭ信号とを概念的に示すタイミングチャートである。図１４において、時間Ａは、第２素子部Ｔ２のゲートに与えるＰＷＭ信号のオン時間の開始タイミングであり、時間Ｂは、第４素子部Ｔ４のゲートに与えるＰＷＭ信号のオン時間の開始タイミングであり、時間Ｃは、第２素子部Ｔ２のゲートに与えるＰＷＭ信号のオフ時間の開始タイミングであり、時間Ｄは、第４素子部Ｔ４のゲートに与えるＰＷＭ信号のオフ時間の開始タイミングである。図１４のように、駆動部５は、昇圧制御を行う場合、第２素子部Ｔ２及び第４素子部Ｔ４にオフ信号を出力する第１の昇圧制御の後、第２素子部Ｔ２にオン信号を出力するとともに第４素子部Ｔ４への信号をオフ信号で維持する第２の昇圧制御を行う。図１４の例では、時間Ｄから時間Ａまでの間は、駆動部５が第１の昇圧制御を行う期間であり、この期間は、第２素子部Ｔ２及び第４素子部Ｔ４がいずれもオフ状態で維持される。そして、時間Ａから時間Ｂまでの間は、駆動部５が第２の昇圧制御を行う期間であり、この期間は、第２素子部Ｔ２がオン状態で維持され、第４素子部Ｔ４がオフ状態で維持される。
駆動部５は、上述した第２の昇圧制御の後、第２素子部Ｔ２への信号をオン信号で維持するとともに第４素子部Ｔ４にオン信号を出力する第３の昇圧制御を行う。図１４の例では、時間Ｂから時間Ｃまでの間が、駆動部５が第３の昇圧制御を行う期間であり、この期間は、第２素子部Ｔ２及び第４素子部Ｔ４がいずれもオン状態で維持される。そして、駆動部５は、第３の昇圧制御の後、第２素子部Ｔ２にオフ信号を出力するとともに第４素子部Ｔ４への信号をオン信号で維持する第４の昇圧制御を行う。図１４の例では、時間Ｃから時間Ｄまでの間が、駆動部５が第４の昇圧制御を行う期間であり、この期間は、第２素子部Ｔ２がオフ状態で維持され、第４素子部Ｔ４がオン状態で維持される。そして、駆動部５は、第４の昇圧制御の後、第１の昇圧制御を行うように、制御を繰り返す。つまり、駆動部５は、第１の昇圧制御、第２の昇圧制御、第３の昇圧制御、第４の昇圧制御を、この順位行い、これらの制御を１つのサイクルとして、複数サイクル繰り返すことになる。
駆動部５は、このように昇圧制御を行う場合、第１素子部Ｔ１、第３素子部Ｔ３のゲートに与える信号は、常にオフ信号であってもよく、第２素子部Ｔ２及び第４素子部Ｔ４のいずれにもオフ信号を与えるとき（即ち、時間Ｄから時間Ａまでの期間Ｄ〜Ａ）にオン信号を与えてもよい。
ここで、昇圧制御時の動作についてより詳細に述べる。なお、以下の説明では、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４のボディダイオードＤ１，Ｄ２，Ｄ３，Ｄ４の順方向電圧Ｖｆは、ほぼ０Ｖ（Ｖｆ≒０）であるとして説明する。また、図１６、図１８、図２０、図２２、図２４では、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４の両端電圧の変化を上段に示し、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４を流れる電流の変化を中段に示し、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４で生じるスイッチング損失を下段に示す。それぞれのグラフでは、第１素子部Ｔ１に対応する変化が実線であり、第２素子部Ｔ２に対応する変化が破線であり、第３素子部Ｔ３に対応する変化が一点鎖線であり、第４素子部Ｔ４に対応する変化が二点鎖線である。また、以下の説明では、第２導電路８２に印加されている電圧をＶｉｎとして説明する。なお、図１５、図１７、図１９、図２１、図２３などの回路図では、駆動部５や第１電源部１０１などは省略して示す。また、第１導電路８１に電気的に接続される負荷１０７を簡略的に示す。
まず、駆動部５が第１の昇圧制御を行うときの動作の概要を図１５、図１６などを参照して説明する。なお、第１の昇圧制御については、後の説明でも述べる。
第１の昇圧制御は、後述する第４の昇圧制御から切り替わる形で実行される制御であり、第２素子部Ｔ２及び第４素子部Ｔ４をいずれもオフ状態とする制御である。この第１の昇圧制御時には、図１５のように、第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４のうち、第３素子部Ｔ３のダイオード（ボディダイオード）Ｄ３のみに電流が流れ、この電流が第１インダクタＬ１のインダクタ電流である（図１６の中段のグラフも参照）。また、第３素子部Ｔ３のダイオードＤ３を流れる電流によって第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４の各端子電圧がクランプされる。図１６の上段のグラフのように、第２素子部Ｔ２、第４素子部Ｔ４の両端電圧は４８Ｖ程度で維持され、第１素子部Ｔ１、第３素子部Ｔ３の両端電圧はほぼ０Ｖで維持される。なお、第１の昇圧制御が維持されている間は、図１６下段のグラフで示すように第１素子部Ｔ１、第２素子部Ｔ２、第３素子部Ｔ３、第４素子部Ｔ４にスイッチング損失は発生しない。
次に、駆動部５が第１の昇圧制御から第２の昇圧制御に切り替えたときの動作を、図１７、図１８などを参照して説明する。
第２の昇圧制御は、第１の昇圧制御から切り替わる形で実行される制御であり、第２素子部Ｔ２をオン状態とし、第４素子部Ｔ４をオフ状態で維持する制御である。図１８、図２５のグラフでは、第２素子部Ｔ２をオン状態に切り替えた時間Ａから第４素子部Ｔ４をオン状態に切り替える時間Ｂまでの間が第２の昇圧制御を行う期間である。
この第２の昇圧制御の実行直後には、図１７のように、第３素子部Ｔ３のダイオード（ボディダイオード）Ｄ３に電流が流れた状態で、第２素子部Ｔ２のオン動作に応じて第２素子部Ｔ２の電流が増大する。このとき、図１８で示す期間ａ１のように、第２素子部Ｔ２が時間Ａでオン状態に切り替わることによって第２素子部Ｔ２の両端電圧が急激に低下し、第１素子部Ｔ１には電流が流れていないため、第２素子部Ｔ２の両端電圧低下に伴って第１素子部Ｔ１の両端電圧が上昇する。このとき、図１８中段のグラフで示すように、第２素子部Ｔ２を流れる電流は第２インダクタＬ２のインダクタンス成分によって緩やかに増加することになる。
期間ａ１の動作によって第２素子部Ｔ２の両端電圧が０Ｖ近くまで低下した後、その後の期間ａ２では、第２素子部Ｔ２を流れる電流が次第に上昇し、第１インダクタＬ１を流れる電流値まで達する。一方で、第３素子部Ｔ３のダイオードＤ３を流れる電流は０Ａに達するまで次第に減少する。
第２素子部Ｔ２を流れる電流が第１インダクタＬ１を流れる電流値まで達し、第３素子部Ｔ３のダイオードＤ３を流れる電流が０Ａに達した後の期間ａ３では、第２インダクタＬ２の存在によって第２素子部Ｔ２を流れる電流値が更に増加する。このとき、第２素子部Ｔ２を流れる電流が第１インダクタＬ１を流れる電流値を超えた後の余剰電流分は、第１コンデンサＣ１及び第２コンデンサＣ２での充放電（コンデンサＣ２の放電及びコンデンサＣ１の充電）によって吸収・調整される。このような調整の結果、第３素子部Ｔ３の両端電圧は増加し、第４素子部Ｔ４の両端電圧は０Ｖ程度まで減少する。
このように、第４素子部Ｔ４の両端電圧が０Ｖ程度まで減少した後の期間ａ４では、第４素子部Ｔ４においてダイオードＤ４（ボディダイオード）の導通が可能となり、第２素子部Ｔ２を流れる電流のうち、第１インダクタＬ１のインダクタ電流を超える分については第４素子部Ｔ４のダイオードＤ４（ボディダイオード）を介して流すことができる。
図１８のように、第２の昇圧制御を行う期間は、第２素子部Ｔ２をオン状態に切り替えた直後にスイッチング損失が発生するが、第２インダクタＬ２のインダクタンス成分によって第２素子部Ｔ２の電流が抑えられているため、スイッチング損失を小さくすることができる。また、第２インダクタＬ２のインダクタンスを大きくするほど、スイッチング損失をより小さくすることができる。
次に、駆動部５が第２の昇圧制御から第３の昇圧制御に切り替えたときの動作を、図１９、図２０などを参照して説明する。
第３の昇圧制御は、第２の昇圧制御から切り替わる形で実行される制御であり、第２素子部Ｔ２をオン状態で維持しつつし、第４素子部Ｔ４をオン状態とする制御である。図２０、図２５のグラフでは、第４素子部Ｔ４をオン状態に切り替えた時間Ｂから第２素子部Ｔ２をオフ状態に切り替える時間Ｃまでの間が第３の昇圧制御を行う期間である。
この第３の昇圧制御の実行直後には、図１９のように、第２インダクタＬ２からの電流が第２素子部Ｔ２に流れ、第４素子部Ｔ４のダイオード（ボディダイオード）Ｄ４において電流が流れた状態で維持される。そして、第３の昇圧制御の期間は、第２インダクタＬ２の両端電圧が等しくなり、電流を維持し続けようとするため、図２０中段で示すように電流値の変化は生じない。
図１８、図２０のように、時間Ｂの時点（第２の昇圧制御から第３の昇圧制御に切り替わる時点）で、第４素子部Ｔ４の両端電圧は０Ｖ程度であるため、時間Ｂで第４素子部Ｔ４がオン状態に切り替わっても両端電圧の変化はほぼ生じない。第４素子部Ｔ４は、オフ状態からオン状態へ切り替わる前後（即ち時間Ｂ前後）で両端電圧が０Ｖ程度であるため、図２０下段のグラフのようにスイッチング損失は発生しない。
次に、駆動部５が第３の昇圧制御から第４の昇圧制御に切り替えたときの動作を、図２１、図２２などを参照して説明する。
第４の昇圧制御は、第３の昇圧制御から切り替わる形で実行される制御であり、第４素子部Ｔ４をオン状態で維持しつつ、第２素子部Ｔ２をオフ状態とする制御である。図２２、図２５のグラフでは、第２素子部Ｔ２をオフ状態に切り替えた時間Ｃから第４素子部Ｔ４をオフ状態に切り替える時間Ｄまでの間が第４の昇圧制御を行う期間である。
第４の昇圧制御の実行直前には、第３の昇圧制御により、第２素子部Ｔ２に電流が流れ且つ第４素子部Ｔ４のダイオード（ボディダイオード）Ｄ４に電流が流れており（図２０参照）、このような状態で第２素子部Ｔ２がオフ状態に切り替わるように第４の昇圧制御がなされる。
図２２で示すように、第２素子部Ｔ２がオフ状態に切り替わった直後の期間ｃ１では、第２素子部Ｔ２が時間Ｃでオフ状態に切り替わることによって第２素子部Ｔ２の両端電圧が急激に上昇し、第２インダクタＬ２を流れる電流は徐々に減少し、第１インダクタＬ１から第４素子部Ｔ４に向かう方向の電流が徐々に増加する。
期間ｃ１の動作によって第２素子部Ｔ２の両端電圧が上昇し、第１素子部Ｔ１の両端電圧が０Ｖ程度まで減少すると、その後の期間ｃ２には、第１素子部Ｔ１のダイオード（ボディダイオード）Ｄ１に電流が流れるようになる。
期間ｃ２において第２素子部Ｔ２を流れる電流が減少して０Ａに達した後、その後の期間ｃ３では、第２インダクタＬ２の両端電圧によって第２インダクタＬ２のインダクタ電流（即ち、ダイオードＤ１を流れる電流）が減少する。この期間、第４素子部Ｔ４を流れる電流は増加し続ける。
期間ｃ３においてダイオードＤ１を流れる電流が減少して０Ａ程度に達した場合、第１素子部Ｔ１の両端電圧のクランプが無くなるため、その後の期間ｃ４には、第１素子部Ｔ１の両端電圧は再び入力電圧Ｖｉｎまで増加する。一方、第２素子部Ｔ２の両端電圧は０Ｖ程度まで減少する。その後の期間ｃ５では、それぞれの両端電圧が維持される。また、期間ｃ３においてダイオードＤ１を流れる電流が減少し、ダイオードＤ１を電流が流れなくなると、その後の期間ｃ４、ｃ５では、図２２中段で示すように、第１インダクタＬ１に流れる電流は全て第４素子部Ｔ４を流れる。
図２２のように、第４の昇圧制御を行う期間は、第２素子部Ｔ２をオフ状態に切り替えた直後の期間ｃ１、ｃ２でスイッチング損失が発生するが、第１素子部Ｔ１に流れる電流分、スイッチング損失を低減することができる。
次に、駆動部５が第４の昇圧制御から第１の昇圧制御に切り替えたときの動作を、図２３、図２４などを参照して説明する。
第１の昇圧制御は、第４の昇圧制御から切り替わる形で実行される制御であり、第２素子部Ｔ２をオフ状態で維持しつつし、第４素子部Ｔ４をオフ状態とする制御である。図２４、図２５のグラフでは、第４素子部Ｔ４をオフ状態に切り替えた時間Ｄから次に第２素子部Ｔ２をオン状態に切り替える時間Ａまでの間が第１の昇圧制御を行う期間である。
この第１の昇圧制御の実行直後には、図２２中段の期間ｃ５で示すように、第４素子部Ｔ４において電流が流れており、図２４のように、第４素子部Ｔ４がオフ状態に切り替わった時間Ｄから第４素子部Ｔ４を流れる電流は急激に減少する。一方、第１コンデンサＣ１及び第２コンデンサＣ２の存在により、第４素子部Ｔ４がオフ状態に切り替わった後の第４素子部Ｔ４の両端電圧は緩やかに上昇する。このように第４素子部Ｔ４の両端電圧が緩やかに上昇した後、第３素子部Ｔ３の両端電圧が０Ｖ付近まで達すると、図２３のように第３素子部Ｔ３のダイオード（ボディダイオード）Ｄ３に電流が流れる。
第１の昇圧制御を行う場合、図２４下段で示すように、第４素子部Ｔ４をオフ状態に切り替えた直後にスイッチング損失が生じるが、第４素子部Ｔ４をオフ状態に切り替えた直後の電圧上昇が緩やかであるため、スイッチング損失が抑えられる。第１コンデンサＣ１及び第２コンデンサＣ２の容量をより大きくすれば、スイッチング損失をより一層抑制することができる。
次に、本構成のＤＣＤＣコンバータ１の効果を例示する。
ＤＣＤＣコンバータ１は、駆動部５により降圧制御を行う場合、第１スイッチング回路１１及び第２スイッチング回路１２のハイサイド側のスイッチング素子（第１素子部Ｔ１及び第３素子部Ｔ３）をオフ動作させる制御と、オン動作させる制御とを交互に繰り返す。そして、少なくともハイサイド側の第１素子部Ｔ１又は第３素子部Ｔ３のオン期間には、ローサイド側の素子（第２素子部Ｔ２及び第４素子部Ｔ４）において基準導電路８３側へ向かう電流を遮断しつつ基準導電路８３側からの電流を許容した状態で第１インダクタＬ１を流れるインダクタ電流を生成し、ハイサイド側の第１素子部Ｔ１及び第３素子部のオフ期間にはローサイド側の素子を介して第１インダクタＬ１に向かう電流が流れるようにすることで、第１導電路８１に印加された電圧を降圧して第２導電路８２に出力することができる。
更に、駆動部５は、ハイサイド側のスイッチング素子（第１素子部Ｔ１及び第３素子部Ｔ３）のオンオフを制御して降圧動作を行う際に、第１素子部Ｔ１及び第３素子部Ｔ３にオフ信号を出力する第１の降圧制御の後、第１素子部Ｔ１にオン信号を出力するとともに第３素子部Ｔ３への信号をオフ信号で維持する第２の降圧制御を行う。この制御では、第１の降圧制御から第２の降圧制御への移行に伴って第１素子部Ｔ１がオン状態に切り替わった際に、第２インダクタＬ２によるインダクタンス成分によって第１素子部Ｔ１を流れる電流が緩やかに上昇することになる。よって、第１素子部Ｔ１がオン状態に切り替わるときのスイッチング損失を確実に抑えることができる。
更に、駆動部５は、第２の降圧制御の後、第１素子部Ｔ１への信号をオン信号で維持するとともに第３素子部Ｔ３にオン信号を出力する第３の降圧制御を行う。つまり、第１素子部Ｔ１をオン状態に切り替えた後、遅延させて第３素子部Ｔ３をオン状態に切り替えることができるため、第１素子部Ｔ１及び第２インダクタＬ２を介して流れ込む電流がある程度増加して第３素子部Ｔ３の両端電圧が低下した後に、第３素子部Ｔ３をオン状態に切り替えることができる。よって、第３素子部Ｔ３がオン状態に切り替わるときのスイッチング損失も確実に抑えることができる。
更に、駆動部５は、第３の降圧制御の後、第１素子部Ｔ１にオフ信号を出力するとともに第３素子部Ｔ３への信号をオン信号で維持する第４の降圧制御を行う。このように、第１素子部Ｔ１及び第３素子部Ｔ３がいずれもオン状態であるときに第３素子部Ｔ３をオン状態で維持したまま第１素子部Ｔ１をオフ状態に切り替えることができるため、第３素子部Ｔ３に一部電流を流した状態で第１素子部Ｔ１をオフ状態に切り替えることができる。よって、少なくとも第３素子部Ｔ３に流れる電流分は、第１素子部Ｔ１がオフ状態に切り替わるときのスイッチング損失を確実に抑えることができる。
また、ＤＣＤＣコンバータ１は、駆動部５により昇圧制御を行う場合、第１スイッチング回路１１及び第２スイッチング回路１２のローサイド側のスイッチング素子（第２素子部Ｔ２及び第４素子部Ｔ４）をオフ動作させる制御と、オン動作させる制御とを交互に繰り返す。そして、少なくともローサイド側の第２素子部Ｔ２又は第４素子部Ｔ４のオン期間には、ハイサイド側の素子（第１素子部Ｔ１及び第３素子部Ｔ３）において第１導電路８１側からの電流を遮断しつつ第１導電路８１へ向かう電流を許容した状態で第１インダクタＬ１を流れるインダクタ電流を生成し、ローサイド側の第２素子部Ｔ２及び第４素子部Ｔ４のオフ期間には第１インダクタＬ１を流れる電流がハイサイド側の素子を介して第１導電路８１に流れるようにすることで、第２導電路８２に印加された電圧を昇圧して第１導電路８１に出力することができる。
更に、駆動部５は、ローサイド側のスイッチング素子（第２素子部Ｔ２及び第４素子部Ｔ４）のオンオフを制御して昇圧動作を行う際に、第２素子部Ｔ２及び第４素子部Ｔ４にオフ信号を出力する第１の降圧制御の後、第２素子部Ｔ２にオン信号を出力するとともに第４素子部Ｔ４への信号をオフ信号で維持する第２の昇圧制御を行う。この制御では、第１の昇圧制御から第２の昇圧制御への移行に伴って第２素子部Ｔ２がオン状態に切り替わった際に、第２インダクタＬ２によるインダクタンス成分によって第２素子部Ｔ２を流れる電流が緩やかに上昇することになる。よって、第２素子部Ｔ２がオン状態に切り替わるときのスイッチング損失を確実に抑えることができる。
更に、駆動部５は、第２の昇圧制御の後、第２素子部Ｔ２への信号をオン信号で維持するとともに第４素子部Ｔ４にオン信号を出力する第３の昇圧制御を行う。つまり、第２素子部Ｔ２をオン状態に切り替えた後、遅延させて第４素子部Ｔ４をオン状態に切り替えることができる。この動作により、第４素子部Ｔ４がオン状態に切り替わるときのスイッチング損失も確実に抑えることができる。
更に、ＤＣＤＣコンバータ１は、一方の電極が第１導電路８１に電気的に接続されるとともに他方の電極が第３素子部と第１インダクタＬ１とを接続する接続部に電気的に接続され且つ第３素子部Ｔ３と並列に配置される第１コンデンサＣ１を備える。このように、第３素子部Ｔ３と並列に第１コンデンサＣ１が設けられていると、第４の降圧制御から第１の降圧制御に移行するときに第３素子部Ｔ３をオフ状態に切り替えた際に、第１コンデンサＣ１が存在しない場合と比較して第３素子部Ｔ３の両端電圧が緩やかに増加する。よって、第３素子部Ｔ３がオフ状態に切り替わるときのスイッチング損失も確実に抑えることができる。
また、ＤＣＤＣコンバータ１は、一方の電極が第４素子部Ｔ４と第１インダクタＬ１とを接続する接続部に電気的に接続されるとともに他方の電極が基準導電路８３に電気的に接続され且つ第４素子部Ｔ４と並列に配置される第２コンデンサＣ２を備える。このように、第４素子部Ｔ４と並列に第２コンデンサＣ２が設けられていると、第４の昇圧制御から第１の昇圧制御に移行するときに第４素子部Ｔ４をオフ状態に切り替えた際に、第２コンデンサＣ２が存在しない場合と比較して第４素子部Ｔ４の両端電圧が緩やかに増加する。よって、第４素子部Ｔ４がオフ状態に切り替わるときのスイッチング損失も確実に抑えることができる。
また、ＤＣＤＣコンバータ１は、第２インダクタＬ２のインダクタンスが第１インダクタＬ１のインダクタンスよりも小さい構成となっている。このようにすれば、第２インダクタＬ２の規模を相対的に抑えた形で、スイッチング損失を低減する構成を実現することができる。
更に本構成では、昇圧制御において、第２素子部Ｔ２をオン状態からオフ状態に切り替えるときの電流値を小さくすることができ、このときのスイッチング損失を一層低減し得る。例えば、図２７で示すＴｏｎの期間に図２６のように第２素子部Ｔ２及び第４素子部Ｔ４に電流を流すとき、図２７のように、第２素子部Ｔ２がオン状態に切り替わった瞬間は第１インダクタＬ１のインダクタ電流がリプル下限値付近となる。第２素子部Ｔ２がオン状態に切り替わった後、第２インダクタＬ２の両端電圧が等しい場合、第２インダクタＬ２は一定電流を流そうとするため、第２素子部Ｔ２に流れる電流はリプル下限値付近で一定となる。この時、リプル電流は第４素子部Ｔ４を通ることになる（図２６参照）。このように動作させることができるため、第２素子部Ｔ２をオフ動作させた直後の電流値を小さくすることができ、オフ動作時のスイッチング損失を一層低減することができる。
＜他の実施例＞
本発明は上記記述及び図面によって説明した実施例に限定されるものではなく、例えば次のような実施例も本発明の技術的範囲に含まれる。また、上述した実施例や後述する実施例は矛盾しない範囲で組み合わせることが可能である。
図１のＤＣＤＣコンバータ１を降圧動作のみ行う構成とする場合、第２素子部Ｔ２、第４素子部Ｔ４をダイオード（具体的には、基準導電路にアノードが電気的に接続され、第２インダクタＬ２にカソードが電気的に接続されたダイオード）としてもよい。
図１のＤＣＤＣコンバータ１を昇圧動作のみ行う構成とする場合、第１素子部Ｔ１、第３素子部Ｔ３をダイオード（具体的には、第１導電路にカソードが電気的に接続され、第２インダクタＬ２にアノードが電気的に接続されたダイオード）としてもよい。
実施例１では、単相式のＤＣＤＣコンバータ１を例示したが、図２８のように多相式のＤＣＤＣコンバータ１としてもよい。図２８において、各相の電圧変換部３は、実施例１と同様の構成をなす。図２８のＤＣＤＣコンバータ１は、第１スイッチング回路１１と、第２スイッチング回路１２と、第１インダクタＬ１と、第２インダクタＬ２とを備えた電圧変換部３が複数設けられ、それぞれの電圧変換部３が、第１導電路８１と第２導電路８２との間に並列に設けられ且つ基準導電路８３に電気的に接続されている。なお、図２８では図示を省略しているが、実施例１と同様の駆動部５が設けられ、この駆動部によって実施例１と同様の方法で各電圧変換部３が制御されるようになっている。この構成によれば、スイッチング損失を抑制し得る多相式のＤＣＤＣコンバータ１を、より簡易な構成且つより低耐圧な構成で実現することができる。なお、図２８では２相式のＤＣＤＣコンバータ１を例示したが、３相以上の多相型ＤＣＤＣコンバータであってもよい。
１…ＤＣＤＣコンバータ
５…駆動部
１１…第１スイッチング回路
１２…第２スイッチング回路
８１…第１導電路
８２…第２導電路
８３…基準導電路
Ｃ１…第１コンデンサ
Ｃ２…第２コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄ４…ボディダイオード
Ｔ１…第１素子部
Ｔ２…第２素子部
Ｔ３…第３素子部
Ｔ４…第４素子部
Ｌ１…第１インダクタ
Ｌ２…第２インダクタ

Claims (7)

  1. 第１導電路に電気的に接続されたスイッチング素子を含む第１素子部と、前記第１素子部と前記第１導電路よりも低い電位に保たれる基準導電路との間に配置されるとともに前記基準導電路側にアノードが電気的に接続され前記第１素子部側にカソードが電気的に接続されたダイオードを含む第２素子部とを有し、前記第１素子部と前記第２素子部とが前記第１導電路と前記基準導電路との間に直列に設けられた第１スイッチング回路と、
    前記第１導電路に電気的に接続されたスイッチング素子を含む第３素子部と、前記第３素子部と前記基準導電路との間に配置されるとともに前記基準導電路側にアノードが電気的に接続され前記第３素子部側にカソードが電気的に接続されたダイオードを含む第４素子部とを有し、前記第３素子部と前記第４素子部とが前記第１導電路と前記基準導電路との間に直列に設けられるとともに前記第１スイッチング回路と並列に配置される第２スイッチング回路と、
    前記第３素子部と前記第４素子部とを接続する接続部に一端が電気的に接続され、第２導電路に他端が電気的に接続された第１インダクタと、
    前記第１素子部と前記第２素子部とを接続する接続部に一端が電気的に接続され、前記第３素子部と前記第４素子部とを接続する接続部に他端が電気的に接続された第２インダクタと、
    前記第１素子部にオン信号とオフ信号とを交互に出力し、前記第３素子部にオン信号とオフ信号とを交互に出力する降圧制御を少なくとも行う駆動部と、
    を備え、
    前記第２素子部及び前記第４素子部において、前記基準導電路側から電流が流れることが許容され、少なくとも前記第１素子部又は前記第３素子部のオン期間に前記基準導電路側へ電流が流れることが遮断される構成であり、
    前記駆動部は、前記第１素子部及び前記第３素子部にオフ信号を出力する第１の降圧制御の後、前記第１素子部にオン信号を出力するとともに前記第３素子部への信号をオフ信号で維持する第２の降圧制御を行い、前記第２の降圧制御の後、前記第１素子部への信号をオン信号で維持するとともに前記第３素子部にオン信号を出力する第３の降圧制御を行い、前記第３の降圧制御の後、前記第１素子部にオフ信号を出力するとともに前記第３素子部への信号をオン信号で維持する第４の降圧制御を行い、前記第４の降圧制御の後、前記第１の降圧制御を行うように、制御を繰り返すＤＣＤＣコンバータ。
  2. 一方の電極が前記第１導電路に電気的に接続されるとともに他方の電極が前記第３素子部と前記第１インダクタとを接続する接続部に電気的に接続され且つ前記第３素子部と並列に配置される第１コンデンサを備える請求項１に記載のＤＣＤＣコンバータ。
  3. 前記第１素子部は、前記第１導電路側にカソードが電気的に接続され前記第２素子部側にアノードが電気的に接続されたボディダイオードを含み、
    前記第３素子部は、前記第１導電路側にカソードが電気的に接続され前記第４素子部側にアノードが電気的に接続されたボディダイオードを含み、
    前記第１素子部及び前記第３素子部において、前記第１導電路側へ電流が流れることが許容され、少なくとも前記第２素子部又は前記第４素子部のオン期間に前記第１導電路側からの電流が遮断される構成であり、
    前記駆動部は、前記第２素子部及び前記第４素子部にオフ信号を出力する第１の昇圧制御の後、前記第２素子部にオン信号を出力するとともに前記第４素子部への信号をオフ信号で維持する第２の昇圧制御を行い、前記第２の昇圧制御の後、前記第２素子部への信号をオン信号で維持するとともに前記第４素子部にオン信号を出力する第３の昇圧制御を行い、前記第３の昇圧制御の後、前記第２素子部にオフ信号を出力するとともに前記第４素子部への信号をオン信号で維持する第４の昇圧制御を行い、前記第４の昇圧制御の後、前記第１の昇圧制御を行うように、制御を繰り返す請求項１又は請求項２に記載のＤＣＤＣコンバータ。
  4. 第１導電路にカソードが電気的に接続されたダイオードを含む第１素子部と、前記第１素子部のダイオードのアノードと前記第１導電路よりも低い電位に保たれる基準導電路との間に配置されたスイッチング素子を含む第２素子部とを有し、前記第１素子部と前記第２素子部とが前記第１導電路と前記基準導電路との間に直列に設けられた第１スイッチング回路と、
    前記第１導電路にカソードが電気的に接続されたダイオードを含む第３素子部と、前記第３素子部のダイオードのアノードと前記基準導電路との間に配置されたスイッチング素子を含む第４素子部とを有し、前記第３素子部と前記第４素子部とが前記第１導電路と前記基準導電路との間に直列に設けられた第２スイッチング回路と、
    前記第３素子部と前記第４素子部とを接続する接続部に一端が電気的に接続され、第２導電路に他端が電気的に接続された第１インダクタと、
    前記第１素子部と前記第２素子部とを接続する接続部に一端が電気的に接続され、前記第３素子部と前記第４素子部とを接続する接続部に他端が電気的に接続された第２インダクタと、
    前記第２素子部にオン信号とオフ信号とを交互に出力し、前記第４素子部にオン信号とオフ信号とを交互に出力する昇圧制御を少なくとも行う駆動部と、
    を備え、
    前記第１素子部及び前記第３素子部において、前記第１導電路側へ電流が流れることが許容され、少なくとも前記第２素子部又は前記第４素子部のオン期間に前記第１導電路側からの電流が遮断される構成であり、
    前記駆動部は、前記第２素子部及び前記第４素子部にオフ信号を出力する第１の昇圧制御の後、前記第２素子部にオン信号を出力するとともに前記第４素子部への信号をオフ信号で維持する第２の昇圧制御を行い、前記第２の昇圧制御の後、前記第２素子部への信号をオン信号で維持するとともに前記第４素子部にオン信号を出力する第３の昇圧制御を行い、前記第３の昇圧制御の後、前記第２素子部にオフ信号を出力するとともに前記第４素子部への信号をオン信号で維持する第４の昇圧制御を行い、前記第４の昇圧制御の後、前記第１の昇圧制御を行うように、制御を繰り返すＤＣＤＣコンバータ。
  5. 一方の電極が前記第４素子部と前記第１インダクタとを接続する接続部に電気的に接続されるとともに他方の電極が前記基準導電路に電気的に接続され且つ前記第４素子部と並列に配置される第２コンデンサを備える請求項３又は請求項４に記載のＤＣＤＣコンバータ。
  6. 前記第２インダクタのインダクタンスが前記第１インダクタのインダクタンスよりも小さい請求項１から請求項５のいずれか一項に記載のＤＣＤＣコンバータ。
  7. 前記第１スイッチング回路と、前記第２スイッチング回路と、前記第１インダクタと、前記第２インダクタとを備えた電圧変換部が複数設けられ、
    それぞれの前記電圧変換部が、前記第１導電路と前記第２導電路との間に並列に設けられ且つ前記基準導電路に電気的に接続されている請求項１から請求項６のいずれか一項に記載のＤＣＤＣコンバータ。
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