JP2018049996A - 接合用基板およびこれを用いた半導体装置並びにそれらの製造方法 - Google Patents
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Abstract
Description
第1実施形態について、図1を参照して述べる。本実施形態の接合用基板10は、例えば図1(b)に示すような半導体チップ20との接合に用いられる。なお、半導体チップ20は、例えば表面201aと裏面201bとを有する基板201と、表面201aと裏面201bとを繋ぐ貫通孔202と、貫通孔202の側壁に設けられた貫通ビア絶縁膜202aを介して貫通孔202を充填する貫通ビア203とを備える。
例えば一面101aを有し、Siからなる基板101を用意し、SiO2など絶縁性材料をCVD法により成膜して一面101a上に絶縁膜101bの一部を形成する。
次に、例えば、Alを絶縁膜101bの一部の上に真空蒸着法などにより成膜した後、フォトリソグラフィエッチング法によりパターニングをして所望の形状のパッド102を形成する。続けて、例えばSiO2など絶縁性材料をCVD法により成膜してパッド102を覆う絶縁膜101bを形成した後、フォトリソグラフィエッチング法により後述するポスト形成部を開口するように絶縁膜101bを図2(b)に示すように所望の形状にパターニングする。
続けて、絶縁膜101bおよびパッド102上に、ポスト103を電解メッキにより形成する際の通電のために用いるTiやCuなどからなるシード層103aをスパッタなどにより形成する。
次に、シード層103a上にレジスト層105を例えばスピンコート法などにより塗布した後に乾燥させることで形成する。続けて、図示しないマスクを用いて、図2(d)に示すように、レジスト層105のうちポスト103を形成する部分をフォトリソグラフィ法などにより露光・現像を行うことで除去する。
続けて、パターニングしたレジスト層105を設けた基板101を電解液に浸漬してシード層に通電することで、ポスト103を例えば電解メッキにより形成する。続けて同様の操作により、図3(a)に示すように、キャップ104を例えば電解メッキにより形成する。
キャップ104を形成した後、レジスト層105を剥離液などにより除去する。その後、シード層103aのうちレジスト層105の除去により露出した部分をエッチングにより除去することで、図3(b)に示すように本実施形態の接合用基板10が得られる。
第2実施形態について、図4を参照して説明する。図4(a)では、図4(b)に示す本実施形態の半導体装置S1の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図4では、ポスト103を電解メッキにより形成するために形成されるシード層103aについては、ポスト103の一部であるとして省略している。
このような範囲とすることにより、接合用基板10のバンプと半導体チップ20とを接合した際に、隣接する貫通ビア203同士がキャップ104のはんだにより繋がって短絡することを防ぐことができるためである。
また、D2が隣接する貫通ビア203同士の距離pよりも大きくなると、隣接する貫通ビア203に接合したキャップ104同士が接触することとなるため、これを避ける必要がある。そこで、D2がpよりも小さい範囲となるようにすることで、上記のような隣接するキャップ104同士の接触による不具合を抑制できる。そのため、D2<pを上記の関係式(2)に適用すると、下記の関係式(3)が得られ、関係式(3)を変形することで関係式(4)が得られる。
h1<(p/D1)2×h2・・・(4)
一方、半導体チップ20のうち接合用基板10と接合する側の面を接合面として、貫通ビア203が貫通孔202内にのみ形成されている、すなわち接合面から突き出ていない場合、キャップ104の厚みh1は、1μm以上であることが好ましい。貫通ビア203がこのような形状の場合において、キャップ104の厚みh1が1μm未満であるときには、はんだの量が不足して接合できないかもしくは接合しても十分な接合強度が得られないといった不具合が生じ得るためである。
第3実施形態について、図5を参照して説明する。図5(a)では、図5(b)に示す本実施形態の半導体装置S2の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図5では、図4と同様に、シード層103aについては、ポスト103の一部であるとして省略している。
第4実施形態について、図6を参照して説明する。図6(a)では、図6(b)に示す本実施形態の半導体装置S3の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図6では、図4、図5と同様に、シード層103aについては、ポスト103の一部であるとして省略している。
第5実施形態について、図7を参照して説明する。図7(a)では、図7(b)に示す本実施形態の半導体装置S4の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図7では、図4〜6と同様に、シード層103aについては、ポスト103の一部であるとして省略している。
第6実施形態について、図8を参照して説明する。図8(a)では、図8(b)に示す本実施形態の半導体装置S5の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図8では、図4〜7と同様に、シード層103aについては、ポスト103の一部であるとして省略している。
なお、上記した各実施形態に示した半導体装置は、本発明の半導体装置の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
101 基板
102 絶縁膜
103 パッド
104 ポスト
105 キャップ
20 半導体チップ
201 半導体基板
202 貫通孔
203 貫通ビア
Claims (12)
- 一面(101a)を有する基板(101)と、
前記一面側に設けられたパッド(102)と、
前記パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、
前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板。 - 前記ポストの厚みが1.1μm以上である請求項1に記載の接合用基板。
- 一面(101a)を有する基板(101)を用意することと、
前記一面側にパッド(102)を形成することと、
前記パッド上に、NiまたはPを添加したNiを主材料とするポスト(103)を形成することと、
前記ポスト上に、前記ポストのうち前記パッドと接する面の反対面を覆うはんだもしくはAuを主材料とするキャップ(104)を形成することとを含み、
前記ポストを形成することにおいては、電解メッキまたは無電解メッキにより行う接合用基板の製造方法。 - 表面(201a)と裏面(201b)とを有する半導体基板(201)と、前記表面と前記裏面とを繋ぐように形成された貫通孔(202)と、前記貫通孔の壁面に設けられた貫通ビア絶縁膜(202a)と、前記貫通ビア絶縁膜に接して設けられ、前記貫通孔を充填するはんだを有してなる貫通ビア(203)とを備える半導体チップ(20)と、
一面(101a)を有する基板(101)と、前記一面に設けられたパッド(102)と、前記パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板と、を備え、
前記キャップと前記貫通ビアとが接合されてなる半導体装置。 - 表面(201a)と裏面(201b)とを有する半導体基板(201)と、前記表面と前記裏面とを繋ぐように形成された貫通孔(202)と、前記貫通孔の壁面に設けられた貫通ビア絶縁膜(202a)と、前記貫通ビア絶縁膜に接して設けられ、前記貫通孔を充填するはんだを有してなる複数の貫通ビア(203)とを備える半導体チップ(20)と、
一面(101a)を有する基板(101)と、前記一面に設けられたパッド(102)と、前記パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板とを接合してなる半導体装置の製造方法であって、
前記接合用基板を用意することと、
前記半導体チップを用意することと、
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することとを含む半導体装置の製造方法。 - 前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意し、
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することにおいては、前記キャップが前記貫通ビアと接合される前の前記基板の一面に対する法線方向における厚み(μm)をh1とし、前記キャップの前記貫通ビアとの接合後の前記法線方向における厚み(μm)をh2とし、前記貫通ビアの直径(μm)をD1とし、前記半導体基板の前記表面の法線方向から見て複数の前記貫通ビアのうち隣接する前記貫通ビアの直径の中心位置同士の距離(μm)をpとした場合において、
1≦h1≦(p/D1)2×h2
の関係式を満たす寸法関係とする請求項5に記載の半導体装置の製造方法。 - 前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成されると共に、前記貫通ビア絶縁膜のうち前記キャップと接合する面側に露出した部分にトレンチ(202b)が形成された前記半導体チップを用意する請求項5に記載の半導体装置の製造方法。 - 前記接合用基板を用意することにおいては、前記貫通ビアの直径よりも小さい径の凸部を有する凸型の形状の前記ポストが形成され、Auを主材料とする前記キャップが前記凸部の先端に形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意する請求項5に記載の半導体装置の製造方法。 - 表面(201a)と裏面(201b)とを有する半導体基板(201)と、前記表面と前記裏面とを繋ぐように形成された貫通孔(202)と、前記貫通孔の壁面に設けられた貫通ビア絶縁膜(202a)と、前記貫通ビア絶縁膜に接して設けられ、前記貫通孔を充填するはんだを有してなる複数の貫通ビア(203)とを備える半導体チップ(20)と、
一面(101a)を有する基板(101)と、前記一面に設けられたパッド(102)と、前記パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板とを接合してなる半導体装置の製造方法であって、
前記接合用基板を用意することと、
前記半導体チップを用意することと、
前記貫通ビアと前記接合用基板とをはんだの融点以上の温度で接合することとを含み、
前記接合用基板を用意することにおいては、前記貫通ビアの直径よりも小さい直径の前記ポストが形成されると共に、Auを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記半導体チップのうち前記接合用基板と接合する面側に非導電性フィルムにより構成される接着層(30)が形成されると共に、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意する半導体装置の製造方法。 - 前記接合用基板を用意することにおいては、前記半導体チップのうち前記接合用基板と接合する側の面を接合面として、前記貫通ビアが前記接合面から突き出るように形成された前記接合用基板を用意する請求項5に記載の半導体装置の製造方法。
- 前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記接合用基板を用意することおよび前記半導体チップを用意することにおいては、前記ポストの前記基板の前記一面に対する法線方向における厚みと、前記貫通ビアのうち前記接合面から突き出た部分の前記接合面に対する法線方向における厚みとの和が1.3μm以上となる前記接合用基板および前記半導体チップを用意する請求項10に記載の半導体装置の製造方法。 - 前記接合用基板を用意することにおいては、Auを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記貫通ビアのうち前記接合面から突き出た部分の前記接合面に対する法線方向における厚みが1μm以上となる前記半導体チップを用意する請求項10に記載の半導体装置の製造方法。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002270718A (ja) * | 2001-03-07 | 2002-09-20 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2013130401A (ja) * | 2011-12-20 | 2013-07-04 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、センサー及び電子デバイス |
JP2016076534A (ja) * | 2014-10-03 | 2016-05-12 | イビデン株式会社 | 金属ポスト付きプリント配線板およびその製造方法 |
JP2016157914A (ja) * | 2015-02-20 | 2016-09-01 | 住友ベークライト株式会社 | 半導体装置の製造方法及び樹脂組成物 |
JP2016162770A (ja) * | 2015-02-26 | 2016-09-05 | イビデン株式会社 | プリント配線板 |
-
2016
- 2016-09-23 JP JP2016185826A patent/JP6822038B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002270718A (ja) * | 2001-03-07 | 2002-09-20 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2013130401A (ja) * | 2011-12-20 | 2013-07-04 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、センサー及び電子デバイス |
JP2016076534A (ja) * | 2014-10-03 | 2016-05-12 | イビデン株式会社 | 金属ポスト付きプリント配線板およびその製造方法 |
JP2016157914A (ja) * | 2015-02-20 | 2016-09-01 | 住友ベークライト株式会社 | 半導体装置の製造方法及び樹脂組成物 |
JP2016162770A (ja) * | 2015-02-26 | 2016-09-05 | イビデン株式会社 | プリント配線板 |
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