JP2018049029A

JP2018049029A - データ収録装置

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Publication number: JP2018049029A
Application number: JP2017213527A
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Inventors: 大澤　正敬; Masataka Osawa; 正敬大澤; 淳介今井; Junsuke Imai; 宏立木; Hiroshi Tachiki
Original assignee: I Neat Co Ltd; I-Neat Co Ltd; Toyota Central R&D Labs Inc
Current assignee: I Neat Co Ltd; I-Neat Co Ltd; Toyota Central R&D Labs Inc
Priority date: 2017-11-06
Filing date: 2017-11-06
Publication date: 2018-03-29
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Abstract

【課題】装置の小型化とデータ収録の融通性との両立を図ることができるデータ収録装置を提供する。【解決手段】データ収録装置１００は、センサ１２から出力されるセンサ信号を増幅するアンプ２１、アンプ２１によって増幅されたセンサ信号をデジタル値に変換するアナログ・デジタル変換器２４、デジタル値の記録を制御する記録制御ロジック回路３０、および外部装置との間の通信を制御する通信制御ロジック回路４０を集積した集積回路が形成された第１の半導体チップ１０と、第１の半導体チップ１０とは別体として構成され、且つ記録制御ロジック回路３０による制御の下でデジタル値が記録されるメモリ６０と、第１の半導体チップ１０とは別体として構成され、且つ通信制御ロジック回路４０による制御の下で外部装置と通信を行う通信モジュール４１と、記録制御ロジック回路３０に指令を与える中央演算処理装置５０と、を含む。【選択図】図２

Description

本発明は、データ収録装置に関する。

センサから出力されるアナログ信号であるセンサ信号をデジタル値に変換してメモリに記録するデータ収録装置が知られている。例えば、特許文献１には、外部から供給されるトリガ信号を検出した場合に、信号入力手段により入力された信号を記憶手段に記録するデータ収録装置が記載されている。

また、アナログ回路ブロック、アナログ・デジタル変換器、メモリ、ＣＰＵ、通信インターフェース等を１チップ化し、且つ内部回路が変更可能に構成された集積回路が知られている（例えば、非特許文献１、非特許文献２）。

特開２００５−２７４２２３号公報

Smart Analog MCU (RL78/G1E)、［online］、［平成２７年９月２日検索］、インターネット<URL: http://japan.renesas.com/products/smart_analog/smart_analog_mcu/index.jsp> PSoC 5LP: CY8C58LP Family Datasheet、［online］、平成２７年７月１５日、［平成２７年９月２日検索］、インターネット<URL: http://japan.cypress.com/file/45906/download>

非特許文献１および２に開示されているような集積回路のように、複数の回路ブロックを１チップ化することで、装置の小型化を図ることが可能となる。しかしながら、１チップ内に多くの機能要素が含まれているため、個々の要素の数や容量は小さく、故に個々の機能要素は一般的な処理機能を保持するにとどまり、データ収録装置としてのデータ収録の多様な機能を構成することや多チャンネル化が困難である。また、あらゆる機能を１チップに収容した場合には、データ収録容量の拡大、すなわちメモリ容量の拡大やメモリ素子の増設に柔軟に対応することが困難である。さらに、通信の高速化や省電力化等の通信仕様を変更したい場合に柔軟に対応することが困難である。また、非特許文献２に記載のような回路構成が可変な集積回路においては、集積回路の内部の細部素子にもプログラム可能なスイッチ素子等による冗長性が付与され、その結果、回路面積および消費電力が増大する。

本発明は上記の点に鑑みてなされたものであり、装置の小型化と多様なデータ収録ニーズに合わせた装置構成の融通性、拡張性との両立を図ることができるデータ収録装置を提供することを目的とする。

本発明に係るデータ収録装置は、センサから出力されるセンサ信号を増幅するアンプと、前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器と、前記デジタル値の記録を制御する記録制御ロジック回路と、外部装置との間の通信を制御する通信制御ロジック回路と、前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリと、前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールと、前記記録制御ロジック回路に指令を与える中央演算処理装置と、を含み、前記記録制御ロジック回路は、外部から供給されるトリガ信号に応じて前記デジタル値の前記メモリへの記録を開始または停止させる。

前記トリガ信号は、付加情報を含んでいてもよく、前記記録制御ロジック回路は、前記トリガ信号に応じて前記デジタル値を前記メモリに記録する場合に、前記デジタル値の各々に対応する前記付加情報を付加して前記メモリに記録してもよい。

前記記録制御ロジック回路は、前記デジタル値の前記メモリへの記録の継続、中断および終了を示すステータス情報を、前記デジタル値とともに前記メモリに記録してもよい。

前記記録制御ロジック回路は、前記アナログ・デジタル変換器から逐次供給される複数の前記デジタル値の前記メモリへの記録順序を制御してもよい。

本発明に係るデータ収録装置によれば、装置の小型化と多様なデータ収録ニーズに合わせた装置構成の融通性、拡張性との両立を図ることが可能となる。

本発明の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。本発明の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。本発明の実施形態に係る計装アンプ、ローパスフィルタ、マルチプレクサおよびＡＤ変換器の電源構成を示す回路ブロック図である。本発明の実施形態に係る計装アンプ、ローパスフィルタ、マルチプレクサおよびＡＤ変換器の特性、機能または動作に関する設定変更を実現するための構成を示す回路ブロック図である。本発明の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。本発明の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。本発明の他の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。本発明の他の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。

以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。

図１は、本発明の第１の実施形態に係るデータ収録装置１００の概略の構成を示す斜視図である。データ収録装置１００は、配線基板１上に搭載されたＬＳＩ（Large Scale Integration）１０、ＲＦ（Radio Frequency）通信モジュール４１、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）４２、ＣＰＵ（Central Processing Unit）５０およびメモリ６０を含んで構成されている。

上記の各構成部品のうち、ＬＳＩ１０、ＣＰＵ５０およびメモリ６０は、別々の半導体チップで構成され、モールド樹脂で覆われていないベアチップ状態で配線基板１に搭載されている。ＬＳＩ１０、ＣＰＵ５０およびメモリ６０は、それぞれ、機械的ストレスおよび熱的ストレスからこれらを保護するための樹脂等からなる保護膜で覆われていてもよい。ＲＦ通信モジュール４１およびＵＡＲＴ４２は、ＬＳＩ１０、ＣＰＵ５０およびメモリ６０を構成する各半導体チップとは別体のパッケージ部品として構成され、配線基板１に搭載されている。なお、ＲＦ通信モジュール４１およびＵＡＲＴ４２は、ベアチップ状態であってもよい。本実施形態では、ＬＳＩ１０、ＲＦ通信モジュール４１、ＵＡＲＴ４２およびＣＰＵ５０は、配線基板１の第１の基板面Ｓ１に搭載され、これらよりも面積の大きいメモリ６０は、配線基板１の第１の基板面Ｓ１とは反対側の第２の基板面Ｓ２に搭載されている。

ＬＳＩ１０、ＲＦ通信モジュール４１、ＵＡＲＴ４２、ＣＰＵ５０およびメモリ６０は、それぞれ、配線基板１との接合面に形成されたバンプを介して配線基板１に接続されている。配線基板１は、単層または多層の配線層を有し、配線基板１に搭載された各構成部品は、配線基板１に形成された配線を介して互いに電気的に接続されている。なお、配線基板１に搭載された各構成部品間の接続をワイヤによって行ってもよい。あるいは、それぞれのベアチップ端子部に配線基板１の配線が直接接続されてもよい。

図２は、データ収録装置１００の回路構成の一例を示す回路ブロック図である。なお、図２において、データ収録装置１００に接続される複数のセンサ１２がデータ収録装置１００とともに示されている。

データ収録装置１００は、センサ１２から出力されるセンサ信号をデジタル値に変換してメモリ６０に記録し、外部装置（例えば、データ収録装置１００に通信可能に接続されたパーソナルコンピュータ）からの要求に応じてメモリ６０に記録したセンサ信号値を外部装置に送信する機能を主な機能として有する。データ収録装置１００に接続されるセンサ１２として、圧力センサ、加速度センサ、変位センサ、電圧センサ等のあらゆるセンサを使用することが可能である。

ＬＳＩ１０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３、アナログ・デジタル変換器（以下、ＡＤ変換器と称する）２４、記録制御ロジック回路３０および通信制御ロジック回路４０を単一の半導体チップに集積した集積回路である。ＬＳＩ１０は、一例として、１６個のセンサ信号の入力チャンネルを有し、１６個のセンサ１２を接続することが可能である。複数のセンサ１２の各々から出力されたセンサ信号は、センサ信号入力用のポート９１を介してＬＳＩ１０に入力される。

計装アンプ２１、ローパスフィルタ２２は、それぞれ、１６個のセンサ１２の各々に対応して設けられている。計装アンプ２１の各々は、対応するセンサ１２から出力されるセンサ信号を増幅する。ローパスフィルタ２２は、計装アンプ２１によって増幅された対応するセンサ信号から高周波成分（ノイズ）を除去する。なお、センサ信号から高周波成分が問題とならない場合には、ローパスフィルタ２２を省略してもよい。

マルチプレクサ２３およびＡＤ変換器２４は、４つの入力チャンネル毎に１つずつ設けられている。マルチプレクサ２３の各々は、対応する４つのローパスフィルタ２２から出力されるセンサ信号を順次選択し、選択したセンサ信号をＡＤ変換器２４に供給する。

ＡＤ変換器２４は、マルチプレクサ２３から順次供給されるアナログ信号であるセンサ信号をデジタル値に変換する。ＡＤ変換器２４によってデジタル値に変換されたセンサ信号値は、記録制御ロジック回路３０に供給される。なお、ＡＤ変換器２４を複数の入力チャンネルで共有するのではなく、入力チャンネル毎にＡＤ変換器２４を設け、ローパスフィルタ２２からそれぞれ出力されるセンサ信号を、対応するＡＤ変換器２４で直接受ける構成としてもよい。この場合、マルチプレクサ２３は不要となる。

記録制御ロジック回路３０は、ＣＰＵ５０から供給される指令に基づいて各種の動作を行う。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を行うべき指令が発せられた場合には、マルチプレクサ２３およびＡＤ変換器２４に制御信号を供給することによってこれらを稼働させ、ＡＤ変換器２４から順次供給されるセンサ信号値をメモリ６０に記録する処理を行う。一方、記録制御ロジック回路３０は、ＣＰＵ５０からデータ読み出しを行うべき指令が発せられた場合には、メモリ６０に記録されたセンサ信号値を読み出し、通信制御ロジック回路４０およびＲＦ通信モジュール４１またはＵＡＲＴ４２を介して読み出したセンサ信号値を外部装置に送信する。

通信制御ロジック回路４０は、外部装置との間の通信を制御する回路ブロックである。通信制御ロジック回路４０は、例えば、記録制御ロジック回路３０から供給されるメモリ６０から読み出されたセンサ信号値を、所定の通信プロトコルに従ってＲＦ通信モジュール４１またはＵＡＲＴ４２を介して外部装置に送信する。通信制御ロジック回路４０は、ＣＰＵ５０からの指令に基づいて、ＲＦ通信モジュール４１およびＵＡＲＴ４２のいずれか一方または双方を介してセンサ信号値を外部装置に送信する。また、通信制御ロジック回路４０は、外部装置からＲＦ通信モジュール４１またはＵＡＲＴ４２を介して供給される指令および情報をＣＰＵ５０に供給する。

メモリ６０は、センサ１２から出力され、デジタル値に変換されたセンサ信号値を記録するための記録媒体である。メモリ６０は、データの書き込み、消去および書き換えが可能な不揮発性の記録媒体である。メモリ６０は、例えば、ＮＡＮＤ型フラッシュメモリであってもよい。メモリ６０は、ＬＳＩ１０を構成する半導体チップとは別体の半導体チップとして構成され、ＬＳＩ１０のデータ入出力用のポート９３を介して記録制御ロジック回路３０に接続されている。

ＲＦ通信モジュール４１は、通信制御ロジック回路４０による制御の下で外部装置と無線通信を行うための通信モジュールである。ＲＦ通信モジュール４１は、ＬＳＩ１０を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＲＦ通信モジュール４１は、ＬＳＩ１０の通信用のポート９５を介して通信制御ロジック回路４０と接続されている。

ＵＡＲＴ４２は、通信制御ロジック回路４０による制御の下で外部装置と有線通信を行うための通信モジュールである。ＵＡＲＴ４２は、シリアル転送方式のデータとパラレル転送方式のデータを相互に変換する機能を有する。ＵＡＲＴ４２は、ＬＳＩ１０を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＵＡＲＴ４２は、ＬＳＩ１０の通信用のポート９６を介して通信制御ロジック回路４０と接続されている。なお、本実施形態では、外部装置との通信を行うための通信モジュールとして、ＲＦ通信モジュール４１およびＵＡＲＴ４２の双方を備える構成を例示しているが、ＲＦ通信モジュール４１およびＵＡＲＴ４２の一方のみを備える構成としてもよい。

ＣＰＵ５０は、データ収録装置１００の動作を統括的に制御する中央演算処理装置である。ＣＰＵ５０は、記録制御ロジック回路３０に対して指令を送ることにより、データ収録およびデータ読み出しを制御する。また、ＣＰＵ５０は、通信制御ロジック回路４０に指令を送ることにより、外部装置との間の通信を制御する。ＣＰＵ５０は、ＬＳＩ１０を構成する半導体チップとは別体の半導体チップとして構成されている。ＣＰＵ５０は、ＬＳＩ１０の通信用のポート９７を介して通信制御ロジック回路４０と接続され、ＬＳＩ１０の通信用のポート９８を介して記録制御ロジック回路３０と接続されている。

以下に、データ収録装置１００が備える各種の機能について説明する。

データ収録装置１００は、通信用のポート９２を介して接続される外部機器（例えば、他のデータ収録装置）との間で、保持しているデータを一致させる同期処理を行うことが可能である。

また、データ収録装置１００は、トリガ信号Ｓｔを外部から供給することによってデータ収録の開始および停止のタイミングを外部から制御することが可能である。ＬＳＩ１０は、外部装置から供給されるトリガ信号Ｓｔの入力を受け付けるトリガ信号入力用のポート９４を有する。ポート９４を介してＬＳＩ１０に入力されたトリガ信号Ｓｔは、記録制御ロジック回路３０によって受信される。記録制御ロジック回路３０は、受信したトリガ信号Ｓｔに応じてセンサ信号値の収録を開始または停止させる。

トリガ信号Ｓｔには、付加情報を含めることができ、この付加情報をセンサ信号値とともにメモリ６０に記録することができる。付加情報としては、例えば、時刻情報、センサ１２によってセンシングされる対象物（以下、センシング対象物という）の温度、湿度、気圧などの環境情報、センシング対象物の状態に関する情報などが挙げられる。例えば、センシング対象物が所定の移動経路上を移動する移動体である場合、移動経路上におけるセンシング対象物の位置を示す位置情報を、付加情報としてトリガ信号に含めることが可能である。付加情報は、トリガ信号と統合されたデジタル信号であってもよく、例えば、光信号または無線信号の形態でデータ収録装置１００に供給され得る。

記録制御ロジック回路３０は、付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合に、ＡＤ変換器２４から順次供給されるセンサ信号値の各々に、対応する付加情報を付加してメモリ６０に記録する。このように、メモリ６０に記録するセンサ信号値の各々に付加情報を含めることで、センサ１２から逐次出力されるセンサ信号の取得時点における付加的な情報をセンサ信号値とともに収録することが可能となる。なお、所定期間内にＡＤ変換器２４から供給される複数のセンサ信号値に共通の１つの付加情報を付加したものを１つのデータセットとしてメモリ６０に記録してもよい。この態様によれば、センサ信号値の各々に付加情報を含める場合と比較して、メモリ６０に記録するデータ量を削減することができる。

また、記録制御ロジック回路３０は、ＡＤ変換器２４から供給されるセンサ信号値のメモリ６０への記録の継続、中断および終了を示すステータス情報を、当該センサ信号値とともにメモリ６０に記録する。センサ信号値のメモリ６０への記録の継続、中断および終了に関する指令は、ＣＰＵ５０から記録制御ロジック回路３０に供給される。

記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を継続すべき指令が発せられている間、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「継続中」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録する。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を中断すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「中断」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を中断させる。すなわち、データ収録を中断する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「中断」を示すステータス情報が付加される。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を終了すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「終了」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を終了させる。すなわち、データ収録を終了する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「終了」を示すステータス情報が付加される。

このようにメモリ６０に記録するセンサ信号値の各々にステータス情報を含めることで、データの収録経緯をセンサ信号値とともに収録することが可能となる。記録制御ロジック回路３０は、上記の付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合、１つまたは複数のセンサ信号値、付加情報、およびステータス情報を含むデータセットをメモリ６０に記録する。この場合、ＣＰＵ５０は、トリガ信号Ｓｔを出力する外部装置と連携することで、データ収録の継続、中断および終了を判断する。

また、記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４の各々から逐次供給される複数のセンサ信号値のメモリ６０への記録順序を制御する。すなわち、記録制御ロジック回路３０は、ＡＤ変換器２４の各々から供給される順序とは異なる順序で、複数のセンサ信号値をメモリ６０に記録することが可能である。

図３は、ＬＳＩ１０に内蔵される計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４の電源構成を示す回路ブロック図である。ＬＳＩ１０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４にそれぞれ電力を供給する電源回路２１Ｐ、２２Ｐ、２３Ｐおよび２４Ｐを有する。記録制御ロジック回路３０は、電源回路２１Ｐ、２２Ｐ、２３Ｐおよび２４Ｐにそれぞれ対応する電源制御用のレジスタ３１ａ、３１ｂ、３１ｃおよび３１ｄを有する。電源回路２１Ｐ、２２Ｐ、２３Ｐおよび２４Ｐは、自身に対応するレジスタ３１ａ、３１ｂ、３１ｃおよび３１ｄに書き込まれた設定値に応じてオンオフする。レジスタ３１ａ、３１ｂ、３１ｃおよび３１ｄへの設定値の書き込みは、ＣＰＵ５０からの指令に基づいて記録制御ロジック回路３０自身が行う。なお、レジスタ３１ａ、３１ｂ、３１ｃおよび３１ｄへの設定値の書き込みをＣＰＵ５０が直接行ってもよい。

記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、データ収録期間中、電源回路２１Ｐ、２２Ｐ、２３Ｐおよび２４Ｐをオン状態とする設定値を、レジスタ３１ａ、３１ｂ、３１ｃおよび３１ｄに書き込む。これにより、データ収録期間中、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４に電力が供給され、これらの構成要素が動作可能な状態となる。一方、記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、データ収録期間以外の期間中、電源回路２１Ｐ、２２Ｐ、２３Ｐおよび２４Ｐをオフ状態とする設定値を、レジスタ３１ａ、３１ｂ、３１ｃおよび３１ｄに書き込む。これにより、データ収録期間以外の期間中、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４への電力供給がなくなり、これらの構成要素は停止状態となる。このように、データ収録期間以外の期間中、電源回路２１Ｐ、２２Ｐ、２３Ｐおよび２４Ｐをオフ状態とすることで、電力消費を抑制することができる。

なお、本実施形態では、レジスタ３１ａ、３１ｂ、３１ｃおよび３１ｄを記録制御ロジック回路３０内に配置しているが、この態様に限定されるものではない。例えば、レジスタ３１ａ、３１ｂ、３１ｃおよび３１ｄをそれぞれ、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４の近傍に配置してもよい。また、本実施形態では、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４にそれぞれ個別の電源回路を設ける場合を例示したが、この態様に限定されるものではない。すなわち、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４に共通に用いられる１つの電源回路および１つのレジスタを設ける構成としてもよい。

ＬＳＩ１０に内蔵される計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４は、これらの特性、機能または動作に関する設定変更が可能である。図４は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４の特性、機能または動作に関する設定変更を実現するための構成を示す回路ブロック図である。

記録制御ロジック回路３０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４にそれぞれ対応する設定変更用のレジスタ３２ａ、３２ｂ、３３ｃおよび３３ｄを有する。

計装アンプ２１は、レジスタ３２ａに書き込まれる設定値に応じた増幅度でセンサ信号の増幅を行う。すなわち、レジスタ３２ａに書き込む設定値によって、計装アンプ２１の増幅度を変化させることが可能である。

ローパスフィルタ２２は、分周器２５から供給されるパルス信号の周波数に応じた周波数特性で信号のフィルタリングを行う。分周器２５は、入力される基本クロックを互いに異なる分周比で分周する複数の分周回路（図示せず）を有する。分周器２５は、レジスタ３２ｂに書き込まれる設定値に応じて選択される１つの分周回路から出力されるパルス信号をローパスフィルタ２２に供給する。すなわち、レジスタ３２ｂに書き込む設定値によって、ローパスフィルタ２２の周波数特性を変化させることが可能である。

マルチプレクサ２３は、入力される４つのセンサ信号を、レジスタ３２ｃに書き込まれる設定値に応じた順序でＡＤ変換器に供給する。すなわち、レジスタ３２ｃに書き込む設定値によって、マルチプレクサ２３におけるセンサ信号の選択順序、つまり、センサ信号のＡＤ変換器２４への供給順序を変化させることが可能である。

ＡＤ変換器２４は、分周器２６から供給されるパルス信号の周波数に応じた周期でセンサ信号のデジタル値への変換を行う。分周器２６は、入力される基本クロックを互いに異なる分周比で分周する複数の分周回路（図示せず）を有する。分周器２６は、レジスタ３２ｄに書き込まれる設定値に応じて選択される１つの分周回路から出力されるパルス信号をＡＤ変換器２４に供給する。すなわち、レジスタ３２ｄに書き込む設定値によって、ＡＤ変換器２４におけるＡＤ変換周期を変化させることが可能である。

レジスタ３２ａ、３３ｂ、３３ｃおよび３３ｄへの設定値の書き込みは、ＣＰＵ５０からの指令に基づいて記録制御ロジック回路３０自身が行う。なお、レジスタ３２ａ、３２ｂ、３２ｃおよび３２ｄへの設定値の書き込みをＣＰＵ５０が直接行ってもよい。また、本実施形態では、レジスタ３２ａ、３２ｂ、３２ｃおよび３２ｄを記録制御ロジック回路３０内に配置した構成を例示しているが、この態様に限定されるものではない。例えば、レジスタ３２ａ、３２ｂ、３２ｃおよび３２ｄをそれぞれ、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３およびＡＤ変換器２４の近傍に配置してもよい。

本実施形態に係るデータ収録装置１００によれば、メモリ６０が、ＬＳＩ１０とは別体として構成されているので、メモリ６０をＬＳＩ１０の内部に収容する場合と比較して、データ記録容量の拡大および縮小に柔軟に対応することが可能となる。また、ＲＦ通信モジュール４１およびＵＡＲＴ４２が、ＬＳＩ１０とは別体として構成されているので、これらの通信モジュールを、ＬＳＩ１０の内部に収容する場合と比較して、通信速度の高速化や通信方式の変更等に柔軟に対応することできる。一方、機能の変更、拡張が基本的には行われないことが想定される構成部分（計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３、ＡＤ変換器２４、記録制御ロジック回路３０および通信制御ロジック回路４０）については、ＬＳＩ１０に集積することで、融通性を損なうことなく装置の小型化を図ることができる。また、ＬＳＩ１０、ＣＰＵ５０およびメモリ６０をベアチップ状態で配線基板１に搭載することで、これらの部分がモールド樹脂で覆われたパッケージ部品として構成されている場合と比較して装置の小型化を図ることが可能である。

また、本実施形態に係るデータ収録装置１００によれば、計装アンプ２１の増幅度、ローパスフィルタ２２の周波数特性、マルチプレクサ２３におけるセンサ信号の選択順序、ＡＤ変換器におけるＡＤ変換周期が可変であるので、種々のセンサおよび種々の事象に柔軟に対応することが可能である。

また、センサ１２から出力されるセンサ信号の増幅を、特定のセンサに特化しない計装アンプ２１を用いて行っているので、各種のセンサに対応することが可能である。また、例えば、計装アンプ２１のみでは信号の増幅が不十分であり、十分な信号レベルのセンサ信号が得られない場合には、図５に示すように、ＬＳＩ１０の外部の、計装アンプ２１の前段にプリアンプ１３を設けることにより対応することができる。

また、外部からの駆動信号の供給を必要とするセンサについては、図６に示すように、センサ１２に駆動信号を供給するセンサ駆動回路１４をＬＳＩ１０の外部に設けることで対応することができる。なお、駆動信号の供給が必要となるセンサの一例として、渦電流式変位センサが挙げられる。渦電流式変位センサは、センサコイルに高周波電流を流して高周波磁界を発生させることによりセンシング対象物の表面に渦電流を発生させ、センサコイルとセンシング対象物との距離によって変化するセンサコイルのインピーダンスの変化を検出するものである。渦電流式変位センサでは、センサコイルに流れる高周波電流を上記の駆動信号として外部から供給する必要がある。

以上のように、本発明の実施形態に係るデータ収録装置１００によれば、装置の小型化とデータ収録の融通性との両立を図ることが可能となる。

図７Ａは、本発明の第２の実施形態に係るデータ収録装置１００Ａの概略の構成を示す斜視図である。第２の実施形態に係るデータ収録装置１００Ａは、メモリ６０を構成する半導体チップが、ＬＳＩ１０を構成する半導体チップ上に積層されている点が、第１の実施形態に係るデータ収録装置１００と異なる。第２の実施形態に係るデータ収録装置１００Ａによれば、配線基板１の両面に配線を形成することを要しないので、配線基板１の構成を簡略化することができる。

図７Ｂは、本発明の第３の実施形態に係るデータ収録装置１００Ｂの構成を示す斜視図である。第３の実施形態に係るデータ収録装置１００Ｂは、ＬＳＩ１０を構成する半導体チップ、ＣＰＵ５０を構成する半導体チップ、メモリ６０を構成する半導体チップ、ＲＦ通信モジュール４１およびＵＡＲＴ４２が、それぞれ、配線基板１の基板面Ｓ１上の異なる領域に並置されている点が第１の実施形態に係るデータ収録装置と異なる。第３の実施形態に係るデータ収録装置１００Ｂによれば、配線基板１の構成を簡略化することができると共に各半導体チップの搭載を容易に行うことができる。

図７Ｃは、本発明の第４の実施形態に係るデータ収録装置１００Ｃの構成を示す斜視図である。第４の実施形態に係るデータ収録装置１００Ｃは、ＬＳＩ１０を構成する半導体チップ、ＣＰＵ５０を構成する半導体チップ、メモリ６０を構成する半導体チップが、それぞれ、配線基板の互いに異なる基板面Ｓ１、Ｓ２、Ｓ３に搭載されている点が第１の実施形態に係るデータ収録装置と異なる。より具体的には、ＣＰＵ５０を構成する半導体チップ、ＲＦ通信モジュール４１およびＵＡＲＴ４２が、配線基板１Ａの基板面Ｓ１に搭載され、ＬＳＩ１０を構成する半導体チップが、配線基板１Ａの基板面Ｓ１とは反対側の基板面Ｓ２に搭載されている。メモリ６０を構成する半導体チップが、配線基板１Ａとは別の配線基板１Ｂの基板面Ｓ３に搭載されている。データ収録装置１００Ｃは、配線基板１Ａおよび１Ｂが積層されて構成されている。第４の実施形態に係るデータ収録装置１００Ｃによれば、データ収録装置のサイズの更なる小型化を図ることが可能となる。

図７Ｄは、本発明の第５の実施形態に係るデータ収録装置１００Ｄの構成を示す斜視図である。第５の実施形態に係るデータ収録装置１００Ｄは、２つのメモリ６０Ａおよび６０Ｂを含む。より具体的には、ＣＰＵ５０を構成する半導体チップ、ＬＳＩ１０を構成する半導体チップ、ＲＦ通信モジュール４１およびＵＡＲＴ４２が、配線基板１Ａの基板面Ｓ１に搭載されている。メモリ６０Ａを構成する半導体チップが、配線基板１Ａとは別の配線基板１Ｂの基板面Ｓ３に搭載されている。メモリ６０Ｂを構成する半導体チップが、配線基板１Ａおよび１Ｂとは別の配線基板１Ｃの基板面Ｓ４に搭載されている。データ収録装置１００Ｄは、配線基板１Ａ、１Ｂおよび１Ｃが積層されて構成されている。第５の実施形態に係るデータ収録装置１００Ｄによれば、データ収録装置のサイズの拡大を抑制しつつ、メモリ容量の増大を図ることが可能となる。

図８は、上記の第５の実施形態に係るデータ収録装置１００Ｄの回路構成の一例を示す回路ブロック図である。記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいてメモリ６０Ａおよび６０Ｂに対するデータの記録および読出しを制御する。なお、本実施形態では、メモリチップの搭載数を２つとしているが３つ以上のメモリチップを搭載する構成としてもよい。

図９は、本発明の第６の実施形態に係るデータ収録装置１００Ｅの概略の構成を示す斜視図である。図１０は、第６の実施形態に係るデータ収録装置１００Ｅの回路構成の一例を示す回路ブロック図である。なお、図１０において、データ収録装置１００Ｅに接続される複数のセンサ１２がデータ収録装置１００Ｅとともに示されている。第６の実施形態に係るデータ収録装置１００Ｅは、ＣＰＵ５０がＬＳＩ１０を構成する半導体チップ内に収容されている点が、第１の実施形態に係るデータ収録装置１００と異なる。図９に示す例では、ＣＰＵ５０およびＬＳＩ１０を含む半導体チップが、配線基板１の基板面Ｓ１に搭載され、メモリ６０を構成する半導体チップが、配線基板１の基板面Ｓ１とは反対側の面Ｓ２に搭載されている。第６の実施形態に係るデータ収録装置１００Ｅによれば、第１の実施形態に係るデータ収録装置１００と比較して、部品点数を減らすことができるので、工数削減および装置の更なる小型化を図ることが可能となる。なお、図７Ａに示す例に倣って、ＣＰＵ５０およびＬＳＩ１０を含む半導体チップの上にメモリ６０を構成する半導体チップを積層してもよい。また、図７Ｂに示す例に倣って、ＣＰＵ５０およびＬＳＩ１０を含む半導体チップとメモリ６０を構成する半導体チップとを配線基板１の同じ基板面１Ａに並置してもよい。また、図７Ｃに示す例に倣って、ＣＰＵ５０およびＬＳＩ１０を含む半導体チップを配線基板１Ａの基板面Ｓ１に搭載し、メモリ６０を構成する半導体チップを配線基板１Ａとは別の配線基板１Ｂの基板面Ｓ３に搭載してもよい。また、図７Ｄに示す例に倣って、ＣＰＵ５０およびＬＳＩ１０を含む半導体チップを搭載した配線基板、メモリ６０Ａを搭載した配線基板１Ｂおよびメモリ６０Ｂを搭載した配線基板１Ｃを積層してもよい。

１配線基板
１０ＬＳＩ
１２センサ
２１計装アンプ
２２ローパスフィルタ
２３マルチプレクサ
２４ＡＤ変換器
３０記録制御ロジック
３１ａ〜３１ｄ、３２ａ〜３２ｄレジスタ
４１ＲＦ通信モジュール
４２ＵＡＲＴ
５０ＣＰＵ
６０メモリ
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅデータ収録装置

Claims

センサから出力されるセンサ信号を増幅するアンプと、
前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器と、
前記デジタル値の記録を制御する記録制御ロジック回路と、
外部装置との間の通信を制御する通信制御ロジック回路と、
前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリと、
前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールと、
前記記録制御ロジック回路に指令を与える中央演算処理装置と、
を含み、
前記記録制御ロジック回路は、外部から供給されるトリガ信号に応じて前記デジタル値の前記メモリへの記録を開始または停止させる
データ収録装置。
前記トリガ信号は、付加情報を含み、
前記記録制御ロジック回路は、前記トリガ信号に応じて前記デジタル値を前記メモリに記録する場合に、前記デジタル値の各々に対応する前記付加情報を付加して前記メモリに記録する
請求項１に記載のデータ収録装置。
前記記録制御ロジック回路は、前記デジタル値の前記メモリへの記録の継続、中断および終了を示すステータス情報を、前記デジタル値とともに前記メモリに記録する
請求項１または請求項２に記載のデータ収録装置。
前記記録制御ロジック回路は、前記アナログ・デジタル変換器から逐次供給される複数の前記デジタル値の前記メモリへの記録順序を制御する
請求項１から請求項３のいずれか１項に記載のデータ収録装置。