JP2019078642A - データ収録装置 - Google Patents

Abstract

【課題】データ収録装置において、増設用信号処理回路または増設用メモリが接続される増設用端子の数を抑制する。【解決手段】データ収録装置１００は、センサ１２から出力されるセンサ信号を増幅するアンプ２１及びアンプ２１によって増幅されたセンサ信号をデジタル値に変換するＡＤ変換器２４を含む信号処理回路１０と、デジタル値の記録を制御する記録制御ロジック回路３０と、記録制御ロジック回路３０による制御の下でデジタル値が記録されるメモリ６０と、記録制御ロジック回路３０に指令を与えるＣＰＵ５０と、上記の各構成要素を搭載し、且つ信号処理回路１０とそれぞれ等価な複数の増設用信号処理回路を接続するための増設用端子群を有する基板１と、を含む。増設用端子群は、増設用信号処理回路毎に個別に設けられた複数の個別端子と、複数の増設用信号処理回路に共通に設けられた少なくとも１つの共通端子と、を含む。【選択図】図２

Description

本発明は、データ収録装置に関する。

センサから出力されるアナログ信号であるセンサ信号をデジタル値に変換してメモリに記録するデータ収録装置が知られている。例えば、特許文献１には、外部から供給されるトリガ信号を検出した場合に、信号入力手段により入力された信号を記憶手段に記録するデータ収録装置が記載されている。

また、アナログ回路ブロック、アナログ・デジタル変換器、メモリ、ＣＰＵ、通信インターフェース等を１チップ化し、且つ内部回路が変更可能に構成された集積回路が知られている（例えば、非特許文献１、非特許文献２）。

特開２００５−２７４２２３号公報

Smart Analog MCU (RL78/G1E)、［online］、［平成２７年９月２日検索］、インターネット<URL: http://japan.renesas.com/products/smart_analog/smart_analog_mcu/index.jsp> PSoC 5LP: CY8C58LP Family Datasheet、［online］、平成２７年７月１５日、［平成２７年９月２日検索］、インターネット<URL: http://japan.cypress.com/file/45906/download>

データ収録装置は、例えば、センサから出力されるセンサ信号を増幅するアンプ及びアンプによって増幅されたセンサ信号をデジタル値に変換するアナログ・デジタル変換器を含む信号処理回路と、センサ信号のデジタル値の記録を制御する記録制御ロジック回路と、記録制御ロジック回路による制御の下でセンサ信号のデジタル値が記録されるメモリと、記録制御ロジック回路に指令を与える中央演算処理装置と、を含んで構成される。

データ収録装置に接続されるセンサの数やデータ収録装置の記憶容量に対する要求は、様々である。センサの接続数及び記憶容量に対する要求に柔軟に対応するために、最小限の規模または数の信号処理回路及びメモリを基本ユニットに備えておき、必要に応じて増設用信号処理回路及び増設用メモリを基本ユニットに接続する対応が考えられる。この場合、基本ユニットは、複数の増設用信号処理回路及び複数の増設用メモリを接続するための、複数の増設用端子を備えておくことが必要となる。ここで、例えば、複数の増設用信号処理回路の各々が接続される全ての増設用端子を増設用信号処理回路毎に個別に設けられた個別端子とし、複数の増設用メモリの各々が接続される全ての増設用端子を増設用メモリ毎に個別に設けられた個別端子とした場合、基本ユニットが備えるべき増設用端子の数が膨大となり、データ収録装置の小型化が困難となる。

本発明は、上記の点に鑑みてなされたものであり、データ収録装置において、増設用信号処理回路または増設用メモリが接続される増設用端子の数を抑制することを目的とする。

本発明に係るデータ収録装置は、センサから出力されるセンサ信号を増幅するアンプ及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を含む信号処理回路と、前記デジタル値の記録を制御する記録制御ロジック回路と、前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリと、前記記録制御ロジック回路に指令を与える中央演算処理装置と、前記信号処理回路、前記記録制御ロジック回路、前記メモリ及び前記中央演算処理装置を搭載し、且つ前記信号処理回路とそれぞれ等価な複数の増設用信号処理回路を接続するための増設用端子群を有する基板と、を含み、前記増設用端子群は、前記増設用信号処理回路毎に個別に設けられた複数の個別端子と、前記複数の増設用信号処理回路に共通に設けられた少なくとも１つの共通端子と、を含む。

前記データ収録装置は、前記個別端子及び前記共通端子に接続された少なくとも１つの増設用信号処理回路を更に含んでいてもよい。

前記個別端子は、前記複数の増設用信号処理回路のうちの１つを選択するための選択信号が通過する端子、並びにデジタル値に変換されたセンサ信号が通過する端子を含んでいてもよく、前記共通端子は、前記増設用信号処理回路を駆動するための駆動信号が通過する端子、並びに前記増設用信号処理回路の動作設定を行うための設定信号が通過する端子を含んでいてもよい。

本発明に係る他のデータ収録装置は、センサから出力されるセンサ信号を増幅するアンプ及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を含む信号処理回路と、前記デジタル値の記録を制御する記録制御ロジック回路と、前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリと、前記記録制御ロジック回路に指令を与える中央演算処理装置と、前記信号処理回路、前記記録制御ロジック回路、前記メモリ及び前記中央演算処理装置を搭載し、且つ前記メモリとそれぞれ等価な複数の増設用メモリを接続するための増設用端子群を有する基板と、を含み、前記増設用端子群は、前記増設用メモリ毎に個別に設けられた複数の個別端子と、前記複数の増設用メモリに共通に設けられた少なくとも１つの共通端子と、を含む。

前記データ収録装置は、前記個別端子及び前記共通端子に接続された少なくとも１つの増設用メモリを更に含んでいてもよい。

前記個別端子は、前記複数の増設用メモリのうちの１つを選択するための選択信号が通過する端子、並びに前記増設用メモリの状態を示す状態信号が通過する端子を含んでいてもよく、前記共通端子は、前記増設用メモリに記録されるデータまたは前記増設用メモリから読み出されるデータを含むデータ信号が通過する端子、並びに前記増設用メモリの動作設定を行うための設定信号が通過する端子を含んでいてもよい。

本発明に係る他のデータ収録装置は、センサから出力されるセンサ信号を増幅するアンプ及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を含む信号処理回路と、前記デジタル値の記録を制御する記録制御ロジック回路と、前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリと、前記記録制御ロジック回路に指令を与える中央演算処理装置と、前記信号処理回路、前記記録制御ロジック回路、前記メモリ及び前記中央演算処理装置を搭載し、且つ前記信号処理回路とそれぞれ等価な複数の増設用信号処理回路を接続するための第１増設用端子群、及び前記メモリとそれぞれ等価な複数の増設用メモリを接続するための第２増設用端子群を有する基板と、を含み、前記第１増設用端子群は、前記増設用信号処理回路毎に個別に設けられた複数の第１個別端子と、前記複数の増設用信号処理回路に共通に設けられた少なくとも１つの第１共通端子と、を含み、前記第２増設用端子群は、前記増設用メモリ毎に個別に設けられた複数の第２個別端子と、前記複数の増設用メモリに共通に設けられた少なくとも１つの第２共通端子と、を含む。

前記データ収録装置は、前記第１個別端子及び前記第１共通端子に接続された少なくとも１つの増設用信号処理回路と、前記第２個別端子及び前記第２共通端子に接続された少なくとも１つの増設用メモリと、を更に含み得る。この場合において、前記信号処理回路及び前記増設用信号処理回路のうちの１つを選択するための選択信号、及び前記信号処理回路及び前記増設用信号処理回路の動作設定を行うための設定信号が、前記中央演算処理装置から出力されてもよい。前記データ収録装置は、前記増設用信号処理回路及び前記増設用メモリを搭載し、且つ前記増設用端子群に接続された端子群を有する増設用基板を更に含んでいてもよい。

前記第１個別端子は、前記複数の増設用信号処理回路のうちの１つを選択するための選択信号が通過する端子、並びにデジタル値に変換されたセンサ信号が通過する端子を含んでいてもよく、前記第１共通端子は、前記増設用信号処理回路を駆動するための駆動信号が通過する端子、並びに前記増設用信号処理回路の動作設定を行うための設定信号が通過する端子を含んでいてもよい。前記第２個別端子は、前記複数の増設用メモリのうちの１つを選択するための選択信号が通過する端子、並びに前記増設用メモリの状態を示す状態信号が通過する端子を含んでいてもよく、前記第２共通端子は、前記増設用メモリに記録されるデータまたは前記増設用メモリから読み出されるデータを含むデータ信号が通過する端子、並びに前記増設用メモリの動作設定を行うための設定信号が通過する端子を含んでいてもよい。

前記データ収録装置は、前記基板にそれぞれ搭載された、外部装置との間の通信を制御する通信制御ロジック回路及び前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールを更に含んでいてもよい。

本発明によれば、データ収録装置において、増設用信号処理回路または増設用メモリが接続される増設用端子の数を抑制することが可能となる。

本発明の実施形態に係る基本ユニットの概略の構成を示す斜視図である。 本発明の実施形態に係る基本ユニットの回路構成の一例を示す回路ブロック図である。 本発明の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。 本発明の実施形態に係るデータ収録装置の構成の一例を示す斜視図である。 本発明の実施形態に係るデータ収録装置の構成の一例を示す斜視図である。 本発明の実施形態に係るデータ収録装置の構成の一例を示す斜視図である。 比較例に係るデータ収録装置２００Ｘの構成を示す回路ブロック図である。 本発明の他の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

［第１の実施形態］
図１は、本発明の実施形態に係るデータ収録装置２００を構成する基本ユニット１００の構成を示す斜視図である。基本ユニット１００は、基板１に搭載された信号処理回路１０、ロジック回路３００、ＲＦ（Radio Frequency）通信モジュール４１、ＣＰＵ（Central Processing Unit）５０及びメモリ６０を含んで構成されている。

信号処理回路１０、ロジック回路３００、ＲＦ通信モジュール４１、ＣＰＵ５０及びメモリ６０は、それぞれ、独立した半導体チップまたは半導体パッケージの形態を有する。本実施形態において、信号処理回路１０、ＣＰＵ５０及びメモリ６０は、基板１の内層に配置され、ロジック回路３００及びＲＦ通信モジュール４１は、基板１の表面に設けられている。信号処理回路１０、ロジック回路３００、ＲＦ通信モジュール４１、ＣＰＵ５０及びメモリ６０は、基板１の内層に設けられたビア及び配線（図示せず）、基板１の表面に設けられた配線（図示せず）を介して互いに接続されている。

図２は、基本ユニット１００の回路構成の一例を示す回路ブロック図である。なお、図１において、基本ユニット１００に接続される複数のセンサ１２が基本ユニット１００とともに示されている。

データ収録装置２００は、センサ１２から出力されるセンサ信号をデジタル値に変換してメモリ６０に記録し、外部装置（例えば、データ収録装置２００に通信可能に接続されたパーソナルコンピュータ）からの要求に応じてメモリ６０に記録したセンサ信号値を外部装置に送信する機能を主な機能として有する。データ収録装置２００に接続されるセンサ１２として、圧力センサ、加速度センサ、変位センサ、電圧センサ等のあらゆるセンサを使用することが可能である。

信号処理回路１０は、アナログフロントエンドとして機能する回路ブロックであり、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３、アナログ・デジタル変換器（以下、ＡＤ変換器と称する）２４を単一の半導体チップに集積した集積回路である。１つの信号処理回路１０は、一例として、４個のセンサ信号の入力チャンネルを有し、４個のセンサ１２を接続することが可能である。４個のセンサ１２の各々から出力されたセンサ信号は、センサ信号入力用の端子Ｔ１０を介して信号処理回路１０に入力される。

計装アンプ２１、ローパスフィルタ２２は、それぞれ、４個のセンサ１２の各々に対応して設けられている。計装アンプ２１の各々は、対応するセンサ１２から出力されるセンサ信号を増幅する。ローパスフィルタ２２の各々は、計装アンプ２１によって増幅された対応するセンサ信号から高周波成分（ノイズ）を除去する。なお、センサ信号の高周波成分が問題とならない場合には、ローパスフィルタ２２を省略してもよい。

マルチプレクサ２３及びＡＤ変換器２４は、４つの入力チャンネルに対して１つずつ設けられている。マルチプレクサ２３は、４つのローパスフィルタ２２から出力されるセンサ信号を順次選択し、選択したセンサ信号をＡＤ変換器２４に供給する。

ＡＤ変換器２４は、マルチプレクサ２３から順次供給されるアナログ信号であるセンサ信号をデジタル値に変換する。ＡＤ変換器２４によってデジタル値に変換されたセンサ信号値は、後述する記録制御ロジック回路３０に供給される。

ロジック回路３００は、記録制御ロジック回路３０及び通信制御ロジック回路４０を、信号処理回路１０とは別体の単一の半導体チップに集積した集積回路である。ロジック回路３００は、ＣＰＬＤ（Complex Programmable Logic Device）及びＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスであり、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成が外部からの指定によりプログラム可能である。従って、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成をプログラミングによって事後的に変更することが可能である。

記録制御ロジック回路３０は、ＣＰＵ５０から供給される指令に基づいて各種の動作を行う。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を行うべき指令が発せられた場合には、マルチプレクサ２３及びＡＤ変換器２４に制御信号を供給することによってこれらを稼働させ、ＡＤ変換器２４から順次供給されるセンサ信号値をメモリ６０に記録する処理を行う。一方、記録制御ロジック回路３０は、ＣＰＵ５０からデータ読み出しを行うべき指令が発せられた場合には、メモリ６０に記録されたセンサ信号値を読み出し、通信制御ロジック回路４０及びＲＦ通信モジュール４１を介して、読み出したセンサ信号値を外部装置に送信する。また、記録制御ロジック回路３０は、ＣＰＵ５０から外部装置に向けてデータ送信を行うべき指令が発せられた場合には、ＡＤ変換器２４から順次供給されるセンサ信号値、あるいは、センサ信号値に付加情報を加えたデータを、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する。記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４から供給されるデジタル値の、メモリ６０に対する記録制御と、外部装置に対する送信制御を並行して行うことが可能である。また、記録制御ロジック回路３０は、メモリ６０に対するデータの記録と、外部装置に対するデータの送信について、優先度を設定することが可能である。例えば、メモリ６０に対するデータの記録について設定された優先度が、外部装置に対するデータの送信について設定された優先度よりも低い場合、ＡＤ変換器２４から供給されるデジタル値を間引いてメモリ６０に記録してもよい。

通信制御ロジック回路４０は、外部装置との間の通信を制御する回路ブロックである。通信制御ロジック回路４０は、例えば、記録制御ロジック回路３０から供給される、メモリ６０から読み出されたセンサ信号値、あるいは、ＡＤ変換器２４から直接供給されるセンサ信号値若しくはこれに付加情報を加えたデータを、所定の通信プロトコルに従ってＲＦ通信モジュール４１を介して外部装置に送信する。通信制御ロジック回路４０は、ＣＰＵ５０からの指令に基づいて、ＲＦ通信モジュール４１を介してセンサ信号値またはこれに付加情報を加えたデータを外部装置に送信する。また、通信制御ロジック回路４０は、外部装置からＲＦ通信モジュール４１を介して供給される指令及び情報をＣＰＵ５０に供給する。

メモリ６０は、センサ１２から出力され、デジタル値に変換されたセンサ信号値を記録するための記録媒体である。メモリ６０は、データの書き込み、消去及び書き換えが可能な不揮発性の記録媒体である。メモリ６０は、例えば、ＮＡＮＤ型フラッシュメモリであってもよい。メモリ６０は、信号処理回路１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体の半導体チップとして構成され、記録制御ロジック回路３０に接続されている。

ＲＦ通信モジュール４１は、通信制御ロジック回路４０による制御の下で外部装置と無線通信を行うための通信モジュールである。ＲＦ通信モジュール４１は、信号処理回路１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＲＦ通信モジュール４１は、通信制御ロジック回路４０に接続されている。

ＣＰＵ５０は、データ収録装置２００の動作を統括的に制御する中央演算処理装置である。ＣＰＵ５０は、記録制御ロジック回路３０に対して指令を送ることにより、データ収録及びデータ読み出しを制御する。また、ＣＰＵ５０は、通信制御ロジック回路４０に指令を送ることにより、外部装置との間の通信を制御する。ＣＰＵ５０は、信号処理回路１０を構成する半導体チップ、ロジック回路３００を構成する半導体チップ及びメモリ６０を構成する半導体チップとは別体の半導体チップとして構成されている。ＣＰＵ５０は、記録制御ロジック回路３０及び通信制御ロジック回路４０に接続されている。

図２には、記録制御ロジック回路３０と信号処理回路１０との間で送受信される各種信号、及び記録制御ロジック回路３０とメモリ６０との間で送受信される各種信号が示されている。

センサ信号Ｓ１は、ＡＤ変換器２４から出力されるデジタル値に変換されたセンサ信号である。駆動信号Ｓ２は、信号処理回路１０を構成する計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４を駆動するための信号である。計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４は、駆動信号Ｓ２に基づいて起動または停止する。駆動信号Ｓ２は、例えば、クロック信号を含み得る。設定信号Ｓ３は、信号処理回路１０の動作設定を行うための信号である。例えば、計装アンプ２１における増幅率、ローパスフィルタ２２における遮断周波数、ＡＤ変換器２４における変換周期を設定信号Ｓ３によって設定することが可能である。

選択信号Ｓ４は、信号処理回路１０及び後述する増設用信号処理回路１０Ａ、１０Ｂ（図３参照）のうち、設定信号Ｓ３による動作設定の対象となる１つを選択するための信号である。信号処理回路１０及び増設用信号処理回路１０Ａ、１０Ｂのうち、選択信号Ｓ４によって選択されたものに対してのみ、設定信号Ｓ３による動作設定が可能とされる。選択信号Ｓ５は、信号処理回路１０及び複数の増設用信号処理回路１０Ａ、１０Ｂの各々が備えるＡＤ変換器２４のうち、センサ信号Ｓ１を出力させる１つのＡＤ変換器２４を選択するための信号である。信号処理回路１０及び増設用信号処理回路１０Ａ、１０Ｂの各々が備えるＡＤ変換器２４のうち、選択信号Ｓ５によって選択されたＡＤ変換器２４からデジタル値に変換されたセンサ信号Ｓ１が出力される。設定信号Ｓ６は、マルチプレクサ２３における入出力チャンネルを設定するための信号である。マルチプレクサ２３は、設定信号Ｓ６に基づいて入出力チャンネルの選択を行う。

データ信号Ｓ７は、メモリ６０に記録されるデータまたはメモリ６０から読み出されるデータを含む信号である。設定信号Ｓ８は、メモリ６０の動作設定を行うための信号である。選択信号Ｓ９は、メモリ６０及び後述する増設用メモリ６０Ａ、６０Ｂ（図３参照）のうち、アクセス対象となる１つを選択するための信号である。状態信号Ｓ１０は、メモリ６０の状態（例えば、アクセス可能状態、ビジー状態など）を示す信号である。

本実施形態に係るデータ収録装置２００において、基本ユニット１００には、複数の増設用信号処理回路及び複数の増設用メモリを接続することが可能である。基本ユニット１００に増設用信号処理回路を接続することで、データ収録装置２００に接続可能なセンサ１２の数（チャネル数）が増加する。また、基本ユニット１００に増設用メモリを接続することで、データ収録装置２００の記憶容量が増加する。

図３は、基本ユニット１００に、増設用信号処理回路１０Ａ、１０Ｂ及び増設用メモリ６０Ａ、６０Ｂを接続した場合のデータ収録装置２００の回路構成の一例を示す回路ブロック図である。なお、図３において、複数のセンサ１２がデータ収録装置２００とともに示されている。

増設用信号処理回路１０Ａ及び１０Ｂは、それぞれ、基本ユニット１００に搭載された信号処理回路１０と等価であり、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４を含んで構成されている。また、増設用メモリ６０Ａ、６０Ｂは、それぞれ、基本ユニット１００に搭載されたメモリ６０と等価である。増設用信号処理回路１０Ａ、１０Ｂ及び増設用メモリ６０Ａ、６０Ｂは、それぞれ、共通の増設用基板２に搭載されている。

基本ユニット１００の基板１は、基本ユニット１００に増設用信号処理回路１０Ａ及び１０Ｂを接続するための増設用端子群として、個別端子Ｔ１Ａ、Ｔ１Ｂ、Ｔ４Ａ、Ｔ４Ｂ、Ｔ５Ａ、Ｔ５Ｂ及び共通端子Ｔ２、Ｔ３、Ｔ６を備えている。個別端子Ｔ１Ａ、Ｔ１Ｂ、Ｔ４Ａ、Ｔ４Ｂ、Ｔ５Ａ、Ｔ５Ｂ及び共通端子Ｔ２、Ｔ３、Ｔ６は、それぞれ、基板１上に形成されたランドを含んで構成されていてもよい。個別端子Ｔ１Ａ、Ｔ１Ｂ、Ｔ４Ａ、Ｔ４Ｂ、Ｔ５Ａ及びＴ５Ｂは、増設用信号処理回路１０Ａ、１０Ｂ毎に個別に設けられた端子であり、共通端子Ｔ２、Ｔ３及びＴ６は、増設用信号処理回路１０Ａ、１０Ｂに対して共通に設けられた端子である。

増設用基板２は、基板１に設けられた個別端子Ｔ１Ａ、Ｔ１Ｂ、Ｔ４Ａ、Ｔ４Ｂ、Ｔ５Ａ、Ｔ５Ｂにそれぞれ対応する個別端子Ｔ１Ａｘ、Ｔ１Ｂｘ、Ｔ４Ａｘ、Ｔ４Ｂｘ、Ｔ５Ａｘ、Ｔ５Ｂｘを有する。増設用基板２は、更に、基板１に設けられた共通端子Ｔ２、Ｔ３、Ｔ６にそれぞれ対応する共通端子Ｔ２ｘ、Ｔ３ｘ、Ｔ６ｘを有する。個別端子Ｔ１Ａｘ、Ｔ１Ｂｘ、Ｔ４Ａｘ、Ｔ４Ｂｘ、Ｔ５Ａｘ、Ｔ５Ｂｘ及び共通端子Ｔ２ｘ、Ｔ３ｘ、Ｔ６ｘは、それぞれ、増設用基板２に形成されたランドを含んで構成されていてもよい。基板１及び増設用基板２の対応する端子同士が互いに接続されることで、増設用信号処理回路１０Ａ及び１０Ｂと記録制御ロジック回路３０との間に通信経路が形成される。

基板１には、記録制御ロジック回路３０から出力される駆動信号Ｓ２を信号処理回路１０に導く信号線及びこの信号配線から分岐され、駆動信号Ｓ２を共通端子Ｔ２に導く分岐配線が設けられている。また、基板１には、記録制御ロジック回路３０から出力される設定信号Ｓ３を信号処理回路１０に導く信号線及びこの信号配線から分岐され、設定信号Ｓ３を共通端子Ｔ３に導く分岐配線が設けられている。また、基板１には、記録制御ロジック回路３０から出力される設定信号Ｓ６を信号処理回路１０に導く信号線及びこの信号配線から分岐され、設定信号Ｓ６を共通端子Ｔ６に導く分岐配線が設けられている。

増設用基板２には、共通端子Ｔ２ｘに接続された駆動信号Ｓ２を伝送する信号配線及びこの信号配線から分岐され、駆動信号Ｓ２をそれぞれ増設用信号処理回路１０Ａ及び１０Ｂに導く分岐配線が設けられている。また、増設用基板２には、共通端子Ｔ３ｘに接続された設定信号Ｓ３を伝送する信号配線及びこの信号配線から分岐され、設定信号Ｓ３をそれぞれ増設用信号処理回路１０Ａ及び１０Ｂに導く分岐配線が設けられている。また、増設用基板２には、共通端子Ｔ６ｘに接続された設定信号Ｓ６を伝送する信号配線及びこの信号配線から分岐され、設定信号Ｓ６をそれぞれ増設用信号処理回路１０Ａ及び１０Ｂに導く分岐配線が設けられている。

増設用信号処理回路１０Ａから出力されるセンサ信号Ｓ１は、個別端子Ｔ１Ａｘ及びＴ１Ａを通過して記録制御ロジック回路３０に供給され、増設用信号処理回路１０Ｂから出力されるセンサ信号Ｓ１は、個別端子Ｔ１Ｂｘ及びＴ１Ｂを通過して記録制御ロジック回路３０に供給される。

記録制御ロジック回路３０から出力される選択信号Ｓ４は、個別端子Ｔ４Ａ及びＴ４Ａｘを通過して増設用信号処理回路１０Ａに供給され、または個別端子Ｔ４Ｂ及びＴ４Ｂｘを通過して増設用信号処理回路１０Ｂに供給される。

記録制御ロジック回路３０から出力される選択信号Ｓ５は、個別端子Ｔ５Ａ及びＴ５Ａｘを通過して増設用信号処理回路１０Ａに供給され、または個別端子Ｔ５Ｂ及びＴ５Ｂｘを通過して増設用信号処理回路１０Ｂに供給される。

記録制御ロジック回路３０から出力される駆動信号Ｓ２は、信号処理回路１０に供給されると共に共通端子Ｔ２及びＴ２ｘを通過して増設用信号処理回路１０Ａ及び１０Ｂの各々に供給される。

記録制御ロジック回路３０から出力される設定信号Ｓ３は、信号処理回路１０に供給されると共に共通端子Ｔ３及びＴ３ｘを通過して増設用信号処理回路１０Ａ及び１０Ｂの各々に供給される。

記録制御ロジック回路３０から出力される設定信号Ｓ６は、信号処理回路１０に供給されると共に共通端子Ｔ６及びＴ６ｘを通過して増設用信号処理回路１０Ａ及び１０Ｂの各々に供給される。

基本ユニット１００は、増設用メモリ６０Ａ及び６０Ｂを接続するための増設用端子群として、個別端子Ｔ９Ａ、Ｔ９Ｂ及び共通端子Ｔ７、Ｔ８を備えている。個別端子Ｔ９Ａ、Ｔ９Ｂ及び共通端子Ｔ７、Ｔ８は、それぞれ、基板１上に形成されたランドを含んで構成されていてもよい。個別端子Ｔ９Ａ、Ｔ９Ｂは、増設用メモリ６０Ａ、６０Ｂ毎に個別に設けられた端子であり、共通端子Ｔ７、Ｔ８は、増設用メモリ６０Ａ、６０Ｂに対して共通に設けられた端子である。

増設用基板２は、基板１に設けられた個別端子Ｔ９Ａ、Ｔ９Ｂにそれぞれ対応する個別端子Ｔ９Ａｘ、Ｔ９Ｂｘを有する。増設用基板２は、更に、基板１に設けられた共通端子Ｔ７、Ｔ８にそれぞれ対応する共通端子Ｔ７ｘ、Ｔ８ｘを有する。基板１及び増設用基板２の対応する端子同士が接続されることで、増設用メモリ６０Ａ及び６０Ｂと、記録制御ロジック回路３０との間に通信経路が形成される。

基板１には、記録制御ロジック回路３０とメモリ６０との間で送受信されるデータ信号Ｓ７を伝送する信号線及びこの信号配線から分岐され、共通端子Ｔ７に接続された分岐配線が設けられている。また、基板１には、記録制御ロジック回路３０から出力される設定信号Ｓ８をメモリ６０に導く信号線及びこの信号配線から分岐され、設定信号Ｓ８を共通端子Ｔ８に導く分岐配線が設けられている。

増設用基板２には、共通端子Ｔ７ｘに接続されたデータ信号Ｓ７を伝送する信号配線及びこの信号配線から分岐され、増設用メモリ６０Ａ及び６０Ｂに接続された分岐配線が設けられている。また、増設用基板２には、共通端子Ｔ８ｘに接続された設定信号Ｓ８を伝送する信号配線及びこの信号配線から分岐され、設定信号Ｓ８をそれぞれ増設用メモリ６０Ａ及び６０Ｂに導く分岐配線が設けられている。

記録制御ロジック回路３０から出力される選択信号Ｓ９は、個別端子Ｔ９Ａ及びＴ９Ａｘを通過して増設用メモリ６０Ａに供給され、または個別端子Ｔ９Ｂ及びＴ９Ｂｘを通過して増設用メモリ６０Ｂに供給される。

増設用メモリ６０Ａから出力される状態信号Ｓ１０は、個別端子Ｔ９Ａｘ及びＴ９Ａを通過して記録制御ロジック回路３０に供給され、増設用メモリ６０Ｂから出力される状態信号Ｓ１０は、個別端子Ｔ９Ｂｘ及びＴ９Ｂを通過して記録制御ロジック回路３０に供給される。

記録制御ロジック回路３０から出力される設定信号Ｓ８は、メモリ６０に供給されると共に共通端子Ｔ８及びＴ８ｘを通過して増設用メモリ６０Ａ及び６０Ｂの各々に供給される。

記録制御ロジック回路３０と増設用メモリ６０Ａとの間で送受信されるデータ信号Ｓ７及び記録制御ロジック回路３０と増設用メモリ６０Ｂとの間で送受信されるデータ信号Ｓ７は、それぞれ、共通端子Ｔ７及びＴ７ｘを通過する。

図４Ａ及び図４Ｂは、それぞれ、基本ユニット１００と、１つの増設用信号処理回路１０Ａ及び１つの増設用メモリ６０Ａを搭載した増設用基板２と、を含んで構成される本発明の実施形態に係るデータ収録装置２００の構成の一例を示す斜視図である。なお、図４Ａには、基本ユニット１００と増設用基板２とを分離した状態が示され、図４Ｂには、基本ユニット１００と増設用基板２とを接続した状態が示されている。

基本ユニット１００を構成する基板１の下面には、個別端子Ｔ１Ａ、Ｔ１Ｂ、Ｔ４Ａ、Ｔ４Ｂ、Ｔ５Ａ、Ｔ５Ｂ、Ｔ９Ａ、Ｔ９Ｂ及び共通端子Ｔ２、Ｔ３、Ｔ６、Ｔ７、Ｔ８（図３参照）を含む増設用端子群ＴＧが設けられている。増設用端子群ＴＧは、例えばＢＧＡ（ball grid array）の形態を有するものであってもよい。

増設用基板２の上面には、増設用信号処理回路１０Ａ及び増設用メモリ６０Ａが搭載されている。増設用基板２の上面には、更に、基本ユニット１００に設けられた増設用端子群ＴＧを構成する各端子に対応する、個別端子Ｔ１Ａｘ、Ｔ１Ｂｘ、Ｔ４Ａｘ、Ｔ４Ｂｘ、Ｔ５Ａｘ、Ｔ５Ｂｘ、Ｔ９Ａｘ、Ｔ９Ｂｘ及び共通端子Ｔ２ｘ、Ｔ３ｘ、Ｔ６ｘ、Ｔ７ｘ、Ｔ８ｘ（図３参照）を含む対応端子群ＴＧｘが設けられている。対応端子群ＴＧｘを構成する各端子は、増設用端子群ＴＧの配列に対応してグリッド状に配列されている。増設用端子群ＴＧを構成する各端子と、対応端子群ＴＧｘ構成する各端子は、例えば半田等の導電性接合材を用いて接合される。これにより、増設用基板２に搭載された増設用信号処理回路１０Ａ及び増設用メモリ６０Ａが、基本ユニット１００に搭載されたロジック回路３００と通信可能となる。

図５は、基本ユニット１００と、２つの増設用信号処理回路１０Ａ、１０Ｂ及び２つの増設用メモリ６０Ａ、６０Ｂを搭載した増設用基板２と、を含んで構成される本発明の実施形態に係るデータ収録装置２００の構成の一例を示す斜視図である。図５に示す例では、増設用メモリ６０Ａ及び６０Ｂが、増設用基板２の上面に並置され、増設用信号処理回路１０Ａが、増設用基板２の上面に設けられ、増設用信号処理回路１０Ｂが、増設用基板２の下面に設けられている。

本発明の実施形態に係るデータ収録装置２００によれば、基本ユニット１００が、最小限の構成要素によって構成されているので、システムサイズを最小化することができる。また、基本ユニット１００は、複数の増設用信号処理回路及び複数の増設用メモリを接続するための増設用端子群ＴＧを備えるので、必要最小限の規模でチャネル数の増加及び記憶容量の増加を行うことが可能である。従って、センサの接続数及び記憶容量に対する多様な要求に柔軟に対応することができる。

また、本実施形態に係るデータ収録装置２００によれば、増設される回路は、基本ユニット１００とは別体の増設用基板２に搭載されるので、チャネル数や記憶容量によらず、基本ユニット１００の構成を固定することができる。これにより、基本ユニット１００の量産効果による低コスト化を実現することが可能となる。

また、増設用端子群ＴＧは、複数の増設用信号処理回路１０Ａ、１０Ｂに対して共通に設けられた共通端子Ｔ２、Ｔ３、Ｔ６及び複数の増設用メモリ６０Ａ、６０Ｂに対して共通に設けられた共通端子Ｔ７、Ｔ８を含むので、増設用端子群ＴＧを構成する全ての端子を、増設回路毎に個別に設けられた個別端子で構成する場合と比較して、増設用端子群ＴＧにおける端子数を少なくすることができる。また、増設回路の増加に伴う端子数の増加量を抑制することができる。これにより、基本ユニット１００を構成する基板１及び増設用基板２のそれぞれの面積を小さくすることができ、データ収録装置２００の小型化に寄与することができる。

ここで、図６は、増設用端子群を構成する全ての端子が、増設回路毎に個別に設けられた個別端子で構成された比較例に係るデータ収録装置２００Ｘの構成を示す回路ブロック図である。比較例に係るデータ収録装置２００Ｘによれば、図３に示す本発明の実施形態に係るデータ収録装置２００と比較して、基本ユニット１００を構成する基板１において、共通端子Ｔ２が個別端子Ｔ２Ａ及びＴ２Ｂに個別化され、共通端子Ｔ３が個別端子Ｔ３Ａ及びＴ３Ｂに個別化され、共通端子Ｔ６が個別端子Ｔ６Ａ及びＴ６Ｂに個別化され、共通端子Ｔ７が個別端子Ｔ７Ａ及びＴ７Ｂに個別化され、共通端子Ｔ８が個別端子Ｔ８Ａ及びＴ８Ｂに個別化される。同様に、増設用基板２において、共通端子Ｔ２ｘが個別端子Ｔ２Ａｘ及びＴ２Ｂｘに個別化され、共通端子Ｔ３ｘが個別端子Ｔ３Ａｘ及びＴ３Ｂｘに個別化され、共通端子Ｔ６ｘが個別端子Ｔ６Ａｘ及びＴ６Ｂｘに個別化され、共通端子Ｔ７ｘが個別端子Ｔ７Ａｘ及びＴ７Ｂｘに個別化され、共通端子Ｔ８ｘが個別端子Ｔ８Ａｘ及びＴ８Ｂｘに個別化される。このように、比較例に係るデータ収録装置２００Ｘによれば、本発明の実施形態に係るデータ収録装置２００と比較して、端子数が増加する。また、比較例に係るデータ収録装置２００Ｘによれば、本発明の実施形態に係るデータ収録装置２００と比較して、増設回路の増加に伴う端子数の増加量が多くなる。

［第２の実施形態］
図７は、本発明の第２の実施形態に係るデータ収録装置２００Ａの構成を示す回路ブロック図である。データ収録装置２００Ａは、信号処理回路１０及び増設用信号処理回路１０Ａ、１０Ｂの動作設定を行うための設定信号Ｓ３及び、信号処理回路１０及び増設用信号処理回路１０Ａ、１０Ｂのうち、設定信号Ｓ３による動作設定の対象となる１つを選択するための選択信号Ｓ４が、ＣＰＵ５０から出力される点が、第１の実施形態に係るデータ収録装置２００と異なる。一方、センサ信号Ｓ１、駆動信号Ｓ２、選択信号Ｓ５、設定信号Ｓ６は、信号処理回路１０及び増設用信号処理回路１０Ａ、１０Ｂと記録制御ロジック回路３０との間で送受信され、データ信号Ｓ７、設定信号Ｓ８、選択信号Ｓ９は、メモリ６０及び増設用メモリ６０Ａ、６０Ｂと記録制御ロジック回路３０との間で送受信される。

設定信号Ｓ３及び選択信号Ｓ４は、信号処理回路１０及び増設用信号処理回路１０Ａ、１０Ｂの動作設定を行うための信号であり、設定信号Ｓ３及び選択信号Ｓ４の出力をＣＰＵ５０が担うことで、記録制御ロジック回路３０における処理を、高速動作専用とすることができる。

なお、上記の第１及び第２の実施形態に係るデータ収録装置２００及び２００Ａの構成については、種々の改変を行うことが可能である。例えば、信号処理回路１０、記録制御ロジック回路３０及び通信制御ロジック回路４０が、単一の半導体チップに集積されていてもよい。また、データ収録装置２００及び２００Ａは、通信制御ロジック回路４０による制御の下で外部装置と有線通信を行うための通信モジュールとしてＵＡＲＴ（Universal Asynchronous Receiver Transmitter）を備えていてもよい。

また、増設用信号処理回路及び増設用メモリのいずれか一方を基本ユニット１００に接続可能としてもよい。すなわち、データ収録装置２００及び２００Ａは、信号処理回路及びメモリのいずれか一方を増設可能とする構成を有していてもよい。また、基本ユニット１００に接続可能な増設用信号処理回路及び増設用メモリの最大数を、それぞれ、３つ以上とすることも可能である。

１ 基板
２ 増設用基板
１０ 信号処理回路
１０Ａ、１０Ｂ 増設用信号処理回路
１２ センサ
２１ 計装アンプ
２２ ローパスフィルタ
２３ マルチプレクサ
２４ ＡＤ変換器
３０ 記録制御ロジック回路
４０ 通信制御ロジック回路
４１ ＲＦ通信モジュール
５０ ＣＰＵ
６０ メモリ
６０Ａ、６０Ｂ 増設用メモリ
１００ 基本ユニット
２００、２００Ａ データ収録装置
３００ ロジック回路
Ｔ１Ａ、Ｔ１Ｂ、Ｔ４Ａ、Ｔ４Ｂ、Ｔ５Ａ、Ｔ５Ｂ、Ｔ９Ａ、Ｔ９Ｂ 個別端子
Ｔ２、Ｔ３、Ｔ６、Ｔ７、Ｔ８ 共通端子
ＴＧ 増設用端子群

Claims (12)

1. センサから出力されるセンサ信号を増幅するアンプ及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を含む信号処理回路と、
   前記デジタル値の記録を制御する記録制御ロジック回路と、
   前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリと、
   前記記録制御ロジック回路に指令を与える中央演算処理装置と、
   前記信号処理回路、前記記録制御ロジック回路、前記メモリ及び前記中央演算処理装置を搭載し、且つ前記信号処理回路とそれぞれ等価な複数の増設用信号処理回路を接続するための増設用端子群を有する基板と、
   を含み、
   前記増設用端子群は、前記増設用信号処理回路毎に個別に設けられた複数の個別端子と、前記複数の増設用信号処理回路に共通に設けられた少なくとも１つの共通端子と、を含む
   データ収録装置。
2. 前記個別端子及び前記共通端子に接続された少なくとも１つの増設用信号処理回路を更に含む
   請求項１に記載のデータ収録装置。
3. 前記個別端子は、前記複数の増設用信号処理回路のうちの１つを選択するための選択信号が通過する端子、並びにデジタル値に変換されたセンサ信号が通過する端子を含み、
   前記共通端子は、前記増設用信号処理回路を駆動するための駆動信号が通過する端子、並びに前記増設用信号処理回路の動作設定を行うための設定信号が通過する端子を含む
   請求項１または請求項２に記載のデータ収録装置。
4. センサから出力されるセンサ信号を増幅するアンプ及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を含む信号処理回路と、
   前記デジタル値の記録を制御する記録制御ロジック回路と、
   前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリと、
   前記記録制御ロジック回路に指令を与える中央演算処理装置と、
   前記信号処理回路、前記記録制御ロジック回路、前記メモリ及び前記中央演算処理装置を搭載し、且つ前記メモリとそれぞれ等価な複数の増設用メモリを接続するための増設用端子群を有する基板と、
   を含み、
   前記増設用端子群は、前記増設用メモリ毎に個別に設けられた複数の個別端子と、前記複数の増設用メモリに共通に設けられた少なくとも１つの共通端子と、を含む
   データ収録装置。
5. 前記個別端子及び前記共通端子に接続された少なくとも１つの増設用メモリを更に含む
   請求項４に記載のデータ収録装置。
6. 前記個別端子は、前記複数の増設用メモリのうちの１つを選択するための選択信号が通過する端子、並びに前記増設用メモリの状態を示す状態信号が通過する端子を含み、
   前記共通端子は、前記増設用メモリに記録されるデータまたは前記増設用メモリから読み出されるデータを含むデータ信号が通過する端子、並びに前記増設用メモリの動作設定を行うための設定信号が通過する端子を含む
   請求項４または請求項５に記載のデータ収録装置。
7. センサから出力されるセンサ信号を増幅するアンプ及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を含む信号処理回路と、
   前記デジタル値の記録を制御する記録制御ロジック回路と、
   前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリと、
   前記記録制御ロジック回路に指令を与える中央演算処理装置と、
   前記信号処理回路、前記記録制御ロジック回路、前記メモリ及び前記中央演算処理装置を搭載し、且つ前記信号処理回路とそれぞれ等価な複数の増設用信号処理回路を接続するための第１増設用端子群、及び前記メモリとそれぞれ等価な複数の増設用メモリを接続するための第２増設用端子群を有する基板と、
   を含み、
   前記第１増設用端子群は、前記増設用信号処理回路毎に個別に設けられた複数の第１個別端子と、前記複数の増設用信号処理回路に共通に設けられた少なくとも１つの第１共通端子と、を含み、
   前記第２増設用端子群は、前記増設用メモリ毎に個別に設けられた複数の第２個別端子と、前記複数の増設用メモリに共通に設けられた少なくとも１つの第２共通端子と、を含む
   データ収録装置。
8. 前記第１個別端子及び前記第１共通端子に接続された少なくとも１つの増設用信号処理回路と、
   前記第２個別端子及び前記第２共通端子に接続された少なくとも１つの増設用メモリと、
   を更に含む
   請求項７に記載のデータ収録装置。
9. 前記信号処理回路及び前記増設用信号処理回路のうちの１つを選択するための選択信号、及び前記信号処理回路及び前記増設用信号処理回路の動作設定を行うための設定信号が、前記中央演算処理装置から出力される
   請求項８に記載のデータ収録装置。
10. 前記増設用信号処理回路及び前記増設用メモリを搭載し、且つ前記第１増設用端子群及び前記第２増設用端子群に接続された端子群を有する増設用基板を更に含む
    請求項８または請求項９に記載のデータ収録装置。
11. 前記第１個別端子は、前記複数の増設用信号処理回路のうちの１つを選択するための選択信号が通過する端子、並びにデジタル値に変換されたセンサ信号が通過する端子を含み、
    前記第１共通端子は、前記増設用信号処理回路を駆動するための駆動信号が通過する端子、並びに前記増設用信号処理回路の動作設定を行うための設定信号が通過する端子を含み、
    前記第２個別端子は、前記複数の増設用メモリのうちの１つを選択するための選択信号が通過する端子、並びに前記増設用メモリの状態を示す状態信号が通過する端子を含み、
    前記第２共通端子は、前記増設用メモリに記録されるデータまたは前記増設用メモリから読み出されるデータを含むデータ信号が通過する端子、並びに前記増設用メモリの動作設定を行うための設定信号が通過する端子を含む
    請求項７から請求項１０のいずれか１項に記載のデータ収録装置。
12. 前記基板にそれぞれ搭載された、外部装置との間の通信を制御する通信制御ロジック回路及び前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールを更に含む
    請求項１から請求項１１に記載のデータ収録装置。