JP2019086485A - データ収録装置 - Google Patents

Abstract

【課題】データ収録装置において、アナログ信号配線とデジタル信号配線とが近接することに伴うアナログ信号へのノイズの重畳を抑制する。【解決手段】データ収録装置は、センサ信号が入力されるＡＦＥが形成された第１の半導体チップと、ロジック回路が形成された第２の半導体チップと、メモリが形成された第３の半導体チップと、中央演算処理装置と、これらの構成部品を搭載した配線基板と、を含む。第１の半導体チップが、配線基板の下面または下面に隣接する内層に搭載され、センサ信号の入力端子が、配線基板の下面または側面に設けられている。【選択図】図２

Description

本発明は、データ収録装置に関する。

センサから出力されるアナログ信号であるセンサ信号をデジタル値に変換してメモリに記録するデータ収録装置が知られている。例えば、特許文献１には、外部から供給されるトリガ信号を検出した場合に、信号入力手段により入力された信号を記憶手段に記録するデータ収録装置が記載されている。

また、アナログ回路ブロック、アナログ・デジタル変換器、メモリ、ＣＰＵ、通信インターフェース等を１チップ化し、且つ内部回路が変更可能に構成された集積回路が知られている（例えば、非特許文献１、非特許文献２）。

特開２００５−２７４２２３号公報

Smart Analog MCU (RL78/G1E)、［online］、［平成２７年９月２日検索］、インターネット<URL: http://japan.renesas.com/products/smart_analog/smart_analog_mcu/index.jsp> PSoC 5LP: CY8C58LP Family Datasheet、［online］、平成２７年７月１５日、［平成２７年９月２日検索］、インターネット<URL: http://japan.cypress.com/file/45906/download>

データ収録装置は、センサ信号等のアナログ信号を扱うＡＦＥ（Analog Front End）、デジタル信号を扱うロジック回路、ＣＰＵ（Central Processing Unit）及びメモリを含み得る。これらの構成要素を積層することで、データ収録装置の小型化を実現することができる。しかしながら、これらの構成要素の積層順序を無作為に定めると、アナログ信号をＡＦＥに取り込むためのアナログ信号配線が長くなり、また、アナログ信号配線とデジタル信号配線とが交差状態または並行状態となる。これにより、アナログ信号にノイズが重畳しやすくなる。これを回避するために、アナログ信号配線を、デジタル信号配線から離間して配置するとデータ収録装置の面積が増大する。

本発明は、上記の点に鑑みてなされたものであり、データ収録装置において、アナログ信号配線とデジタル信号配線とが近接することに伴うアナログ信号へのノイズの重畳を抑制することを目的とする。

本発明に係るデータ収録装置は、センサから出力されるセンサ信号を増幅するアンプ、及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を集積した第１の集積回路が形成された第１の半導体チップと、前記デジタル値の記録を制御する記録制御ロジック回路、及び外部装置との間の通信を制御する通信制御ロジック回路を集積した第２の集積回路が形成された第２の半導体チップと、前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリが形成された第３の半導体チップと、前記記録制御ロジック回路に指令を与える中央演算処理装置と、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記中央演算処理装置を搭載した第１の基板と、を含み、前記第１の半導体チップが、前記第１の基板の第１の面または前記第１の面に隣接する前記第１の基板の内層に搭載され、前記センサ信号の入力端子が、前記第１の面または前記第１の基板の側面に設けられている。

本発明に係る他のデータ収録装置は、センサから出力されるセンサ信号を増幅するアンプ、及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を集積した第１の集積回路が形成された第１の半導体チップと、前記デジタル値の記録を制御する記録制御ロジック回路、及び外部装置との間の通信を制御する通信制御ロジック回路を集積した第２の集積回路が形成された第２の半導体チップと、前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリが形成された第３の半導体チップと、前記記録制御ロジック回路に指令を与える中央演算処理装置と、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記中央演算処理装置を搭載した第１の基板と、前記第１の基板の第１の面に接合された第２の基板と、を含み、前記第１の半導体チップが、前記第１の面または前記第１の面に隣接する前記第１の基板の内層に搭載され、前記センサ信号の入力端子が、前記第２の基板に設けられている。

前記第１の半導体チップは、前記センサ信号が入力されるポートを有していてもよく、前記第１の基板は、前記ポートに接続されたランドを含むランドパターンを前記第１の面に有していてもよい。前記第２の基板は、前記入力端子に接続されたランドを含む、前記ランドパターンに対応した対応ランドパターンを前記第１の基板との接合面に有していてもよい。

本発明に係るデータ収録装置は、前記第２の基板に設けられ、前記センサ信号に前処理を施す前処理回路を構成する第１の回路素子を更に含んでいてもよい。

本発明に係るデータ収録装置は、前記第１の基板に設けられ、前記第１の集積回路、前記第２の集積回路、及び前記中央演算処理装置の少なくとも１つに付随する第２の回路素子を更に含んでいてもよい。

前記第２の基板が、前記第１の面を部分的に露出させるように前記第１の面に接合されていてもよく、前記第２の回路素子が、前記第１の面の露出部分に搭載されていてもよい。また、前記第１の半導体チップが、前記第１の面の露出部分に搭載されていてもよい。

本発明に係るデータ収録装置は、前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールを更に含んでいてもよい。

本発明に係るデータ収録装置は、前記通信モジュールを搭載し、前記第１の基板の前記第１の面または前記第１の面とは反対側の第２の面に接合された第３の基板を更に含んでいてもよい。前記第１の回路素子及び前記通信モジュールが、前記第２の基板の、前記第１の基板との接合面とは反対側の面に設けられていてもよい。

本発明に係るデータ収録装置は、前記第１の基板の内層に搭載され、前記中央演算処理装置が形成された第４の半導体チップを更に含んでいてもよい。

本発明によれば、データ収録装置において、アナログ信号配線とデジタル信号配線とが近接することに伴うアナログ信号へのノイズの重畳を抑制することが可能となる。

本発明の第１の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。 本発明の第１の実施形態に係るデータ収録装置の構成を示す斜視図である。 本発明の実施形態に係るＡＦＥ、メモリ、ＣＰＵ及びロジック回路の積層構成のバリエーションを示す図である。 本発明の実施形態に係るＡＦＥ、メモリ、ＣＰＵ及びロジック回路の積層構成のバリエーションを示す図である。 本発明の実施形態に係るＡＦＥ、メモリ、ＣＰＵ及びロジック回路の積層構成のバリエーションを示す図である。 本発明の実施形態に係るＡＦＥ、メモリ、ＣＰＵ及びロジック回路の積層構成のバリエーションを示す図である。 本発明の実施形態に係るＡＦＥ、メモリ、ＣＰＵ及びロジック回路の積層構成のバリエーションを示す図である。 本発明の実施形態に係るＡＦＥ、メモリ、ＣＰＵ及びロジック回路の積層構成のバリエーションを示す図である。 比較例に係る積層構成を示す図である。 比較例に係る積層構成を示す図である。 比較例に係る積層構成を示す図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 、本発明の第２の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。 本発明の第２の実施形態に係る前処理回路の構成の一例を示す回路図である。 本発明の第２の実施形態に係る前処理回路の構成の他の例を示す回路図である。 本発明の第２の実施形態に係る回路素子の一例を示す図である。 本発明の第２の実施形態に係る回路素子の一例を示す図である。 本発明の第２の実施形態に係るデータ収録装置の構成を示す斜視図である。 本発明の第２の実施形態に係る２つの配線基板を分離して示した斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。 変形例に係るデータ収録装置の構成を示す斜視図である。

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係るデータ収録装置１００の回路構成の一例を示す回路ブロック図である。図２は、データ収録装置１００の構成を示す斜視図である。なお、図１において、データ収録装置１００に接続される複数のセンサ１２がデータ収録装置１００とともに示されている。

データ収録装置１００は、配線基板１に搭載されたＡＦＥ（Analog Front End）１０、ロジック回路３００、ＲＦ（Radio Frequency）通信モジュール４１、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）４２、ＣＰＵ（Central Processing Unit）５０及びメモリ６０を含んで構成されている。

データ収録装置１００は、センサ１２から出力されるセンサ信号をデジタル値に変換してメモリ６０に記録し、外部装置（例えば、データ収録装置１００に通信可能に接続されたパーソナルコンピュータ）からの要求に応じてメモリ６０に記録したセンサ信号値を外部装置に送信する機能を主な機能として有する。データ収録装置１００に接続されるセンサ１２として、圧力センサ、加速度センサ、変位センサ、電圧センサ、温度センサ、歪みセンサ等のあらゆるセンサを想定することができる。

ＡＦＥ１０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３、アナログ・デジタル変換器（以下、ＡＤ変換器と称する）２４を単一の半導体チップに集積した集積回路である。ＡＦＥ１０は、一例として、１６個のセンサ信号の入力チャンネルを有し、１６個のセンサ１２を接続することが可能である。複数のセンサ１２の各々から出力されたセンサ信号は、配線基板１に設けられた入力端子９０及びＡＦＥ１０を構成する半導体チップに設けられたセンサ信号入力用のポート９１を介してＡＦＥ１０に供給される。

計装アンプ２１、ローパスフィルタ２２は、それぞれ、１６個のセンサ１２の各々に対応して設けられている。計装アンプ２１の各々は、対応するセンサ１２から出力されるセンサ信号を増幅する。ローパスフィルタ２２は、計装アンプ２１によって増幅された対応するセンサ信号から高周波成分（ノイズ）を除去する。なお、センサ信号から高周波成分が問題とならない場合には、ローパスフィルタ２２を省略してもよい。

マルチプレクサ２３及びＡＤ変換器２４は、４つの入力チャンネル毎に１つずつ設けられている。マルチプレクサ２３の各々は、対応する４つのローパスフィルタ２２から出力されるセンサ信号を順次選択し、選択したセンサ信号をＡＤ変換器２４に供給する。

ＡＤ変換器２４は、マルチプレクサ２３から順次供給されるアナログ信号であるセンサ信号をデジタル値に変換する。ＡＤ変換器２４によってデジタル値に変換されたセンサ信号値は、後述する記録制御ロジック回路３０に供給される。なお、ＡＤ変換器２４を複数の入力チャンネルで共有するのではなく、入力チャンネル毎にＡＤ変換器２４を設け、ローパスフィルタ２２からそれぞれ出力されるセンサ信号を、対応するＡＤ変換器２４で直接受ける構成としてもよい。この場合、マルチプレクサ２３は不要となる。

ロジック回路３００は、記録制御ロジック回路３０及び通信制御ロジック回路４０を、ＡＥＦ１０とは別体の単一の半導体チップに集積した集積回路である。ロジック回路３００は、ＣＰＬＤ（Complex Programmable Logic Device）またはＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスであり、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成が外部からの指定によりプログラム可能である。従って、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成をプログラミングによって事後的に変更することが可能である。

記録制御ロジック回路３０は、ＣＰＵ５０から供給される指令に基づいて各種の動作を行う。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を行うべき指令が発せられた場合には、マルチプレクサ２３及びＡＤ変換器２４に制御信号を供給することによってこれらを稼働させ、ＡＤ変換器２４から順次供給されるセンサ信号値をメモリ６０に記録する処理を行う。一方、記録制御ロジック回路３０は、ＣＰＵ５０からデータ読み出しを行うべき指令が発せられた場合には、メモリ６０に記録されたセンサ信号値を読み出し、通信制御ロジック回路４０及びＲＦ通信モジュール４１またはＵＡＲＴ４２を介して読み出したセンサ信号値を外部装置に送信する。また、記録制御ロジック回路３０は、ＣＰＵ５０から外部装置に向けてデータ送信を行うべき指令が発せられた場合には、ＡＤ変換器２４から順次供給されるセンサ信号値、あるいは、センサ信号値に付加情報を加えたデータを、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する。記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４から供給されるデジタル値の、メモリ６０に対する記録制御と、外部装置に対する送信制御を並行して行うことが可能である。また、記録制御ロジック回路３０は、メモリ６０に対するデータの記録と、外部装置に対するデータの送信について、優先度を設定することが可能である。例えば、メモリ６０に対するデータの記録について設定された優先度が、外部装置に対するデータの送信について設定された優先度よりも低い場合、ＡＤ変換器２４から供給されるデジタル値を間引いてメモリ６０に記録してもよい。

通信制御ロジック回路４０は、外部装置との間の通信を制御する回路ブロックである。通信制御ロジック回路４０は、例えば、記録制御ロジック回路３０から供給される、メモリ６０から読み出されたセンサ信号値、あるいは、ＡＤ変換器２４から直接供給されるセンサ信号値若しくはこれに付加情報を加えたデータを、所定の通信プロトコルに従ってＲＦ通信モジュール４１またはＵＡＲＴ４２を介して外部装置に送信する。通信制御ロジック回路４０は、ＣＰＵ５０からの指令に基づいて、ＲＦ通信モジュール４１及びＵＡＲＴ４２のいずれか一方または双方を介してセンサ信号値またはこれに付加情報を加えたデータを外部装置に送信する。また、通信制御ロジック回路４０は、外部装置からＲＦ通信モジュール４１またはＵＡＲＴ４２を介して供給される指令及び情報をＣＰＵ５０に供給する。

メモリ６０は、センサ１２から出力され、デジタル値に変換されたセンサ信号値を記録するための記録媒体である。メモリ６０は、データの書き込み、消去及び書き換えが可能な不揮発性の記録媒体である。メモリ６０は、例えば、ＮＡＮＤ型フラッシュメモリであってもよい。メモリ６０は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体の半導体チップとして構成され、ロジック回路３００のデータ入出力用のポート９３を介して記録制御ロジック回路３０に接続されている。

ＲＦ通信モジュール４１は、通信制御ロジック回路４０による制御の下で外部装置と無線通信を行うための通信モジュールである。ＲＦ通信モジュール４１は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＲＦ通信モジュール４１は、ロジック回路３００の通信用のポート９５を介して通信制御ロジック回路４０と接続されている。

ＵＡＲＴ４２は、通信制御ロジック回路４０による制御の下で外部装置と有線通信を行うための通信モジュールである。ＵＡＲＴ４２は、シリアル転送方式のデータとパラレル転送方式のデータを相互に変換する機能を有する。ＵＡＲＴ４２は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＵＡＲＴ４２は、ロジック回路３００の通信用のポート９６を介して通信制御ロジック回路４０と接続されている。なお、本実施形態では、外部装置との通信を行うための通信モジュールとして、ＲＦ通信モジュール４１及びＵＡＲＴ４２の双方を備える構成を例示しているが、ＲＦ通信モジュール４１及びＵＡＲＴ４２の一方のみを備える構成としてもよい。また、ＲＦ通信モジュール４１及びＵＡＲＴ４２に相当する機能が、データ収録装置１００と連携する外部機器において提供される場合には、これらをデータ収録装置１００から削減することができる。

ＣＰＵ５０は、データ収録装置１００の動作を統括的に制御する中央演算処理装置である。ＣＰＵ５０は、記録制御ロジック回路３０に対して指令を送ることにより、データ収録及びデータ読み出しを制御する。また、ＣＰＵ５０は、通信制御ロジック回路４０に指令を送ることにより、外部装置との間の通信を制御する。ＣＰＵ５０は、ＡＦＥ１０を構成する半導体チップ、ロジック回路３００を構成する半導体チップ及びメモリ６０を構成する半導体チップとは別体の半導体チップとして構成されている。ＣＰＵ５０は、ロジック回路３００の通信用のポート９７を介して通信制御ロジック回路４０と接続され、ロジック回路３００の通信用のポート９８を介して記録制御ロジック回路３０と接続されている。

データ収録装置１００は、通信用のポート９２に接続される外部機器（例えば、他のデータ収録装置）との間で、保持しているデータを一致させる同期処理を行うことが可能である。

また、データ収録装置１００は、トリガ信号Ｓｔを外部から供給することによってデータ収録の開始及び停止のタイミングを外部から制御することが可能である。ロジック回路３００は、外部装置から供給されるトリガ信号Ｓｔの入力を受け付けるトリガ信号入力用のポート９４を有する。ポート９４を介してロジック回路３００に入力されたトリガ信号Ｓｔは、記録制御ロジック回路３０によって受信される。記録制御ロジック回路３０は、受信したトリガ信号Ｓｔに応じてセンサ信号値の収録を開始または停止させる。

トリガ信号Ｓｔには、付加情報を含めることができ、この付加情報をセンサ信号値とともにメモリ６０に記録することができる。付加情報としては、例えば、時刻情報、センサ１２によってセンシングされる対象物（以下、センシング対象物という）の温度、湿度、気圧などの環境情報、センシング対象物の状態に関する情報などが挙げられる。例えば、センシング対象物が所定の移動経路上を移動する移動体である場合、移動経路上におけるセンシング対象物の位置を示す位置情報を、付加情報としてトリガ信号に含めることが可能である。付加情報は、トリガ信号と統合されたデジタル信号であってもよく、例えば、光信号または無線信号の形態でデータ収録装置１００に供給され得る。

記録制御ロジック回路３０は、付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合に、ＡＤ変換器２４から順次供給されるセンサ信号値の各々に、対応する付加情報を付加してメモリ６０に記録する。このように、メモリ６０に記録するセンサ信号値の各々に付加情報を含めることで、センサ１２から逐次出力されるセンサ信号の取得時点における付加的な情報をセンサ信号値とともに収録することが可能となる。なお、所定期間内にＡＤ変換器２４から供給される複数のセンサ信号値に共通の１つの付加情報を付加したものを１つのデータセットとしてメモリ６０に記録してもよい。この態様によれば、センサ信号値の各々に付加情報を含める場合と比較して、メモリ６０に記録するデータ量を削減することができる。また、記録制御ロジック回路３０は、ＡＤ変換器２４から順次供給されるセンサ信号値を、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する場合、トリガ信号Ｓｔに付加された付加情報を、センサ信号値に加えて外部装置に送信することも可能である。

また、記録制御ロジック回路３０は、ＡＤ変換器２４から供給されるセンサ信号値のメモリ６０への記録の継続、中断及び終了を示すステータス情報を、当該センサ信号値とともにメモリ６０に記録する。センサ信号値のメモリ６０への記録の継続、中断及び終了に関する指令は、ＣＰＵ５０から記録制御ロジック回路３０に供給される。

記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を継続すべき指令が発せられている間、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「継続中」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録する。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を中断すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「中断」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を中断させる。すなわち、データ収録を中断する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「中断」を示すステータス情報が付加される。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を終了すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「終了」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を終了させる。すなわち、データ収録を終了する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「終了」を示すステータス情報が付加される。

このようにメモリ６０に記録するセンサ信号値の各々にステータス情報を含めることで、データの収録経緯をセンサ信号値とともに収録することが可能となる。記録制御ロジック回路３０は、上記の付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合、１つまたは複数のセンサ信号値、付加情報、及びステータス情報を含むデータセットをメモリ６０に記録する。この場合、ＣＰＵ５０は、トリガ信号Ｓｔを出力する外部装置と連携することで、データ収録の継続、中断及び終了を判断する。

また、記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４の各々から逐次供給される複数のセンサ信号値のメモリ６０への記録順序を制御する。すなわち、記録制御ロジック回路３０は、ＡＤ変換器２４の各々から供給される順序とは異なる順序で、複数のセンサ信号値をメモリ６０に記録することが可能である。

データ収録装置１００の構成部品のうち、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０は、それぞれ、別々の半導体チップで構成され、モールド樹脂で覆われていないチップ状態で配線基板１に搭載されている。ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０は、それぞれ、機械的ストレス及び熱的ストレスからこれらを保護するための樹脂等からなる保護膜で覆われていてもよい。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を構成する各半導体チップとは別体のパッケージ部品として構成されている。なお、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、モールド樹脂で覆われていないチップ状態であってもよい。

図２に示すように、ロジック回路３００、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、それぞれ、配線基板１の上面Ｓ１に搭載されている。ＡＦＥ１０、メモリ６０及びＣＰＵ５０は、それぞれ、配線基板１の内層に設けられている。配線基板１は、多層構造を有しており、ＡＦＥ１０、メモリ６０及びＣＰＵ５０は、配線基板１の内部において積層された状態で搭載されている。ＡＦＥ１０は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。メモリ６０は、ＡＦＥ１０が搭載された層の１つ上の層に搭載されている。ＣＰＵ５０は、メモリ６０が搭載された層の１つ上の層に搭載されている。配線基板１に搭載された各構成部品は、配線基板１の上面Ｓ１及び下面Ｓ２に設けられた配線、配線基板１の内層に設けられた配線及びビア（いずれも図示せず）を介して、他の構成部品と電気的に接続されている。配線基板１の下面Ｓ２には、センサ１２から出力されるセンサ信号が入力される入力端子９０が設けられている。入力端子９０は、配線基板１の下面Ｓ２に設けられた配線（図示せず）及び配線基板１の内部に設けられたビア（図示せず）を介してＡＦＥ１０のポート９１に接続されている。

以上のように、データ収録装置１００において、ＡＦＥ１０、メモリ６０、ＣＰＵ５０及びロジック回路３００は、これらの構成部品が積層された状態で配線基板１に搭載されている。これらの構成部品のうち、ＡＦＥ１０が配線基板１が備える複数の内層のうち、再下層に搭載され、センサ信号の入力端子９０が、ＡＦＥ１０が搭載された再下層に隣接する配線基板１の下面Ｓ２に設けられている。アナログ信号であるセンサ信号が通過するアナログ信号配線は、入力端子９０とＡＦＥ１０のポート９１との間に設けられる。

このように、複数の構成部品を積層して構成されるデータ収録装置１００において、ＡＦＥ１０を、構成部品の積層方向の端部に配置するとともに、センサ信号が入力される入力端子９０を、ＡＦＥ１０の直近の基板面に設けることで、アナログ信号配線が、デジタル信号配線と近接することを回避できる。また、アナログ信号配線とデジタル信号配線とが交差状態または並行状態となることを回避できる。従って、アナログ信号であるセンサ信号へのノイズの重畳を抑制することができる。

図３Ａ〜図３Ｆは、本発明の実施形態に係るＡＦＥ１０、メモリ６０、ＣＰＵ５０及びロジック回路３００の積層構成のバリエーションを示す図である。図３Ａ〜図３Ｆにおいて、各構成部品に接続される信号配線のうち、アナログ信号が通過するアナログ信号配線が実線で示され、デジタル信号が通過するデジタル信号配線が点線で示されている。なお、図３Ａは、図２に示すデータ収録装置１００の構成に対応している。

図４Ａ〜図４Ｃは、比較例に係る積層構成を示す図である。図４Ａ〜図４Ｃに示すように、ＡＦＥ１０を、配線基板１の中間層に配置し、他の構成部品の間に配置した場合には、入力端子９０からＡＦＥ１０に至るアナログ信号配線の長さを最短とすることができず、また、配線基板１の層間を貫くデジタル信号配線と、アナログ信号配線とが互いに近接し、交差状態または並行状態となる。これにより、アナログ信号であるセンサ信号にノイズが重畳しやすくなる。また、センサ信号へのノイズの重畳を抑制するために、アナログ信号配線を、デジタル信号配線から離間して配置した場合には、データ収録装置のサイズが大きくなる。また、センサ信号へのノイズの重畳を抑制するために、ＡＦＥ１０と他の構成部品との間にシールド層２００を設ける場合、ＡＦＥ１０の上層側及び下層側の双方にシールド層２００を設ける必要があり、配線基板１の厚さが厚くなる。

一方、図３Ａ〜図３Ｆに示す本発明の実施形態に係る積層構成によれば、ＡＦＥ１０が、構成部品の積層方向の端部に配置されるとともに、入力端子９０がＡＦＥ１０の直近の基板面に設けられるので、入力端子９０からＡＦＥ１０に至るアナログ信号配線の長さを最短とすることができ、また、配線基板１の層間を貫くデジタル信号配線と、アナログ信号配線とが互いに近接することや、交差状態または並行状態となることを回避できる。これにより、センサ信号へのノイズの重畳を抑制することができる。また、ＡＦＥ１０と他の構成部品との間にシールド層２００を設ける場合、ＡＦＥ１０の片側にのみシールド層２００を設ければ足りるので、比較例に係る積層構成を採用する場合と比較して、配線基板１の厚さを薄くすることができる。

図５は、変形例に係るデータ収録装置１００Ａの構成を示す斜視図である。データ収録装置１００Ａは、センサ信号が入力される入力端子９０が、配線基板１の側面Ｓ１０に設けられている点が、データ収録装置１００（図２参照）と異なる。

図６は、変形例に係るデータ収録装置１００Ｂの構成を示す斜視図である。データ収録装置１００Ｂは、配線基板１の下面Ｓ２に接合された配線基板２を備えている。配線基板２の上面Ｓ３には、ＲＦ通信モジュール４１、ＵＡＲＴ４２及びセンサ信号が入力される入力端子９０が設けられている。配線基板１の下面Ｓ２には、センサ信号入力用のポート９１に接続されたランド（図示せず）を含むランドパターンが設けられており、配線基板２の上面Ｓ３には、配線基板１のランドパターンに対応する対応ランドパターン、及び対応ランドパターンに含まれるランドと入力端子９０とを接続する配線（図示せず）が設けられている。

図７は、変形例に係るデータ収録装置１００Ｃの構成を示す斜視図である。データ収録装置１００Ｃは、配線基板１に接続基板９を介して接続された配線基板８を備えている。配線基板８の上面Ｓ１１には、ＲＦ通信モジュール４１及びＵＡＲＴ４２が搭載されている。接続基板９は、例えば、プラスチックフィルムで構成された可撓性を有するフレキシブル基板であってもよい。

図８は、変形例に係るデータ収録装置１００Ｄの構成を示す斜視図である。データ収録装置１００Ｄは、配線基板１の内層に２つのメモリ６０Ａ及び６０Ｂを備える点、及び各構成部品の積層構成が、データ収録装置１００（図２参照）と異なる。すなわち、データ収録装置１００Ｄにおいて、ＡＦＥ１０は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。ＣＰＵ５０は、ＡＦＥ１０が搭載された層の１つ上の層に搭載されている。メモリ６０Ａは、ＣＰＵ５０が搭載された層の１つ上の層に搭載されている。メモリ６０Ｂは、メモリ６０Ａが搭載された層の１つ上の層に搭載されている。ロジック回路３００、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の上面Ｓ１に搭載されている。センサ信号の入力端子９０は、配線基板１の下面Ｓ２に設けられている。

図９は、変形例に係るデータ収録装置１００Ｅの構成を示す斜視図である。データ収録装置１００Ｅは、配線基板１の内層に２つのメモリ６０Ａ及び６０Ｂを備える点、及び各構成部品の積層構成が、データ収録装置１００（図２参照）と異なる。すなわち、データ収録装置１００Ｅにおいて、ＡＦＥ１０は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。ＣＰＵ５０は、ＡＦＥ１０が搭載された層の１つ上の層に搭載されている。ロジック回路３００は、ＣＰＵ５０が搭載された層の１つ上の層に搭載されている。メモリ６０Ａは、ロジック回路３００が搭載された層の１つ上の層に搭載されている。メモリ６０Ｂは、メモリ６０Ａが搭載された層の１つ上の層に搭載されている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の上面Ｓ１に搭載されている。センサ信号の入力端子９０は、配線基板１の下面Ｓ２に設けられている。

図１０は、変形例に係るデータ収録装置１００Ｆの構成を示す斜視図である。データ収録装置１００Ｆは、各構成部品の積層構成が、データ収録装置１００（図２参照）と異なる。すなわち、データ収録装置１００Ｆにおいて、ＡＦＥ１０は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。ロジック回路３００は、ＡＦＥ１０が搭載された層の１つ上の層に搭載されている。ＣＰＵ５０は、ロジック回路３００が搭載された層の１つ上の層に搭載されている。メモリ６０は、ＣＰＵ５０が搭載された層の１つ上の層に搭載されている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の上面Ｓ１に搭載されている。センサ信号の入力端子９０は、配線基板１の下面Ｓ２に設けられている。

図１１は、変形例に係るデータ収録装置１００Ｇの構成を示す斜視図である。データ収録装置１００Ｇは、配線基板１の内層に、２つのＡＦＥ１０Ａ、１０Ｂ及び２つのメモリ６０Ａ及び６０Ｂを備える点、及び各構成部品の積層構成が、データ収録装置１００（図２参照）と異なる。すなわち、データ収録装置１００Ｇにおいて、ＡＦＥ１０Ａ及び１０Ｂは、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層において並置された状態で搭載されている。ロジック回路３００及びＣＰＵ５０は、ＡＦＥ１０Ａ及び１０Ｂが搭載された層の１つ上の層に並置された状態で搭載されている。メモリ６０Ａ及び６０Ｂは、ロジック回路３００及びＣＰＵ５０が搭載された層の１つ上の層に並置された状態で搭載されている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の上面Ｓ１に搭載されている。センサ信号の入力端子９０Ａ及び９０Ｂは、配線基板１の下面Ｓ２に設けられている。ＡＦＥ１０Ａに対応する入力端子９０Ａは、ＡＦＥ１０Ａの近傍に配置され、ＡＦＥ１０Ｂに対応する入力端子９０Ｂは、ＡＦＥ１０Ｂの近傍に配置されている。

図１２は、変形例に係るデータ収録装置１００Ｈの構成を示す斜視図である。データ収録装置１００Ｈは、各構成部品の積層構成が、データ収録装置１００（図２参照）と異なる。すなわち、データ収録装置１００Ｈにおいて、ＡＦＥ１０は、配線基板１の下面Ｓ２に搭載されている。ロジック回路３００は、配線基板１の内層のうち、下面Ｓ２に隣接する最下層に搭載されている。ＣＰＵ５０は、ロジック回路３００が搭載された層の１つ上の層に搭載されている。メモリ６０は、ＣＰＵ５０が搭載された層の１つ上の層に搭載されている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の上面Ｓ１に搭載されている。センサ信号の入力端子９０は、配線基板１の下面Ｓ２に設けられている。

図１３は、変形例に係るデータ収録装置１００Iの構成を示す斜視図である。データ収録装置１００Ｉは、各構成部品の積層構成が、データ収録装置１００（図２参照）と異なる。すなわち、データ収録装置１００Ｉにおいて、ＡＦＥ１０は、配線基板１の下面Ｓ２に搭載されている。メモリ６０は、配線基板１の内層のうち、下面Ｓ２に隣接する最下層に搭載されている。ＣＰＵ５０は、メモリ６０が搭載された層の１つ上の層に搭載されている。ロジック回路３００、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の上面Ｓ１に搭載されている。センサ信号の入力端子９０は、配線基板１の下面Ｓ２に設けられている。

図１４は、変形例に係るデータ収録装置１００Ｊの構成を示す斜視図である。データ収録装置１００Ｊは、ロジック回路３００及びＣＰＵ５０が単一の半導体チップで構成されており、この半導体チップが配線基板１の上面Ｓ１に搭載されている点が、データ収録装置１００（図２参照）と異なる。

図１５は、変形例に係るデータ収録装置１００Ｋの構成を示す斜視図である。データ収録装置１００Ｋは、各構成部品の積層構成が、データ収録装置１００（図２参照）と異なる。すなわち、データ収録装置１００Ｋにおいて、ＡＦＥ１０及びロジック回路３００は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。メモリ６０及びＣＰＵ５０は、ＡＦＥ１０及びロジック回路３００が搭載された層の１つ上の層に搭載されている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の上面Ｓ１に搭載されている。センサ信号の入力端子９０は、配線基板１の下面Ｓ２のＡＦＥ１０の近傍に設けられている。

図１６は、変形例に係るデータ収録装置１００Ｌの構成を示す斜視図である。データ収録装置１００Ｌは、２つのメモリ６０Ａ及び６０Ｂを備える点、及び各構成部品の積層構成が、データ収録装置１００（図２参照）と異なる。すなわち、データ収録装置１００において、ＡＦＥ１０及びＣＰＵ５０は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。メモリ６０Ａ及び６０Ｂは、ＡＦＥ１０及びＣＰＵ５０が搭載された層の１つ上の層に搭載されている。ロジック回路３００、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の上面Ｓ１に搭載されている。センサ信号の入力端子９０は、配線基板１の下面Ｓ２のＡＦＥ１０の近傍に設けられている。

上記の変形例に係るデータ収録装置１００Ａ〜１００Ｌによれば、データ収録装置１００（図２参照）と同様、ＡＦＥ１０（ＡＦＥ１０Ａ、１０Ｂ）が構成部品の積層方向の端部に配置され、センサ信号が入力される入力端子９０（９０Ａ、９０Ｂ）がＡＦＥ１０（ＡＦＥ１０Ａ、１０Ｂ）の直近の基板面に設けられているので、入力端子９０（９０Ａ、９０Ｂ）からＡＦＥ１０（ＡＦＥ１０Ａ、１０Ｂ）に至るアナログ信号配線の長さを最短とすることができ、また、配線基板１の層間を貫くデジタル信号配線と、アナログ信号配線とが互いに近接することや、交差状態または並行状態となることを回避できる。これにより、センサ信号へのノイズの重畳を抑制することができる。なお、各構成部品の配置は、図示したものに限定されず、適宜改変することが可能である。

［第２の実施形態］
図１７は、本発明の第２の実施形態に係るデータ収録装置１０１の回路構成の一例を示す回路ブロック図である。なお、図１７において、データ収録装置１０１に接続される複数のセンサ１２がデータ収録装置１０１とともに示されている。データ収録装置１０１は、前処理回路１１０及び回路素子１２０を更に含む点が第１の実施形態に係るデータ収録装置１００（図１参照）と異なる。

前処理回路１１０は、センサ１２から出力されるセンサ信号に所定の前処理を施す回路であり、複数のセンサ１２の各々に対応して設けられている。前処理回路１１０によって前処理が施されたセンサ信号は、センサ信号入力用のポート９１を介してＡＦＥ１０に入力される。

図１８は、前処理回路１１０の構成の一例を示す回路図である。図１８には、センサ１２としての歪みゲージ１２ａの出力信号に前処理を施す前処理回路１１０が示されている。前処理回路１１０は、歪みゲージ１２ａに接続された、複数の抵抗素子及びキャパシタ等の回路素子１１１を含んで構成されている。

図１９は、前処理回路１１０の構成の他の例を示す回路図である。図１９には、センサ１２としての熱電対１２ｂの出力信号に前処理を施す前処理回路１１０が示されている。前処理回路１１０は、熱電対１２ｂに接続された、複数の抵抗素子及びキャパシタ等の回路素子１１１を含んで構成されている。

一方、回路素子１２０は、ＡＦＥ１０、ＣＰＵ５０及びロジック回路３００の各々に付随する電子部品であり、ＡＦＥ１０、ＣＰＵ５０及びロジック回路３００を構成する半導体チップの外付け部品として配線基板１に搭載されている。

図２０及び図２１は、それぞれ、回路素子１２０の一例を示す図である。なお、図２０及び図２１には、一例として、ロジック回路３００に付随する回路素子１２０が示されている。回路素子１２０は、ＡＦＥ１０、ＣＰＵ５０及びロジック回路３００を構成する電源回路、基準電圧回、クロック生成回路などに接続されるキャパシタ及び水晶発振子であってもよい。

図２２は、本実施形態に係るデータ収録装置１０１の構成を示す斜視図である。本実施形態において、ロジック回路３００は、配線基板１の上面Ｓ１に搭載されている。ＡＦＥ１０、メモリ６０及びＣＰＵ５０は、それぞれ、配線基板１の内層に設けられている。配線基板１は、多層構造を有しており、ＡＦＥ１０、メモリ６０及びＣＰＵ５０は、配線基板１の内部において積層された状態で搭載されている。ＡＦＥ１０は、配線基板１が備える複数の内層のうち、配線基板１の下面Ｓ２に隣接する最下層に搭載されている。ＣＰＵ５０は、ＡＦＥ１０が搭載された層の１つ上の層に搭載されている。メモリ６０は、ＣＰＵ５０が搭載された層の１つ上の層に搭載されている。ＡＦＥ１０、ＣＰＵ５０及びロジック回路３００の各々に付随する複数の回路素子１２０及びロジック回路３００は、配線基板１の上面Ｓ１に搭載されている。

データ収録装置１０１は、配線基板１の下面Ｓ２に接合された配線基板２を備えている。配線基板２の上面Ｓ３には、ＲＦ通信モジュール４１、ＵＡＲＴ４２、センサ信号が入力される入力端子９０及び前処理回路１１０を構成する複数の回路素子１１１が設けられている。

図２３は、配線基板１と配線基板２とを分離して示した斜視図である。図２３に示すように、配線基板１の下面Ｓ２には、ＡＦＥ１０のセンサ信号入力用のポート９１に接続されたランドを含むランドパターン１３０が設けられている。配線基板２の上面Ｓ３には、ランドパターン１３０に対応する対応ランドパターン１４０、対応ランドパターン１４０と回路素子１１１とを接続する配線（図示せず）、及び回路素子１１１と入力端子９０とを接続する配線（図示せず）が設けられている。

本実施形態に係るデータ収録装置１０１によれば、第１の実施形態に係るデータ収録装置１００と同様、ＡＦＥ１０が構成部品の積層方向の端部に配置され、センサ信号が入力される入力端子９０がＡＦＥ１０の直近の基板面に設けられているので、入力端子９０からＡＦＥ１０に至るアナログ信号配線の長さを最短とすることができ、また、配線基板１の層間を貫くデジタル信号配線と、アナログ信号配線とが互いに近接することや、交差状態または並行状態となることを回避できる。これにより、センサ信号へのノイズの重畳を抑制することができる。

また、データ収録装置１０１によれば、前処理回路１１０を構成する複数の回路素子１１１が、配線基板１とは別の配線基板２に搭載されている。前処理回路１１０は、センサ１２の種類に応じて構成を変える必要があるところ、前処理回路１１０を、配線基板１とは別の配線基板２に搭載することで、配線基板１については、構成を固定化することができる。すなわち、回路素子１１１を、配線基板１とは別の配線基板２に搭載することで、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を搭載した配線基板１を、あらゆるセンサに適用可能な汎用モジュールとして構成することができる。これにより、配線基板１の量産が可能となり、製造コストを抑えることができる。

一方、前処理回路１１０においては、センサに適合した最小限の要素で構成でき、少量多品種生産においてカスタマイズ部分が最小となるため、製造コストを抑えることができる。このように、量産効果が見込める汎用モジュールとしての配線基板１と、センサに適合した最小要素のカスタマイズモジュールとしての配線基板２との組み合わせにより、製造コストの最小化が達成できる。

また、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を搭載した配線基板１は、量産により常時用意され、配線基板２については、最小限の要素で構成されるため、設計及び製造を短期間で行うことが可能である。

ここで、複数種のセンサに対応するべく、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を搭載した配線基板１に、複数種の前処理回路１１０を搭載しておき、これらのうちのいずれか１種の前処理回路１１０を選択的に使用する対応も考えられる。しかしながら、この場合、冗長構成を備えるシステムとなるため、システムサイズが大きくなり、コストが増大する。

また、前処理回路１１０の搭載スペースを規定して配線基板１に前処理回路１１０を搭載すると、システムサイズの最小化を達成することが困難となる。前処理回路１１０を配線基板１に搭載するために必要とされる実装面積が、各半導体チップ及びこれらに付随する回路素子１２０だけを実装する場合の配線基板１の、回路素子の実装可能面積よりも大きい場合には、前処理回路１１０を実装するためのスペースを確保するために、配線基板１の面積を拡大する必要が生ずる。前処理回路１１０を、配線基板１の表面のみならず内層に設ける対応も考えられるが、前処理回路１１０を構成する回路素子１１１の高さは様々であり、配線基板１の内層に回路素子１１１を設けると、配線基板１の厚さが厚くなり、データ収録装置の小型化を達成することが困難となる。一方、本発明の実施形態に係るデータ収録装置１０１によれば、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を搭載した配線基板１及び前処理回路１１０を搭載した配線基板２の各々を最小のサイズで構成することができるので、システム全体のサイズを最小化することができる。

図２４は、変形例に係るデータ収録装置１０１Ａの構成を示す斜視図である。データ収録装置１０１Ａは、前処理回路１１０を構成する複数の回路素子１１１、通信モジュール４１及びＵＡＲＴ４２が、配線基板２の下面Ｓ４に設けられている点がデータ収録装置１０１（図２２参照）と異なる。複数の回路素子１１１、通信モジュール４１及びＵＡＲＴ４２を配線基板２の下面Ｓ４に設けることで、データ収録装置１０１（図２２参照）と比較して、配線基板２の面積を小さくすることができる。

図２５は、変形例に係るデータ収録装置１０１Ｂの構成を示す斜視図である。データ収録装置１０１Ｂは、センサ信号の入力端子９０、前処理回路１１０を構成する複数の回路素子１１１、通信モジュール４１及びＵＡＲＴ４２が、配線基板２の下面Ｓ４に設けられている点がデータ収録装置１０１（図２２参照）と異なる。入力端子９０、複数の回路素子１１１、通信モジュール４１及びＵＡＲＴ４２を配線基板２の下面Ｓ４に設けることで、データ収録装置１０１Ａ（図２４参照）と比較して、配線基板２の面積を更に小さくすることができる。

図２６は、変形例に係るデータ収録装置１０１Ｃの構成を示す斜視図である。データ収録装置１０１Ｃにおいて、配線基板２は、配線基板１の下面Ｓ２を部分的に露出させるように、配線基板１の下面Ｓ２に接合されている。ＡＦＥ１０、ＣＰＵ５０及びロジック回路３００に付随する回路素子１２０の一部は、配線基板１の上面Ｓ１に搭載され、回路素子１２０の他の一部は、配線基板１の下面Ｓ２の露出部分に搭載されている。センサ信号の入力端子９０は、配線基板２の上面Ｓ３に設けられ、前処理回路１１０を構成する複数の回路素子１１１、通信モジュール４１及びＵＡＲＴ４２は、配線基板２の下面Ｓ４に搭載されている。データ収録装置１０１Ｃによれば、配線基板１の上面Ｓ１に、全ての回路素子１２０を搭載するのに十分なスペースを確保できない場合に、配線基板１の面積を増大させることなく、回路素子１２０の配線基板１への搭載が可能となる。

図２７は、変形例に係るデータ収録装置１０１Ｄの構成を示す斜視図である。データ収録装置１０１Ｄにおいて、配線基板２の上面Ｓ３には、通信モジュール４１、ＵＡＲＴ４２、これらに付随する複数の回路素子１２１、及びセンサ信号の入力端子９０が設けられ、配線基板２の下面Ｓ４には、前処理回路１１０を構成する複数の回路素子１１１が設けられている。データ収録装置１０１Ｄによれば、配線基板２の上面Ｓ３に、回路素子１１１を搭載するのに十分なスペースを確保できない場合に、配線基板２の面積を増大させることなく、回路素子１１１の配線基板２への搭載が可能となる。

図２８は、変形例に係るデータ収録装置１０１Ｅの構成を示す斜視図である。データ収録装置１０１Ｅは、配線基板１の下面Ｓ２に接合された配線基板２と、配線基板２に接続基板４を介して接続された配線基板３を備えている。配線基板２の上面Ｓ３には、センサ信号が入力される入力端子９０が設けられ、配線基板２の下面Ｓ４には、前処理回路１１０を構成する複数の回路素子１１１が設けられている。配線基板３の上面Ｓ５には、通信モジュール４１、ＵＡＲＴ４２及びこれらに付随する回路素子１２１が設けられている。接続基板４は、例えば、プラスチックフィルムで構成された可撓性を有するフレキシブル基板であってもよい。データ収録装置１０１Ｅによれば、接続基板４をフレキシブル基板で構成することで、配線基板３を配線基板２の下方に折りたたむことができるので、データ収録装置１０１Ｅの投影面積を小さくすることができる。

図２９は、変形例に係るデータ収録装置１０１Ｆの構成を示す斜視図である。データ収録装置１０１Ｆは、配線基板１の下面Ｓ２を部分的に露出するように配線基板１の下面Ｓ２に接合された配線基板２及び配線基板３を備えている。配線基板１の下面Ｓ２の露出部分には、ＡＦＥ１０が搭載されている。配線基板２の上面Ｓ３には、センサ信号が入力される入力端子９０及び前処理回路１１０を構成する複数の回路素子１１１が設けられている。配線基板３の上面Ｓ５には、通信モジュール４１、ＵＡＲＴ４２及びこれらに付随する回路素子１２１が設けられている。

図３０は、変形例に係るデータ収録装置１０１Ｇの構成を示す斜視図である。データ収録装置１０１Ｇは、配線基板３が、配線基板１の上面Ｓ１に接合されている点が、上記のデータ収録装置１０１Ｆと異なる。

上記した変形例に係るデータ収録装置１０１Ａ〜１０１Ｇによれば、第１の実施形態に係るデータ収録装置１００と同様、ＡＦＥ１０が構成部品の積層方向の端部に配置され、センサ信号が入力される入力端子９０がＡＦＥ１０の直近の基板面に設けられているので、入力端子９０からＡＦＥ１０に至るアナログ信号配線の長さを最短とすることができ、また、配線基板１の層間を貫くデジタル信号配線と、アナログ信号配線とが互いに近接することや、交差状態または並行状態となることを回避できる。これにより、センサ信号へのノイズの重畳を抑制することができる。

また、変形例に係るデータ収録装置１０１Ａ〜１０１Ｇによれば、データ収録装置１０１（図２２参照）と同様、配線基板１は、あらゆるセンサに適用可能な汎用モジュールとして構成することができ、量産効果により、製造コストを抑えることができる。前処理回路１１０においては、センサに適合した最小限の要素で構成でき、少量多品種生産においてカスタマイズ部分が最小となるため、製造コストを抑えることができる。また、変形例に係るデータ収録装置１０１Ａ〜１０１Ｇによれば、データ収録装置１０１と同様、設計及び製造を短期間で行うことが可能であり、システム全体のサイズを最小化することができる。

１、２、３、８ 配線基板
４、９ 接続基板
１０、１０Ａ、１０Ｂ ＡＦＥ
１２ センサ
２１ 計装アンプ
２２ ローパスフィルタ
２３ マルチプレクサ
２４ ＡＤ変換器
３０ 記録制御ロジック回路
４０ 通信制御ロジック回路
４１ ＲＦ通信モジュール
４２ ＵＡＲＴ
５０ ＣＰＵ
６０、６０Ａ、６０Ｂ メモリ
９０、９０Ａ、９０Ｂ 入力端子
１００、１００Ａ〜１００Ｌ、１０１、１０１Ａ〜１０１Ｇ データ収録装置
１１０ 前処理回路
１１１、１２０ １２１ 回路素子
１３０ ランドパターン
１４０ 対応ランドパターン
３００ ロジック回路

Claims (11)

1. センサから出力されるセンサ信号を増幅するアンプ、及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を集積した第１の集積回路が形成された第１の半導体チップと、
   前記デジタル値の記録を制御する記録制御ロジック回路、及び外部装置との間の通信を制御する通信制御ロジック回路を集積した第２の集積回路が形成された第２の半導体チップと、
   前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリが形成された第３の半導体チップと、
   前記記録制御ロジック回路に指令を与える中央演算処理装置と、
   前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記中央演算処理装置を搭載した第１の基板と、
   を含み、
   前記第１の半導体チップが、前記第１の基板の第１の面または前記第１の面に隣接する前記第１の基板の内層に搭載され、
   前記センサ信号の入力端子が、前記第１の面または前記第１の基板の側面に設けられている
   データ収録装置。
2. センサから出力されるセンサ信号を増幅するアンプ、及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を集積した第１の集積回路が形成された第１の半導体チップと、
   前記デジタル値の記録を制御する記録制御ロジック回路、及び外部装置との間の通信を制御する通信制御ロジック回路を集積した第２の集積回路が形成された第２の半導体チップと、
   前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリが形成された第３の半導体チップと、
   前記記録制御ロジック回路に指令を与える中央演算処理装置と、
   前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記中央演算処理装置を搭載した第１の基板と、
   前記第１の基板の第１の面に接合された第２の基板と、
   を含み、
   前記第１の半導体チップが、前記第１の面または前記第１の面に隣接する前記第１の基板の内層に搭載され、
   前記センサ信号の入力端子が、前記第２の基板に設けられている
   データ収録装置。
3. 前記第１の半導体チップは、前記センサ信号が入力されるポートを有し、
   前記第１の基板は、前記ポートに接続されたランドを含むランドパターンを前記第１の面に有し、
   前記第２の基板は、前記入力端子に接続されたランドを含む、前記ランドパターンに対応した対応ランドパターンを前記第１の基板との接合面に有する
   請求項２に記載のデータ収録装置。
4. 前記第２の基板に設けられ、前記センサ信号に前処理を施す前処理回路を構成する第１の回路素子を更に含む
   請求項２または請求項３に記載のデータ収録装置。
5. 前記第１の基板に設けられ、前記第１の集積回路、前記第２の集積回路、及び前記中央演算処理装置の少なくとも１つに付随する第２の回路素子を更に含む
   請求項４に記載のデータ収録装置。
6. 前記第２の基板が、前記第１の面を部分的に露出させるように前記第１の面に接合され、前記第２の回路素子が、前記第１の面の露出部分に搭載されている
   請求項５に記載のデータ収録装置。
7. 前記第２の基板が、前記第１の面を部分的に露出させるように前記第１の基板に接合され、前記第１の半導体チップが、前記第１の面の露出部分に搭載されている
   請求項２から請求項６のいずれか１項に記載のデータ収録装置。
8. 前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールを更に含む
   請求項１から請求項７に記載のデータ収録装置。
9. 前記通信モジュールを搭載し、前記第１の基板の前記第１の面または前記第１の面とは反対側の第２の面に接合された第３の基板を更に含む
   請求項８に記載のデータ収録装置。
10. 前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールを更に含み、
    前記第１の回路素子及び前記通信モジュールが、前記第２の基板の、前記第１の基板との接合面とは反対側の面に設けられている
    請求項４に記載のデータ収録装置。
11. 前記第１の基板の内層に搭載され、前記中央演算処理装置が形成された第４の半導体チップを更に含む
    請求項１から請求項１０のいずれか１項に記載のデータ収録装置。