JP6615140B2 - データ収録装置 - Google Patents

Description

本発明は、データ収録装置に関する。

センサから出力されるアナログ信号であるセンサ信号をデジタル値に変換してメモリに記録するデータ収録装置が知られている。例えば、特許文献１には、外部から供給されるトリガ信号を検出した場合に、信号入力手段により入力された信号を記憶手段に記録するデータ収録装置が記載されている。

また、アナログ回路ブロック、アナログ・デジタル変換器、メモリ、ＣＰＵ、通信インターフェース等を１チップ化し、且つ内部回路が変更可能に構成された集積回路が知られている（例えば、非特許文献１、非特許文献２）。

特開２００５−２７４２２３号公報

Smart Analog MCU (RL78/G1E)、［online］、［平成２７年９月２日検索］、インターネット<URL: http://japan.renesas.com/products/smart_analog/smart_analog_mcu/index.jsp> PSoC 5LP: CY8C58LP Family Datasheet、［online］、平成２７年７月１５日、［平成２７年９月２日検索］、インターネット<URL: http://japan.cypress.com/file/45906/download>

非特許文献１及び２に開示されているような集積回路のように、複数の回路ブロックを１チップ化することで、装置の小型化を図ることが可能となる。しかしながら、１チップ内に多くの機能要素が含まれているため、個々の要素の数や容量は小さく、故に個々の機能要素は一般的な処理機能を保持するにとどまり、データ収録装置としてのデータ収録の多様な機能を構成することや多チャンネル化が困難である。また、あらゆる機能を１チップに収容した場合には、データ収録容量の拡大、すなわちメモリ容量の拡大やメモリ素子の増設に柔軟に対応することが困難である。さらに、通信の高速化や省電力化等の通信仕様を変更したい場合に柔軟に対応することが困難である。また、非特許文献２に記載のような回路構成が可変な集積回路においては、集積回路の内部の細部素子にもプログラム可能なスイッチ素子等による冗長性が付与され、その結果、回路面積及び消費電力が増大する。

一方、装置の小型化を図るべく、例えば、ロジック部をアナログ回路と同一の半導体チップに形成した場合には、データ記録制御のロジック構成及び外部装置との間での通信制御のロジック構成が固定となり、多様なニーズに対応することが困難となる場合がある。

本発明は上記の点に鑑みてなされたものであり、装置の小型化と多様なデータ収録ニーズに合わせた装置構成の融通性、拡張性との両立を図ることができるデータ収録装置を提供することを目的とする。

本発明に係るデータ収録装置は、センサから出力されるセンサ信号を増幅するアンプ、及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を集積した集積回路が形成された第１の半導体チップと、前記第１の半導体チップとは別体として構成され、前記デジタル値の記録を制御する記録制御ロジック回路、及び外部装置との間の通信を制御する通信制御ロジック回路を集積した集積回路が形成された第２の半導体チップと、前記第１の半導体チップ及び前記第２の半導体チップとは別体として構成され、且つ前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリが形成された第３の半導体チップと、前記記録制御ロジック回路に指令を与える中央演算処理装置と、を含み、前記記録制御ロジック回路及び前記通信制御ロジック回路のうち、少なくとも前記記録制御ロジック回路のロジック構成がプログラム可能である。

前記通信制御ロジック回路のロジック構成がプログラム可能であることが好ましい。

前記中央演算処理装置は、前記第１の半導体チップ、前記第２の半導体チップ及び前記第３の半導体チップとは別体として構成された第４の半導体チップに形成されていてもよい。この場合、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップの少なくとも１つが基板の一方の面に搭載され、残りの半導体チップが存在する場合には、残りの半導体チップが前記基板の他方の面に搭載されていてもよい。若しくは、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップの少なくとも１つが基板の内層に設けられ、残りの半導体チップが存在する場合には、残りの半導体チップが前記基板の表面に搭載されていてもよい。

また、前記第１の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップが基板の表面及び内層に積層されて設けられていてもよく、この場合、前記第４の半導体チップが、前記第１の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられていてもよい。または、前記第４の半導体チップが前記第３の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられていてもよい。

また、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップが基板の表面及び内層に積層されて設けられていてもよく、この場合、前記第２の半導体チップ及び前記第４の半導体チップが、前記第１の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられていてもよい。または、前記第２の半導体チップ及び前記第４の半導体チップが前記第３の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられていてもよい。

また、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップが、互いに重なり部を有して積層するように、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップの少なくとも１つが基板の内層に設けられ、残りの半導体チップが存在する場合には、残りの半導体チップが前記基板の表面に搭載されていてもよい。この場合、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップの積層方向と交差する平面方向において、アナログ信号が伝送される領域、デジタル信号が伝送される領域及び電源電力が伝送される領域が区画されていてもよい。

また、前記中央演算処理装置は、前記第２の半導体チップに形成されていてもよい。この場合、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップの少なくとも１つが基板の内層に設けられ、残りの半導体チップが存在する場合には、残りの半導体チップが前記基板の表面に搭載されていてもよい。
また、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップが基板の表面及び内層に積層されて設けられ、前記第２の半導体チップが、前記第１の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられていてもよい。または、前記第２の半導体チップが、前記第３の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられている

本発明に係るデータ収録装置は、前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールを更に含み得る。この場合、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ、前記中央演算処理装置及び前記通信モジュールが単一の基板に搭載されていてもよい。また、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記中央演算処理装置が第１の基板に搭載され、前記通信モジュールが前記第１の基板とは異なる第２の基板に搭載されていてもよい。

また、前記記録制御ロジック回路は、前記中央演算処理装置からの指令に基づいて、前記アナログ・デジタル変換器から供給される前記デジタル値を、前記メモリを介することなく前記通信制御ロジック回路を介して前記外部装置に送信してもよい。また、前記記録制御ロジック回路は、前記中央演算処理装置からの指令に基づいて、前記アナログ・デジタル変換器から供給される前記デジタル値の、前記メモリに対する記録制御と、前記外部装置に対する送信制御とを並行して行うとともに、前記送信制御を前記記録制御に対して優先して行ってもよい。

本発明によれば、装置の小型化と多様なデータ収録ニーズに合わせた装置構成の融通性、拡張性との両立を図ることが可能となる。

本発明の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。 本発明の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。 本発明の実施形態に係る計装アンプ、ローパスフィルタ、マルチプレクサ及びＡＤ変換器の電源構成を示す回路ブロック図である。 本発明の実施形態に係る計装アンプ、ローパスフィルタ、マルチプレクサ及びＡＤ変換器の特性、機能または動作に関する設定変更を実現するための構成を示す回路ブロック図である。 本発明の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。 本発明の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。 本発明の実施形態に係るデータ収録装置の配線基板内における電気配線の領域区分の一例を示す平面図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。 本発明の他の実施形態に係るデータ収録装置の回路構成の一例を示す回路ブロック図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示すブロック図である。 本発明の他の実施形態に係るデータ収録装置の概略の構成を示す斜視図である。

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。

［第１の実施形態］
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与している。

図１は、本発明の第１の実施形態に係るデータ収録装置１００の概略の構成を示す斜視図である。データ収録装置１００は、配線基板１上に搭載されたＡＦＥ（Analog Front End）１０、ロジック回路３００、ＲＦ（Radio Frequency）通信モジュール４１、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）４２、ＣＰＵ（Central Processing Unit）５０及びメモリ６０を含んで構成されている。

上記の各構成部品のうち、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０は、それぞれ、別々の半導体チップで構成され、モールド樹脂で覆われていないチップ状態で配線基板１に搭載されている。ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０は、それぞれ、機械的ストレス及び熱的ストレスからこれらを保護するための樹脂等からなる保護膜で覆われていてもよい。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を構成する各半導体チップとは別体のパッケージ部品として構成され、配線基板１に搭載されている。なお、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、モールド樹脂で覆われていないチップ状態であってもよい。また、本実施形態では、ＡＦＥ１０、ロジック回路３００、ＲＦ通信モジュール４１、ＵＡＲＴ４２及びＣＰＵ５０は、配線基板１の第１の基板面Ｓ１ａに搭載され、ＡＦＥ１０、ロジック回路３００、ＲＦ通信モジュール４１、ＵＡＲＴ４２及びＣＰＵ５０よりも面積の大きいメモリ６０は、配線基板１の第１の基板面Ｓ１ａとは反対側の第２の基板面Ｓ１ｂに搭載されている。

ＡＦＥ１０、ロジック回路３００、ＲＦ通信モジュール４１、ＵＡＲＴ４２、ＣＰＵ５０及びメモリ６０は、それぞれ、配線基板１との接合面に形成されたバンプを介して配線基板１に接続されている。配線基板１は、単層または多層の配線層を有し、配線基板１に搭載された各構成部品は、配線基板１に形成された配線を介して互いに電気的に接続されている。なお、配線基板１に搭載された各構成部品間の接続をワイヤによって行ってもよい。あるいは、それぞれのチップ端子部に配線基板１の配線が直接接続されてもよい。

図２は、データ収録装置１００の回路構成の一例を示す回路ブロック図である。なお、図２において、データ収録装置１００に接続される複数のセンサ１２がデータ収録装置１００とともに示されている。

データ収録装置１００は、センサ１２から出力されるセンサ信号をデジタル値に変換してメモリ６０に記録し、外部装置（例えば、データ収録装置１００に通信可能に接続されたパーソナルコンピュータ）からの要求に応じてメモリ６０に記録したセンサ信号値を外部装置に送信する機能を主な機能として有する。データ収録装置１００に接続されるセンサ１２として、圧力センサ、加速度センサ、変位センサ、電圧センサ等のあらゆるセンサを使用することが可能である。

ＡＦＥ１０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３、アナログ・デジタル変換器（以下、ＡＤ変換器と称する）２４を単一の半導体チップに集積した集積回路である。ＡＦＥ１０には、一例として、１６個のセンサ信号の入力チャンネルを有し、１６個のセンサ１２を接続することが可能である。複数のセンサ１２の各々から出力されたセンサ信号は、センサ信号入力用のポート９１を介してＡＦＥ１０に入力される。

計装アンプ２１、ローパスフィルタ２２は、それぞれ、１６個のセンサ１２の各々に対応して設けられている。計装アンプ２１の各々は、対応するセンサ１２から出力されるセンサ信号を増幅する。ローパスフィルタ２２は、計装アンプ２１によって増幅された対応するセンサ信号から高周波成分（ノイズ）を除去する。なお、センサ信号から高周波成分が問題とならない場合には、ローパスフィルタ２２を省略してもよい。

マルチプレクサ２３及びＡＤ変換器２４は、４つの入力チャンネル毎に１つずつ設けられている。マルチプレクサ２３の各々は、対応する４つのローパスフィルタ２２から出力されるセンサ信号を順次選択し、選択したセンサ信号をＡＤ変換器２４に供給する。

ＡＤ変換器２４は、マルチプレクサ２３から順次供給されるアナログ信号であるセンサ信号をデジタル値に変換する。ＡＤ変換器２４によってデジタル値に変換されたセンサ信号値は、後述する記録制御ロジック回路３０に供給される。なお、ＡＤ変換器２４を複数の入力チャンネルで共有するのではなく、入力チャンネル毎にＡＤ変換器２４を設け、ローパスフィルタ２２からそれぞれ出力されるセンサ信号を、対応するＡＤ変換器２４で直接受ける構成としてもよい。この場合、マルチプレクサ２３は不要となる。

ロジック回路３００は、記録制御ロジック回路３０及び通信制御ロジック回路４０を、ＡＥＦ１０とは別体の単一の半導体チップに集積した集積回路である。ロジック回路３００は、ＣＰＬＤ（Complex Programmable Logic Device）及びＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルロジックデバイスであり、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成が外部からの指定によりプログラム可能である。従って、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成をプログラミングによって事後的に変更することが可能である。

記録制御ロジック回路３０は、ＣＰＵ５０から供給される指令に基づいて各種の動作を行う。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を行うべき指令が発せられた場合には、マルチプレクサ２３及びＡＤ変換器２４に制御信号を供給することによってこれらを稼働させ、ＡＤ変換器２４から順次供給されるセンサ信号値をメモリ６０に記録する処理を行う。一方、記録制御ロジック回路３０は、ＣＰＵ５０からデータ読み出しを行うべき指令が発せられた場合には、メモリ６０に記録されたセンサ信号値を読み出し、通信制御ロジック回路４０及びＲＦ通信モジュール４１またはＵＡＲＴ４２を介して読み出したセンサ信号値を外部装置に送信する。また、記録制御ロジック回路３０は、ＣＰＵ５０から外部装置に向けてデータ送信を行うべき指令が発せられた場合には、ＡＤ変換器２４から順次供給されるセンサ信号値、あるいは、センサ信号値に付加情報を加えたデータを、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する。記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４から供給されるデジタル値の、メモリ６０に対する記録制御と、外部装置に対する送信制御を並行して行うことが可能である。また、記録制御ロジック回路３０は、メモリ６０に対するデータの記録と、外部装置に対するデータの送信について、優先度を設定することが可能である。例えば、メモリ６０に対するデータの記録について設定された優先度が、外部装置に対するデータの送信について設定された優先度よりも低い場合、ＡＤ変換器２４から供給されるデジタル値を間引いてメモリ６０に記録してもよい。

通信制御ロジック回路４０は、外部装置との間の通信を制御する回路ブロックである。通信制御ロジック回路４０は、例えば、記録制御ロジック回路３０から供給される、メモリ６０から読み出されたセンサ信号値、あるいは、ＡＤ変換器２４から直接供給されるセンサ信号値若しくはこれに付加情報を加えたデータを、所定の通信プロトコルに従ってＲＦ通信モジュール４１またはＵＡＲＴ４２を介して外部装置に送信する。通信制御ロジック回路４０は、ＣＰＵ５０からの指令に基づいて、ＲＦ通信モジュール４１及びＵＡＲＴ４２のいずれか一方または双方を介してセンサ信号値またはこれに付加情報を加えたデータを外部装置に送信する。また、通信制御ロジック回路４０は、外部装置からＲＦ通信モジュール４１またはＵＡＲＴ４２を介して供給される指令及び情報をＣＰＵ５０に供給する。

メモリ６０は、センサ１２から出力され、デジタル値に変換されたセンサ信号値を記録するための記録媒体である。メモリ６０は、データの書き込み、消去及び書き換えが可能な不揮発性の記録媒体である。メモリ６０は、例えば、ＮＡＮＤ型フラッシュメモリであってもよい。メモリ６０は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体の半導体チップとして構成され、ロジック回路３００のデータ入出力用のポート９３を介して記録制御ロジック回路３０に接続されている。

ＲＦ通信モジュール４１は、通信制御ロジック回路４０による制御の下で外部装置と無線通信を行うための通信モジュールである。ＲＦ通信モジュール４１は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＲＦ通信モジュール４１は、ロジック回路３００の通信用のポート９５を介して通信制御ロジック回路４０と接続されている。

ＵＡＲＴ４２は、通信制御ロジック回路４０による制御の下で外部装置と有線通信を行うための通信モジュールである。ＵＡＲＴ４２は、シリアル転送方式のデータとパラレル転送方式のデータを相互に変換する機能を有する。ＵＡＲＴ４２は、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体のパッケージ部品として構成され得る。ＵＡＲＴ４２は、ロジック回路３００の通信用のポート９６を介して通信制御ロジック回路４０と接続されている。なお、本実施形態では、外部装置との通信を行うための通信モジュールとして、ＲＦ通信モジュール４１及びＵＡＲＴ４２の双方を備える構成を例示しているが、ＲＦ通信モジュール４１及びＵＡＲＴ４２の一方のみを備える構成としてもよい。また、ＲＦ通信モジュール４１及びＵＡＲＴ４２に相当する機能が、データ収録装置１００と連携する外部機器において提供される場合には、これらをデータ収録装置１００から削減することができる。

ＣＰＵ５０は、データ収録装置１００の動作を統括的に制御する中央演算処理装置である。ＣＰＵ５０は、記録制御ロジック回路３０に対して指令を送ることにより、データ収録及びデータ読み出しを制御する。また、ＣＰＵ５０は、通信制御ロジック回路４０に指令を送ることにより、外部装置との間の通信を制御する。ＣＰＵ５０は、ＡＦＥ１０を構成する半導体チップ、ロジック回路３００を構成する半導体チップ及びメモリ６０を構成する半導体チップとは別体の半導体チップとして構成されている。ＣＰＵ５０は、ロジック回路３００の通信用のポート９７を介して通信制御ロジック回路４０と接続され、ロジック回路３００の通信用のポート９８を介して記録制御ロジック回路３０と接続されている。

以下に、データ収録装置１００が備える各種の機能について説明する。データ収録装置１００は、通信用のポート９２を介して接続される外部機器（例えば、他のデータ収録装置）との間で、保持しているデータを一致させる同期処理を行うことが可能である。

また、データ収録装置１００は、トリガ信号Ｓｔを外部から供給することによってデータ収録の開始及び停止のタイミングを外部から制御することが可能である。ロジック回路３００は、外部装置から供給されるトリガ信号Ｓｔの入力を受け付けるトリガ信号入力用のポート９４を有する。ポート９４を介してロジック回路３００に入力されたトリガ信号Ｓｔは、記録制御ロジック回路３０によって受信される。記録制御ロジック回路３０は、受信したトリガ信号Ｓｔに応じてセンサ信号値の収録を開始または停止させる。

トリガ信号Ｓｔには、付加情報を含めることができ、この付加情報をセンサ信号値とともにメモリ６０に記録することができる。付加情報としては、例えば、時刻情報、センサ１２によってセンシングされる対象物（以下、センシング対象物という）の温度、湿度、気圧などの環境情報、センシング対象物の状態に関する情報などが挙げられる。例えば、センシング対象物が所定の移動経路上を移動する移動体である場合、移動経路上におけるセンシング対象物の位置を示す位置情報を、付加情報としてトリガ信号に含めることが可能である。付加情報は、トリガ信号と統合されたデジタル信号であってもよく、例えば、光信号または無線信号の形態でデータ収録装置１００に供給され得る。

記録制御ロジック回路３０は、付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合に、ＡＤ変換器２４から順次供給されるセンサ信号値の各々に、対応する付加情報を付加してメモリ６０に記録する。このように、メモリ６０に記録するセンサ信号値の各々に付加情報を含めることで、センサ１２から逐次出力されるセンサ信号の取得時点における付加的な情報をセンサ信号値とともに収録することが可能となる。なお、所定期間内にＡＤ変換器２４から供給される複数のセンサ信号値に共通の１つの付加情報を付加したものを１つのデータセットとしてメモリ６０に記録してもよい。この態様によれば、センサ信号値の各々に付加情報を含める場合と比較して、メモリ６０に記録するデータ量を削減することができる。また、記録制御ロジック回路３０は、ＡＤ変換器２４から順次供給されるセンサ信号値を、メモリ６０を介することなく通信制御ロジック回路４０を介して外部装置に送信する場合、トリガ信号Ｓｔに付加された付加情報を、センサ信号値に加えて外部装置に送信することも可能である。

また、記録制御ロジック回路３０は、ＡＤ変換器２４から供給されるセンサ信号値のメモリ６０への記録の継続、中断及び終了を示すステータス情報を、当該センサ信号値とともにメモリ６０に記録する。センサ信号値のメモリ６０への記録の継続、中断及び終了に関する指令は、ＣＰＵ５０から記録制御ロジック回路３０に供給される。

記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を継続すべき指令が発せられている間、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「継続中」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録する。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を中断すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「中断」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を中断させる。すなわち、データ収録を中断する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「中断」を示すステータス情報が付加される。記録制御ロジック回路３０は、ＣＰＵ５０からデータ収録を終了すべき指令が発せられた場合、ＡＤ変換器２４から供給されるセンサ信号値に、データ収録の「終了」を示すステータス情報を付加して、当該センサ信号値をメモリ６０に記録した後、データ収録を終了させる。すなわち、データ収録を終了する直前にメモリ６０に記録するセンサ信号値に対してデータ収録の「終了」を示すステータス情報が付加される。

このようにメモリ６０に記録するセンサ信号値の各々にステータス情報を含めることで、データの収録経緯をセンサ信号値とともに収録することが可能となる。記録制御ロジック回路３０は、上記の付加情報を含むトリガ信号Ｓｔに応じてセンサ信号値をメモリ６０に記録する場合、１つまたは複数のセンサ信号値、付加情報、及びステータス情報を含むデータセットをメモリ６０に記録する。この場合、ＣＰＵ５０は、トリガ信号Ｓｔを出力する外部装置と連携することで、データ収録の継続、中断及び終了を判断する。

また、記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、ＡＤ変換器２４の各々から逐次供給される複数のセンサ信号値のメモリ６０への記録順序を制御する。すなわち、記録制御ロジック回路３０は、ＡＤ変換器２４の各々から供給される順序とは異なる順序で、複数のセンサ信号値をメモリ６０に記録することが可能である。

図３は、ＡＦＥ１０に内蔵される計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４の電源構成を示す回路ブロック図である。ＡＦＥ１０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４にそれぞれ電力を供給する電源回路２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐを有する。記録制御ロジック回路３０は、電源回路２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐにそれぞれ対応する電源制御用のレジスタ３１ａ、３１ｂ、３１ｃ及び３１ｄを有する。電源回路２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐは、自身に対応するレジスタ３１ａ、３１ｂ、３１ｃ及び３１ｄに書き込まれた設定値に応じてオンオフする。レジスタ３１ａ、３１ｂ、３１ｃ及び３１ｄへの設定値の書き込みは、ＣＰＵ５０からの指令に基づいて記録制御ロジック回路３０自身が行う。なお、レジスタ３１ａ、３１ｂ、３１ｃ及び３１ｄへの設定値の書き込みをＣＰＵ５０が直接行ってもよい。

記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、データ収録期間中、電源回路２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐをオン状態とする設定値を、レジスタ３１ａ、３１ｂ、３１ｃ及び３１ｄに書き込む。これにより、データ収録期間中、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４に電力が供給され、これらの構成要素が動作可能な状態となる。一方、記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいて、データ収録期間以外の期間中、電源回路２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐをオフ状態とする設定値を、レジスタ３１ａ、３１ｂ、３１ｃ及び３１ｄに書き込む。これにより、データ収録期間以外の期間中、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４への電力供給がなくなり、これらの構成要素は停止状態となる。このように、データ収録期間以外の期間中、電源回路２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐをオフ状態とすることで、電力消費を抑制することができる。

なお、本実施形態では、レジスタ３１ａ、３１ｂ、３１ｃ及び３１ｄを記録制御ロジック回路３０内に配置しているが、この態様に限定されるものではない。例えば、レジスタ３１ａ、３１ｂ、３１ｃ及び３１ｄをそれぞれ、ＡＦＥ１０を構成する半導体チップ内において、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４の近傍に配置してもよい。また、本実施形態では、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４にそれぞれ個別の電源回路を設ける場合を例示したが、この態様に限定されるものではない。すなわち、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４に共通に用いられる１つの電源回路及び１つのレジスタを設ける構成としてもよい。

ＡＦＥ１０に内蔵される計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４は、これらの特性、機能または動作に関する設定変更が可能である。図４は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４の特性、機能または動作に関する設定変更を実現するための構成を示す回路ブロック図である。

記録制御ロジック回路３０は、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４にそれぞれ対応する設定変更用のレジスタ３２ａ、３２ｂ、３３ｃ及び３３ｄを有する。

計装アンプ２１は、レジスタ３２ａに書き込まれる設定値に応じた増幅度でセンサ信号の増幅を行う。すなわち、レジスタ３２ａに書き込む設定値によって、計装アンプ２１の増幅度を変化させることが可能である。

ローパスフィルタ２２は、分周器２５から供給されるパルス信号の周波数に応じた周波数特性で信号のフィルタリングを行う。分周器２５は、入力される基本クロックを互いに異なる分周比で分周する複数の分周回路（図示せず）を有する。分周器２５は、レジスタ３２ｂに書き込まれる設定値に応じて選択される１つの分周回路から出力されるパルス信号をローパスフィルタ２２に供給する。すなわち、レジスタ３２ｂに書き込む設定値によって、ローパスフィルタ２２の周波数特性を変化させることが可能である。

マルチプレクサ２３は、入力される４つのセンサ信号を、レジスタ３２ｃに書き込まれる設定値に応じた順序でＡＤ変換器に供給する。すなわち、レジスタ３２ｃに書き込む設定値によって、マルチプレクサ２３におけるセンサ信号の選択順序、つまり、センサ信号のＡＤ変換器２４への供給順序を変化させることが可能である。

ＡＤ変換器２４は、分周器２６から供給されるパルス信号の周波数に応じた周期でセンサ信号のデジタル値への変換を行う。分周器２６は、入力される基本クロックを互いに異なる分周比で分周する複数の分周回路（図示せず）を有する。分周器２６は、レジスタ３２ｄに書き込まれる設定値に応じて選択される１つの分周回路から出力されるパルス信号をＡＤ変換器２４に供給する。すなわち、レジスタ３２ｄに書き込む設定値によって、ＡＤ変換器２４におけるＡＤ変換周期を変化させることが可能である。

レジスタ３２ａ、３３ｂ、３３ｃ及び３３ｄへの設定値の書き込みは、ＣＰＵ５０からの指令に基づいて記録制御ロジック回路３０自身が行う。なお、レジスタ３２ａ、３２ｂ、３２ｃ及び３２ｄへの設定値の書き込みをＣＰＵ５０が直接行ってもよい。また、本実施形態では、レジスタ３２ａ、３２ｂ、３２ｃ及び３２ｄを記録制御ロジック回路３０内に配置した構成を例示しているが、この態様に限定されるものではない。例えば、レジスタ３２ａ、３２ｂ、３２ｃ及び３２ｄをそれぞれ、ＡＦＥ１０を構成する半導体チップ内において、計装アンプ２１、ローパスフィルタ２２、マルチプレクサ２３及びＡＤ変換器２４の近傍に配置してもよい。

本実施形態に係るデータ収録装置１００によれば、メモリ６０が、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別の半導体チップとして構成されているので、メモリ６０を、ＡＦＥ１０を構成する半導体チップまたはロジック回路３００を構成する半導体チップの内部に収容する場合と比較して、データ記録容量の拡大及び縮小に柔軟に対応することが可能となる。また、ＲＦ通信モジュール４１及びＵＡＲＴ４２が、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップとは別体として構成されているので、ＲＦ通信モジュール４１及びＵＡＲＴ４２を、ＡＦＥ１０を構成する半導体チップ及びロジック回路３００を構成する半導体チップの内部に収容する場合と比較して、通信速度の高速化や通信方式の変更等に柔軟に対応することできる。

また、本実施形態に係るデータ収録装置１００において、ロジック回路３００は、ＡＥＦ１０を構成する半導体チップとは別の半導体チップに形成されており、更に、記録制御ロジック回路３０及び通信制御ロジック回路４０のロジック構成が外部からの指定によりプログラム可能である。例えば、センサ信号の入力チャンネル数の増減に応じて、ＡＦＥ１０を構成する半導体チップの枚数を増減させる場合や、メモリ６０を構成する半導体チップの枚数を増減させる場合には、記録制御ロジック回路３０のロジック構成を変更することが必要となる。ロジック回路３００を、ＡＥＦ１０を構成する半導体チップとは別の半導体チップに形成するとともに、プログラマブルデバイスとして構成することで、ＡＦＥ１０を構成する半導体チップの枚数の変更や、メモリ６０を構成する半導体チップの枚数の変更に柔軟に対応することが可能となる。

また、本実施形態に係るデータ収録装置１００において、ＡＦＥ１０、ロジック回路３００、ＲＦ通信モジュール４１、ＵＡＲＴ４２及びＣＰＵ５０は、配線基板１の第１の基板面Ｓ１ａに搭載され、ＡＦＥ１０、ロジック回路３００、ＲＦ通信モジュール４１、ＵＡＲＴ４２及びＣＰＵ５０の面積の大きいメモリ６０は、配線基板１の第１の基板面Ｓ１ａとは反対側の第２の基板面Ｓ１ｂに搭載されている。これにより、ＡＦＥ１０、ロジック回路３００、ＲＦ通信モジュール４１、ＵＡＲＴ４２、ＣＰＵ５０及びメモリ６０の全てを、同じ基板面に搭載する場合と比較して、装置の小型化を図ることができる。また、ＡＦＥ１０、ＣＰＵ５０及びメモリ６０をモールド樹脂で覆われていないチップ状態で配線基板１に搭載することで、これらの部品がモールド樹脂で覆われたパッケージ部品として構成されている場合と比較して装置の小型化を図ることが可能である。

また、本実施形態に係るデータ収録装置１００によれば、計装アンプ２１の増幅度、ローパスフィルタ２２の周波数特性、マルチプレクサ２３におけるセンサ信号の選択順序、ＡＤ変換器におけるＡＤ変換周期が可変であるので、種々のセンサ及び種々の事象に柔軟に対応することが可能である。

また、センサ１２から出力されるセンサ信号の増幅を、特定のセンサに特化しない計装アンプ２１を用いて行っているので、各種のセンサに対応することが可能である。また、例えば、計装アンプ２１のみでは信号の増幅が不十分であり、十分な信号レベルのセンサ信号が得られない場合には、図５に示すように、ＡＦＥ１０の外部の、計装アンプ２１の前段にプリアンプ１３を設けることにより対応することができる。

また、外部からの駆動信号の供給を必要とするセンサについては、図６に示すように、センサ１２に駆動信号を供給するセンサ駆動回路１４をＡＦＥ１０の外部に設けることで対応することができる。なお、駆動信号の供給が必要となるセンサの一例として、渦電流式変位センサが挙げられる。渦電流式変位センサは、センサコイルに高周波電流を流して高周波磁界を発生させることによりセンシング対象物の表面に渦電流を発生させ、センサコイルとセンシング対象物との距離によって変化するセンサコイルのインピーダンスの変化を検出するものである。渦電流式変位センサでは、センサコイルに流れる高周波電流を上記の駆動信号として外部から供給する必要がある。

以上のように、本発明の実施形態に係るデータ収録装置１００によれば、装置の小型化とデータ収録の融通性との両立を図ることが可能となる。

［第２の実施形態］
図７は、本発明の第２の実施形態に係るデータ収録装置１００Ａの概略の構成を示す斜視図である。データ収録装置１００Ａにおいて、ＡＦＥ１０、ＣＰＵ５０及びメモリ６０を構成する各半導体チップは、配線基板１の内層において積層されている。すなわち、ＡＦＥ１０を構成する半導体チップが、配線基板１の第１の層に設けられ、メモリ６０を構成する半導体チップが、配線基板１の第１の層よりも下層の第３の層に設けられ、ＣＰＵ５０を構成する半導体チップが、配線基板１の第１の層と第３の層との間の中間層である第２の層に設けられている。ロジック回路３００を構成する半導体チップ、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の基板面Ｓ１に搭載されている。配線基板１に搭載された各部品間の接続は、配線基板１の基板面Ｓ１及び内層に形成された配線（図示せず）及び配線基板１の内部に形成されたビア（図示せず）を介して行われる。

本実施形態に係るデータ収録装置１００Ａによれば、ＡＦＥ１０、ＣＰＵ５０及びメモリ６０を構成する各半導体チップが、配線基板１の内層に設けられているので、これらの半導体チップを配線基板１の表面に搭載する場合と比較して、配線基板１の面積を小さくすることができ、装置の小型化を図ることができる。また、導体チップを配線基板１の表面に搭載する場合と比較して、半導体チップ間を接続する配線の長さを短くすることができ、電気的特性を良好にすることができる。また、配線基板１の基板面Ｓ１とは反対側の基板面にも受動素子を含む部品を搭載することも可能であり、第１の実施形態に係るデータ収録装置１００と比較して配線基板１の構成を小型化することができる。
なお、ＡＦＥ１０、ＣＰＵ５０及びメモリ６０を構成する半導体チップが、図７に示す態様とは異なる態様で、配線基板１の表面及び内層に積層されて設けられていてもよい。この場合において、ＣＰＵ５０を構成する半導体チップが、ＡＦＥ１０を構成する半導体チップと同一の基板面もしくは同一の層を含む配線基板１の内層に設けられていてもよい。また、ＣＰＵ５０を構成する半導体チップが、メモリ６０を構成する半導体チップと同一の基板面もしくは同一の層を含む配線基板１の内層に設けられていてもよい。
また、ＡＦＥ１０、ロジック回路３００、ＣＰＵ５０及びメモリ６０を構成する半導体チップが、図７に示す態様とは異なる態様で、配線基板１の表面及び内層に積層されて設けられていてもよい。この場合において、ＣＰＵ５０及びロジック回路を構成する各半導体チップが、ＡＦＥ１０を構成する半導体チップと同一の基板面もしくは同一の層を含む配線基板１の内層に設けられていてもよい。また、ＣＰＵ５０及びロジック回路３００を構成する各半導体チップが、メモリ６０を構成する半導体チップと同一の基板面もしくは同一の層を含む配線基板１の内層に設けられていてもよい。

図８は、データ収録装置１００Ａの配線基板１内における電気配線の領域区分の一例を示す平面図である。図８には、ロジック回路３００、ＡＦＥ１０、ＣＰＵ５０、メモリ６０を構成する各半導体チップが、互いに重なり部を有して積層されている様子が示されている。ロジック回路３００、ＡＦＥ１０、ＣＰＵ５０、メモリ６０を構成する各半導体チップの積層方向と交差する平面方向において、アナログ信号が伝送される配線の配置領域Ｒ１、アナログ回路用の電源電力が伝送される配線の配置領域Ｒ２、デジタル回路の電源電力が伝送される配線の配置領域Ｒ３及びデジタル信号が伝送される配線の配置領域Ｒ４が、図８に示すように区画されている。このように、配線に伝送される信号の種別に応じて配線の配置領域を区画することで、アナログ信号配線及びデジタル信号配線へのノイズの混入を抑制することが可能となる。

［第３の実施形態］
図９は、本発明の第３の実施形態に係るデータ収録装置１００Ｂの概略の構成を示す斜視図である。

データ収録装置１００Ｂにおいて、ＡＦＥ１０、ＣＰＵ５０及びメモリ６０を構成する各半導体チップは、配線基板１の内層において積層されている。ＡＦＥ１０を構成する半導体チップが、配線基板１の第１の層に設けられ、メモリ６０を構成する半導体チップが、配線基板１の第１の層よりも下層の第３の層に設けられ、ＣＰＵ５０を構成する半導体チップが、配線基板１の第１の層と第３の層との間の中間層である第２の層に設けられている。ロジック回路３００を構成する半導体チップは、配線基板１の基板面Ｓ１に搭載されている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１とは異なる配線基板２の基板面Ｓ２に搭載されている。また、配線基板２の基板面Ｓ２には、配線基板１が搭載されている。配線基板１及び配線基板２に搭載された各部品間の接続は、配線基板１の基板面及び内層に形成された配線（図示せず）、配線基板１の内部に形成されたビア（図示せず）及び配線基板２の基板面に形成された配線を介して行われる。

本実施形態に係るデータ収録装置１００Ｂによれば、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１とは異なる配線基板２の基板面Ｓ２に搭載されているので、ＲＦ通信モジュール４１及びＵＡＲＴ４２の機能の変更、拡張、削減等を比較的容易に行うことが可能となる。また、上記した第２の実施形態に係るデータ収録装置１００Ａと比較して、配線基板１の製造を容易に行うことが可能となる。

［第４の実施形態］
図１０は、本発明の第４の実施形態に係るデータ収録装置１００Ｃの概略の構成を示す斜視図である。データ収録装置１００Ｃは、配線基板１と配線基板２との間の電気的接続が、接続基板３により行われる点が、上記した第３の実施形態に係るデータ収録装置１００Ｂと異なる。接続基板３は、例えば、プラスチックフィルムで構成された可撓性を有するフレキシブル基板であってもよい。

本実施形態に係るデータ収録装置１００Ｃによれば、配線基板１及び配線基板２を、それぞれ最小サイズで構成することができる。また、接続基板３が可撓性を有する場合には、データ収録装置１００Ｃの配置の柔軟性を高めることが可能となる。

［第５の実施形態］
図１１は、本発明の第５の実施形態に係るデータ収録装置１００Ｄの概略の構成を示す斜視図である。データ収録装置１００Ｄは、２つのメモリ６０Ａ及び６０Ｂを含む。メモリ６０Ａ及び６０Ｂは、互いに別々の半導体チップに形成されている。ＡＦＥ１０、ＣＰＵ５０及びメモリ６０Ａ、６０Ｂを構成する各半導体チップは、配線基板１の内層において積層されている。ＡＦＥ１０を構成する半導体チップが、配線基板１の第１の層に設けられ、メモリ６０Ａを構成する半導体チップが、配線基板１の第１の層よりも下層の第３の層に設けられ、メモリ６０Ｂを構成する半導体チップが、配線基板１の第３の層よりも更に下層の第４の層に設けられ、ＣＰＵ５０を構成する半導体チップが、配線基板１の第１の層と第３の層との間の中間層である第２の層に設けられている。ロジック回路３００を構成する半導体チップ、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の基板面Ｓ１に搭載されている。配線基板１に搭載された各部品間の接続は、配線基板１の基板面Ｓ１及び内層に形成された配線（図示せず）及び配線基板１の内部に形成されたビア（図示せず）を介して行われる。

図１２は、第５の実施形態に係るデータ収録装置１００Ｄの回路構成の一例を示す回路ブロック図である。なお、図１２において、データ収録装置１００Ｄに接続される複数のセンサ１２がデータ収録装置１００Ｄとともに示されている。記録制御ロジック回路３０は、ＣＰＵ５０からの指令に基づいてメモリ６０Ａ及び６０Ｂに対するデータの記録及び読出しを制御する。なお、本実施形態では、メモリチップの搭載数を２つとしているが３つ以上のメモリチップを搭載する構成としてもよい。

第５の実施形態に係るデータ収録装置１００Ｄによれば、データ収録装置のサイズの拡大を抑制しつつ、メモリ容量の増大を図ることが可能となる。

［第６の実施形態］
図１３は、本発明の第６の実施形態に係るデータ収録装置１００Ｅの概略の構成を示す斜視図である。データ収録装置１００Ｅは、ロジック回路３００を構成する半導体チップが、配線基板１の内層に設けられている点が上記した第５の実施形態に係るデータ収録装置１００Ｄと異なる。より具体的には、ＡＦＥ１０、ＣＰＵ５０、ロジック回路３００及びメモリ６０Ａ、６０Ｂを構成する各半導体チップは、配線基板１の内層において積層されている。ＡＦＥ１０を構成する半導体チップが、配線基板１の第１の層に設けられ、メモリ６０Ａを構成する半導体チップが、配線基板１の第１の層よりも下層の第４の層に設けられ、メモリ６０Ｂを構成する半導体チップが、配線基板１の第４の層よりも更に下層の第５の層に設けられ、ＣＰＵ５０を構成する半導体チップが、配線基板１の第１の層と第４の層との間の中間層である第２の層に設けられ、ロジック回路３００を構成する半導体チップが、配線基板１の第２の層と第３の層との間の中間層である第３の層に設けられている。すなわち、ＡＦＥ１０、ＣＰＵ５０、ロジック回路３００及びメモリ６０Ａ、６０Ｂを構成する各半導体チップが、配線基板１の内層において、この順で積層されている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の基板面Ｓ１に搭載されている。配線基板１に搭載された各部品間の接続は、配線基板１の基板面Ｓ１及び内層に形成された配線（図示せず）及び配線基板１の内部に形成されたビア（図示せず）を介して行われる。

データ収録装置１００Ｅにおいて、センサ信号値をメモリ６０Ａ、６０Ｂに記録する場合、センサ信号値は、ＡＦＥ１０、ロジック回路３００及びメモリ６０Ａ、６０Ｂの順に流れる。本実施形態に係るデータ収録装置１００Ｅによれば、ＡＦＥ１０、ＣＰＵ５０、ロジック回路３００及びメモリ６０Ａ、６０Ｂを構成する各半導体チップが、配線基板１の内層において、この順で積層されており、各半導体チップの積層順序が、センサ信号値の伝送順序に一致している。これにより、信号伝送経路を短くすることができ、配線基板１の内層における配線構造を簡略化することができる。

［第７の実施形態］
図１４は、本発明の第７の実施形態に係るデータ収録装置１００Ｆの概略の構成を示す斜視図である。データ収録装置１００Ｆは、２つのＡＦＥ１０Ａ及び１０Ｂ、並びに２つのメモリ６０Ａ及び６０Ｂを含む。ＡＦＥ１０Ａ及び１０Ｂは、互いに、別々の半導体チップに形成され、メモリ６０Ａ及び６０Ｂは、互いに別々の半導体チップに形成されている。ＡＦＥ１０Ａ、１０Ｂ、ＣＰＵ５０及びメモリ６０Ａ、６０Ｂを構成する各半導体チップは、配線基板１の内層において積層されている。ＡＦＥ１０Ａ、１０Ｂを構成する各半導体チップが、配線基板１の第１の層に並置され、メモリ６０Ａ、６０Ｂを構成する半導体チップが、配線基板１の第１の層よりも下層の第３の層に並置され、ロジック回路３００を構成する半導体チップ及びＣＰＵ５０を構成する半導体チップが、配線基板１の第１の層と第３の層との間の中間層である第２の層に並置されている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の基板面Ｓ１に搭載されている。配線基板１に搭載された各部品間の接続は、配線基板１の基板面Ｓ１及び内層に形成された配線（図示せず）及び配線基板１の内部に形成されたビア（図示せず）を介して行われる。

配線基板１の内層に半導体チップを並置することで、配線基板１の面積は大きくなるものの、より多くのチャンネル数を面積拡大代を抑えることで高集約化できる。

［第８の実施形態］
図１５は、本発明の第８の実施形態に係るデータ収録装置１００Ｇの概略の構成を示す斜視図である。図１６は、第８の実施形態に係るデータ収録装置１００Ｇの回路構成の一例を示す回路ブロック図である。なお、図１６において、データ収録装置１００Ｇに接続される複数のセンサ１２がデータ収録装置１００Ｇとともに示されている。第８の実施形態に係るデータ収録装置１００Ｇは、ＣＰＵ５０がロジック回路３００を構成する半導体チップ内に収容されている。ＡＦＥ１０を構成する半導体チップが、配線基板１の第１の層に設けられ、メモリ６０を構成する半導体チップが、配線基板１の第１の層よりも下層の第２の層に設けられている。ＣＰＵ５０及びロジック回路３００を収容した半導体チップ、ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の基板面Ｓ１に搭載されている。配線基板１に搭載された各部品間の接続は、配線基板１の基板面Ｓ１及び内層に形成された配線（図示せず）及び配線基板１の内部に形成されたビア（図示せず）を介して行われる。

第８の実施形態に係るデータ収録装置１００Ｇによれば、ＣＰＵ５０及びロジック回路３００が単一の半導体チップ内に形成されているので、ＣＰＵ５０及びロジック回路３００が別々の半導体チップに形成されている場合と比較して、部品点数を減らすことができる。これにより、工数削減及び装置の更なる小型化を図ることができる。また、部品点数の削減によって得られたスペースを、例えば、増設されたメモリの搭載領域として利用することができる。
なお、ＡＦＥ１０、ロジック回路３００及びＣＰＵ５０、メモリ６０を構成する各半導体チップが、図１５に示す態様とは異なる態様で、配線基板１の基板面及び内層に積層されていてもよい。この場合において、ＣＰＵ５０及びロジック回路を構成する半導体チップが、ＡＦＥ１０を構成する半導体チップと同一の基板面もしくは同一の層を含む配線基板１の内層に設けられていてもよい。また、ＣＰＵ５０及びロジック回路３００を構成する半導体チップが、メモリ６０を構成する半導体チップと同一の基板面もしくは同一の層を含む配線基板１の内層に設けられていてもよい。

なお、ＣＰＵ５０及びロジック回路３００を収容した半導体チップを、配線基板１の内層に設けてもよい。この場合、ＡＦＥ１０を構成する半導体チップを、配線基板１の第１の層に設け、メモリ６０を構成する半導体チップを、配線基板１の第１の層よりも下層の第３の層に設け、ロジック回路及びＣＰＵ５０を収容した半導体チップを、配線基板１の第１の層と第３の層との間の中間層である第２の層に設けてもよい。また、ＣＰＵ５０及びロジック回路３００を単一の半導体チップに収容する場合において、上記したデータ収録装置１００、１００Ａ〜１００Ｆの構成を、適宜採用することが可能である。

［第９の実施形態］
図１７は、第９の実施形態に係るデータ収録装置１００Ｈの概略の構成を示す斜視図である。
データ収録装置１００Ｈにおいて、ＡＦＥ１０、ＣＰＵ５０及びロジック回路３００を構成する各半導体チップは、配線基板１の内層において積層されている。すなわち、ＡＦＥ１０を構成する半導体チップが、配線基板１の第１の層に設けられ、ロジック回路３００を構成する半導体チップが、配線基板１の第１の層よりも下層の第３の層に設けられ、ＣＰＵ５０を構成する半導体チップが、配線基板１の第１の層と第３の層との間の中間層である第２の層に設けられている。ＲＦ通信モジュール４１及びＵＡＲＴ４２は、配線基板１の基板面Ｓ１に搭載されている。メモリ６０を構成する半導体チップは、配線基板の基板面Ｓ１とは反対側の第２の面Ｓ２に搭載されている。配線基板１に搭載された各部品間の接続は、配線基板１の基板面Ｓ１、Ｓ２及び内層に形成された配線（図示せず）及び配線基板１の内部に形成されたビア（図示せず）を介して行われる。
本実施形態では、メモリ６０を構成する半導体チップの面積が、他の半導体チップの面積よりも大きい場合に有効である。すなわち、面積が比較的大きいメモリ６０を構成する半導体チップを、配線基板１の内層に他の半導体チップと共に積層すると、層間を繋ぐビアが、半導体チップの外縁よりも外側に配置されることとなり、配線基板１の面積が大きくなる。面積が比較的大きいメモリ６０を構成する半導体チップを、配線基板１の基板面Ｓ２の搭載し、当該半導体チップの下面に配置されたパッドに接続するようにビアを配置することで、配線基板１の面積の増大を抑制することができる。

１、２ 配線基板
１０、１０Ａ、１０Ｂ ＡＦＥ
１２ センサ
２１ 計装アンプ
２２ ローパスフィルタ
２３ マルチプレクサ
２４ ＡＤ変換器
３０ 記録制御ロジック回路
４０ 通信制御ロジック回路
４１ ＲＦ通信モジュール
４２ ＵＡＲＴ
５０ ＣＰＵ
６０、６０Ａ、６０Ｂ メモリ
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ データ収録装置
３００ ロジック回路

Claims (16)

1. センサから出力されるセンサ信号を増幅するアンプ、及び前記アンプによって増幅された前記センサ信号をデジタル値に変換するアナログ・デジタル変換器を集積した集積回路が形成された第１の半導体チップと、
   前記第１の半導体チップとは別体として構成され、前記デジタル値の記録を制御する記録制御ロジック回路、及び外部装置との間の通信を制御する通信制御ロジック回路を集積した集積回路が形成された第２の半導体チップと、
   前記第１の半導体チップ及び前記第２の半導体チップとは別体として構成され、且つ前記記録制御ロジック回路による制御の下で前記デジタル値が記録されるメモリが形成された第３の半導体チップと、
   前記記録制御ロジック回路に指令を与える中央演算処理装置と、
   を含み、
   前記記録制御ロジック回路及び前記通信制御ロジック回路のうち、少なくとも前記記録制御ロジック回路のロジック構成がプログラム可能である
   データ収録装置。
2. 前記通信制御ロジック回路のロジック構成がプログラム可能である
   請求項１に記載のデータ収録装置。
3. 前記中央演算処理装置は、前記第１の半導体チップ、前記第２の半導体チップ及び前記第３の半導体チップとは別体として構成された第４の半導体チップに形成されている
   請求項１または請求項２に記載のデータ収録装置。
4. 前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップの少なくとも１つが基板の一方の面に搭載され、残りの半導体チップが存在する場合には、残りの半導体チップが前記基板の他方の面に搭載されている
   請求項３に記載のデータ収録装置。
5. 前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップの少なくとも１つが基板の内層に設けられ、残りの半導体チップが存在する場合には、残りの半導体チップが前記基板の表面に搭載されている
   請求項３に記載のデータ収録装置。
6. 前記第１の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップが基板の表面及び内層に積層されて設けられ、前記第４の半導体チップが、前記第１の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられ、または前記第３の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられている
   請求項３に記載のデータ収録装置。
7. 前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップが基板の表面及び内層に積層されて設けられ、前記第２の半導体チップ及び前記第４の半導体チップが、前記第１の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられ、または前記第３の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられている
   請求項３に記載のデータ収録装置。
8. 前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップが、互いに重なり部を有して積層するように、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップの少なくとも１つが基板の内層に設けられ、残りの半導体チップが存在する場合には、残りの半導体チップが前記基板の表面に搭載され、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記第４の半導体チップの積層方向と交差する平面方向において、アナログ信号が伝送される領域、デジタル信号が伝送される領域及び電源電力が伝送される領域が区画されている
   請求項３に記載のデータ収録装置。
9. 前記中央演算処理装置は、前記第２の半導体チップに形成されている
   請求項１または請求項２に記載のデータ収録装置。
10. 前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップの少なくとも１つが基板の内層に設けられ、残りの半導体チップが存在する場合には、残りの半導体チップが前記基板の表面に搭載されている
    請求項９に記載のデータ収録装置。
11. 前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップが基板の表面及び内層に積層されて設けられ、前記第２の半導体チップが、前記第１の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられ、または、前記第３の半導体チップと同一の表面もしくは同一の層を含む前記基板の内層に設けられている
    請求項９に記載のデータ収録装置。
12. 前記通信制御ロジック回路による制御の下で前記外部装置と通信を行う通信モジュールを更に含む
    請求項１から請求項１１のいずれか１項に記載のデータ収録装置。
13. 前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ、前記中央演算処理装置及び前記通信モジュールが単一の基板に搭載されている
    請求項１２に記載のデータ収録装置。
14. 前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップ及び前記中央演算処理装置が第１の基板に搭載され、前記通信モジュールが前記第１の基板とは異なる第２の基板に搭載されている
    請求項１２に記載のデータ収録装置。
15. 前記記録制御ロジック回路は、前記中央演算処理装置からの指令に基づいて、前記アナログ・デジタル変換器から供給される前記デジタル値を、前記メモリを介することなく前記通信制御ロジック回路を介して前記外部装置に送信する
    請求項１から請求項１４のいずれか１項に記載のデータ収録装置。
16. 前記記録制御ロジック回路は、前記中央演算処理装置からの指令に基づいて、前記アナログ・デジタル変換器から供給される前記デジタル値の、前記メモリに対する記録制御と、前記外部装置に対する送信制御とを並行して行うとともに、前記送信制御を前記記録制御に対して優先して行う
    請求項１から請求項１４のいずれか１項に記載のデータ収録装置。