JP2018014445A - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
図1から図4を参照して、実施の形態1に係る半導体装置1を説明する。本実施の形態の半導体装置1は、例えば、パワーモジュールであってもよい。本実施の形態の半導体装置1は、基板10と、互いに組み立てられた複数のフレーム部品31,41,50,57を含むフレーム30と、半導体素子20,25と、複数のリード65,70,75と、封止部材90とを主に備える。本実施の形態の半導体装置1は、半導体素子20,25と複数のリード65,70,75とを接続する導電ワイヤ85,86,87をさらに備えてもよい。
本実施の形態の半導体装置1の製造方法は、基板10の上面10tに半導体素子20,25を接合すること(S1)を備える。特定的には、半導体素子20,25が、はんだまたは銀ペーストのような導電性接合部材24,29を用いて、導電層12上に接合されてもよい。
本実施の形態の半導体装置1は、上面10tと下面10bとを有する基板10と、上面10t上に固定されるフレーム30と、上面10t上に接合される半導体素子20,25と、半導体素子20,25に電気的に接続される複数のリード65,70,75と、半導体素子20,25を封止する封止部材90とを備える。半導体素子20,25はフレーム30の内側に配置されている。フレーム30は、互いに組み立てられた複数のフレーム部品31,41,50,57を含む。複数のリード65,70,75は、複数のフレーム部品31,41,50,57の1つ以上(31,41)に固定されている。
図6を参照して、実施の形態2に係る半導体装置1aを説明する。本実施の形態の半導体装置1aは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
図7を参照して、実施の形態3に係る半導体装置1bを説明する。本実施の形態の半導体装置1bは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
図8から図10を参照して、実施の形態4に係る半導体装置1cを説明する。本実施の形態の半導体装置1cは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
図11から図13を参照して、実施の形態5に係る半導体装置1dを説明する。本実施の形態の半導体装置1dは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
図14を参照して、実施の形態6に係る半導体装置1eを説明する。本実施の形態の半導体装置1eは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
図15を参照して、実施の形態7に係る半導体装置1fを説明する。本実施の形態の半導体装置1fは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
図16を参照して、実施の形態8に係る半導体装置1gを説明する。本実施の形態の半導体装置1gは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
図17及び図18を参照して、実施の形態8に係る半導体装置1hを説明する。本実施の形態の半導体装置1hは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
Claims (17)
- 上面と下面とを有する基板と、
前記上面上に固定されるフレームと、
前記上面上に接合される半導体素子とを備え、前記半導体素子は前記フレームの内側に配置され、さらに、
前記半導体素子に電気的に接続される複数のリードと、
前記半導体素子を封止する封止部材とを備え、
前記フレームは、互いに組み立てられた複数のフレーム部品を含み、
前記複数のリードは、前記複数のフレーム部品の1つ以上に固定されている、半導体装置。 - 前記複数のフレーム部品は、各々、前記半導体素子に面する第1側面と、前記第1側面とは反対側の第2側面と、前記第1側面と前記第2側面とを接続する第3側面とを有し、
前記第3側面は、前記第1側面及び前記第2側面に対して傾いており、
前記複数のフレーム部品の1つにおける前記第3側面が、前記複数のフレーム部品の別の1つにおける前記第3側面に面するように、前記複数のフレーム部品は互いに組み立てられている、請求項1に記載の半導体装置。 - 前記複数のフレーム部品は、各々、前記半導体素子に面する第1側面と、前記第1側面とは反対側の第2側面と、前記第1側面と前記第2側面とを接続する階段状側面とを有し、
前記複数のフレーム部品の1つにおける前記階段状側面は、前記複数のフレーム部品の別の1つにおける前記階段状側面に形状が適合しており、
前記複数のフレーム部品の前記1つにおける前記階段状側面が、前記複数のフレーム部品の前記別の1つにおける前記階段状側面に面するように、前記複数のフレーム部品は互いに組み立てられている、請求項1に記載の半導体装置。 - 前記複数のフレーム部品は、各々、前記半導体素子に面する第1側面と、前記第1側面とは反対側の第2側面と、前記第1側面及び前記第2側面に沿う方向における両端部とを有し、
前記両端部は、凸部と凹部とを含み、
前記複数のフレーム部品の1つにおける前記凸部が前記複数のフレーム部品の別の1つにおける前記凹部に挿入されることにより、前記複数のフレーム部品は互いに組み立てられている、請求項1に記載の半導体装置。 - 前記複数のフレーム部品は、互いに接合されている、請求項1から請求項4のいずれか1項に記載の半導体装置。
- 前記複数のフレーム部品の前記1つ以上は、それぞれ、貫通孔を有し、
前記複数のリードの少なくとも1つは、前記貫通孔に差し込まれており、
前記封止部材は、前記複数のリードの前記少なくとも1つと前記貫通孔との間に充填されている、請求項1から請求項5のいずれか1項に記載の半導体装置。 - 前記半導体素子と前記複数のリードとを接続する導電ワイヤをさらに備え、
前記複数のリードの前記少なくとも1つは、第1リード部分と第2リード部分とを含み、
前記第1リード部分は前記上面に沿って延在し、
前記第2リード部分は、前記貫通孔を通って、前記第1リード部分から前記基板側とは反対の方向に延在し、
前記第1リード部分は、前記上面に固定され、
前記導電ワイヤは、前記半導体素子と前記第1リード部分とに接続される、請求項6に記載の半導体装置。 - 前記第2リード部分が前記上面に近づくにつれて、前記上面の平面視において前記第2リード部分が前記半導体素子に近づくように、前記第2リード部分は前記上面に対して傾いている、請求項7に記載の半導体装置。
- 前記半導体素子と前記複数のリードの前記少なくとも1つとを接続する導電ワイヤをさらに備え、
前記複数のリードの前記少なくとも1つは、第1リード部分と第2リード部分と第3リード部分とを含み、
前記第1リード部分は前記上面に沿って延在し、
前記第2リード部分は、前記第1リード部分から前記基板側とは反対側に向かって延在し、
前記第3リード部分は、前記貫通孔を通って、前記第1リード部分から前記基板側に向かって延在し、
前記導電ワイヤは、前記半導体素子と前記第1リード部分とに接続され、
前記第3リード部分は、前記上面に接触する、請求項6に記載の半導体装置。 - 前記半導体素子と前記複数のリードの少なくとも1つとを接続する導電ワイヤをさらに備え、
前記複数のフレーム部品の前記1つ以上は、前記半導体素子に向けて突出する突出部を含み、
前記複数のリードの前記少なくとも1つは、第1リード部分と第2リード部分とを含み、
前記第1リード部分は前記上面に沿って延在し、
前記第2リード部分は、前記第1リード部分から前記基板側とは反対側に向かって延在し、
前記導電ワイヤは、前記半導体素子と前記第1リード部分とに接続され、
前記第1リード部分は、前記基板側とは反対側の前記突出部の表面に面接触している、請求項1から請求項5のいずれか1項に記載の半導体装置。 - 導電ワイヤをさらに備え、
前記複数のフレーム部品の前記1つ以上は、前記半導体素子に向けて突出する突出部と、前記基板側とは反対側の前記突出部の表面上に設けられるパッド部とを含み、
前記導電ワイヤは、前記半導体素子と前記パッド部とに接続され、
前記複数のリードの少なくとも1つと前記導電ワイヤとは前記パッド部に接続される、請求項1から請求項5のいずれか1項に記載の半導体装置。 - 導電ワイヤをさらに備え、
前記複数のリードの少なくとも1つは、第1リード部分と第2リード部分とパッド部とを含み、
前記第1リード部分は前記上面に沿って延在し、
前記第2リード部分は、前記第1リード部分から前記基板側とは反対側に向かって延在し、
前記パッド部は前記第1リード部分に一体化されており、
前記上面の平面視において、前記パッド部は、前記第1リード部分よりも広い幅を有し、
前記導電ワイヤは、前記半導体素子と前記パッド部とに接続されている、請求項1から請求項5のいずれか1項に記載の半導体装置。 - 前記複数のフレーム部品が前記上面から離れるにつれて、前記上面の平面視において前記複数のフレーム部品が前記半導体素子に近づくように、前記複数のフレーム部品は前記上面に対して傾いている、請求項1から請求項5のいずれか1項に記載の半導体装置。
- 前記基板側とは反対側の前記複数のフレーム部品の表面上に設けられる堰部をさらに備え、
前記複数のフレーム部品は、各々、平板の形状を有する、請求項1から請求項13のいずれか1項に記載の半導体装置。 - 前記基板は、前記上面と前記下面とを接続する側面を有し、
前記側面の少なくとも一部は前記複数のフレーム部品及び前記封止部材から露出している、請求項1から請求項14のいずれか1項に記載の半導体装置。 - 前記側面の前記少なくとも一部に接触する放熱部材をさらに備える、請求項15に記載の半導体装置。
- 基板の上面に半導体素子を接合することと、
複数のフレーム部品の1つ以上に複数のリードを固定することと、
前記基板の前記上面に前記複数のフレーム部品を固定することにより、前記基板の前記上面にフレームを固定することとを備え、前記半導体素子は前記フレームの内側に配置されており、前記フレームは前記複数のフレーム部品を互いに組み立てることによって構成され、さらに、
前記複数のリードを前記半導体素子に電気的に接続することと、
前記半導体素子を封止する封止部材を設けることとを備える、半導体装置の製造方法。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0590433A (ja) * | 1991-07-08 | 1993-04-09 | Shinko Electric Ind Co Ltd | 電子部品用パツケージのメタル壁形成方法 |
JP2000183281A (ja) * | 1998-12-18 | 2000-06-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2008252055A (ja) * | 2007-03-08 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
JP2009021286A (ja) * | 2007-07-10 | 2009-01-29 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2009021578A (ja) * | 2007-06-15 | 2009-01-29 | Ngk Spark Plug Co Ltd | 補強材付き配線基板 |
JP2012094627A (ja) * | 2010-10-26 | 2012-05-17 | Kyocera Corp | 素子収納用パッケージ、およびこれを備えた電子装置 |
JP3186666U (ja) * | 2013-08-07 | 2013-10-17 | 住友電気工業株式会社 | 半導体モジュール |
JP2016051878A (ja) * | 2014-09-02 | 2016-04-11 | 三菱電機株式会社 | 電力用半導体装置 |
-
2016
- 2016-07-22 JP JP2016144060A patent/JP6758114B2/ja active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0590433A (ja) * | 1991-07-08 | 1993-04-09 | Shinko Electric Ind Co Ltd | 電子部品用パツケージのメタル壁形成方法 |
JP2000183281A (ja) * | 1998-12-18 | 2000-06-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2008252055A (ja) * | 2007-03-08 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
JP2009021578A (ja) * | 2007-06-15 | 2009-01-29 | Ngk Spark Plug Co Ltd | 補強材付き配線基板 |
JP2009021286A (ja) * | 2007-07-10 | 2009-01-29 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2012094627A (ja) * | 2010-10-26 | 2012-05-17 | Kyocera Corp | 素子収納用パッケージ、およびこれを備えた電子装置 |
JP3186666U (ja) * | 2013-08-07 | 2013-10-17 | 住友電気工業株式会社 | 半導体モジュール |
JP2016051878A (ja) * | 2014-09-02 | 2016-04-11 | 三菱電機株式会社 | 電力用半導体装置 |
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