JP2017536065A - 分離型同期整流制御回路、その制御装置、及び、分離型同期整流制御方法 - Google Patents

Abstract

本発明は、分離型同期整流制御回路、その制御装置、及び、分離型同期整流制御方法を提供する。本発明に係る制御回路は、給電モジュール、基準モジュール、コンパレータモジュール、一次側導通判断ユニット、二次側不連続予測ユニット、ロジックユニット及び駆動ユニットを備える。本発明に係る制御装置は、変圧器、安定した電圧を提供するためのバイパスコンデンサ、一次側が導通される時定数の設定及び二次側の不連続時間予測の判断に用いられる時定数設定用抵抗、時間設定用端子から流れた電流に基づいて、一次側が導通されているか否かを判断し、二次側の不連続時間を予測し、当該判断及び当該予測の結果に基づいて導通又は遮断のロジック制御信号を生成して同期整流トランジスタを駆動するための同期整流制御回路、及び、同期整流制御回路の電圧端子と接続され、コンデンサの出力のために用いられる出力コンデンサを備える。本発明は、一次側導通判断回路、二次側の不連続時間予測回路及びデュアル電圧の判断メカニズムを採用することにより、同期整流トランジスタは、複雑なシステム作業の状況において精確に動作することができる。

Description

本発明は、同期整流制御回路の技術分野に関し、特に分離型同期整流制御回路、その制御装置、及び、分離型同期整流制御方法に関する。

現在、分離型同期整流の目的は、主に低電圧大電流が出力される場合において、二次側のショットキーバリアダイオードを代替することにある。これにより、効率が高まり、体積をコンパクト化することができ、システムコストを低減することができる。低電圧降下であるショットキーバリアダイオードの順方向電圧降下は、０．２〜０．３Ｖ前後である。一方、同期整流トランジスタの電圧降下は、設計が合理的な場合において０．１５Ｖ以下とすることができる。これにより、整流トランジスタ自体の消耗が大幅に低減され、システムの効率が向上する。

図１は、現在市販されている同期整流制御装置を示す。当該装置は、変圧器１０１、同期整流トランジスタ１０２、出力コンデンサ１０３、ＶＣＣ給電抵抗１０４、ＶＣＣバイパスコンデンサ１０５、時定数設定用抵抗１０８、時定数設定用抵抗１０７及び同期整流制御チップ１０６を備えている。時定数設定用抵抗１０８及び時定数設用定抵抗１０７から構成された抵抗ネットワークは、一次側導通判断を共に確定する。同期整流制御チップ１０６は、ＤＥＴ及びＡＥピンを介して積分を構成して一次側パワートランジスタの導通を判断する。ＶＣＣピンは、チップ給電ピンである。

しかしながら、上記の制御方法では、部品が多く、制御方法が複雑である。しかも、ＶＣＣピンの電力は、出力Ｖｏｕｔから供給され、制御システム全体が低出力電圧モードにおいて動作する場合、ＶＣＣが給電不足となって、同期整流制御チップ１０６が動作しないことがある。この場合、整流トランジスタが寄生するボディダイオードを介して整流機能を維持するほかなく、発熱量が多くなり、効率が低下してしまう。

図２は、現在市販されているもう１つの同期整流制御装置を示す。当該装置は、変圧器２０１、出力コンデンサ２０２、ＶＣＣバイパスコンデンサ２０３、同期整流駆動チップ２０４及びフィルタコンデンサ２０５を備えている。このような構成では、完全に判断電圧に頼って同期整流トランジスタの導通及び遮断を制御することにより、一次側の導通識別メカニズムに欠け、同期整流トランジスタの誤操作を招きやすく、爆発現象に繋がる。

従って、現在の同期整流制御回路は、複雑なシステム作業の状況において精確に動作することができず、デュアル電圧の判断メカニズムを具備せず、作業効率が低い。

従来技術の不足を克服するため、本発明は、従来の同期整流制御回路が一次側の導通識別メカニズムに欠けることにより、同期整流トランジスタの誤操作又は重度な発熱を招き、効率が損失する問題を解決することができる、分離型同期整流制御回路、その制御装置、及び、分離型同期整流制御方法を提供する。

本発明は、以下の技術的解決手段を採用して上記技術的問題を解決する。本発明に係る分離型同期整流制御回路は、電力を供給するための給電モジュールと、少なくとも第１基準電圧及び第２基準電圧を生成するための基準モジュールと、当該制御回路の電圧端子の電圧と前記第１基準電圧とを比較するための導通コンパレータ及び前記電圧端子の電圧と前記第２基準電圧とを比較するための第１遮断コンパレータを含むコンパレータモジュールと、当該制御回路の時間設定用端子から流れた電流により電流の積分を取得し、当該電流の積分と設定値との大きさを比較するための一次側導通判断ユニットと、前記一次側導通判断ユニットが取得した電流の積分に基づいて同期整流トランジスタの導通に必要な時間を予測し、当該予測した同期整流トランジスタの導通に必要な時間に基づいて遮蔽時間を提供し、前記遮蔽時間と前記同期整流トランジスタの導通に実際に必要な時間との長さを比較するための二次側不連続予測ユニットと、前記導通コンパレータの比較結果及び前記一次側導通判断ユニットの比較結果に基づいて、前記同期整流トランジスタを導通させるためのロジック制御信号を生成し、前記第１遮断コンパレータの比較結果及び前記二次側不連続予測ユニットの比較結果に基づいて、前記同期整流トランジスタを遮断するためのロジック制御信号を生成するためのロジックユニットと、前記ロジックユニットが生成したロジック制御信号に基づいて、前記同期整流トランジスタを駆動するための駆動ユニットとを備えている。

さらに、本発明の好ましい技術的解決手段として、前記コンパレータモジュールは、前記電圧端子の電圧と前記基準モジュールが生成した第３基準電圧とを比較するための第２遮断コンパレータをさらに含む。

さらに、本発明の好ましい技術的解決手段として、前記分離型同期整流制御回路は、前記同期整流トランジスタの誤導通を防止するためのクランプ回路をさらに備える。

さらに、本発明の好ましい技術的解決手段として、前記一次側導通判断ユニットは、積分コンデンサと、２つのＮＭＯＳ（Ｎ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタから構成された第１カレントミラーと、２つのＰＭＯＳトランジスタから構成された第２カレントミラーと、コンパレータユニットと、プルダウンＮＭＯＳトランジスタとを含む。前記基準モジュールは、第１基準電圧をさらに生成する。前記第１カレントミラーは、前記時間設定用端子が高電位であるときに電流を生成し、さらに前記第２カレントミラーを介して前記積分コンデンサを充電するために用いられる。前記コンパレータユニットは、前記積分コンデンサの電圧と前記第１基準電圧とを比較し、当該比較結果に基づいて電位信号を出力するために用いられる。前記プルダウンＮＭＯＳトランジスタは、各導通／遮断周期が終了する際に、前記積分コンデンサにおける電圧をクリアするために用いられる。

さらに、本発明の好ましい技術的解決手段として、前記二次側不連続予測ユニットは、ゼロクランプを実現するためのＮＰＮトランジスタと、２つのＰＭＯＳトランジスタから構成された第３カレントミラーと、２つのＮＭＯＳトランジスタから構成された第４カレントミラーと、コンパレータユニットとを含む。前記基準モジュールは、第２基準電圧をさらに生成する。前記第３カレントミラーは、前記時間設定用端子が低電位であるときに電流を生成し、前記第４カレントミラーを介して積分コンデンサに放電するために用いられる。前記コンパレータユニットは、前記積分コンデンサの電圧と前記第２基準電圧とを比較し、当該比較結果に基づいて電位信号を出力するために用いられる。

さらに、本発明の好ましい技術的解決手段として、前記給電モジュールは、前記電圧端子が高電位であるときに電流を生成するための起動回路と、電圧を生成するための変調抵抗と、電圧の受取及び導通のために用いられる高電圧ＰＭＯＳトランジスタと、２つの分圧抵抗と、高電圧ＮＭＯＳトランジスタと、前記電圧端子が起動電圧に達したときに、前記２つの分圧抵抗の電圧と基準電位とを比較し、当該比較結果に基づいて電圧信号を出力して前記高電圧ＮＭＯＳトランジスタの遮断を制御するためのオペアンプ回路とを含む。

さらに、本発明の好ましい技術的解決手段として、前記給電モジュールは、当該制御回路の電源端子から前記電圧端子への電流の逆流を防止するためのＮＰＮトランジスタをさらに含む。

本発明は、前記分離型同期整流制御回路の制御装置をさらに提供する。本発明に係る制御装置は、二次側出力巻線の一端が前記分離型同期整流制御回路の接地端子及びバイパスコンデンサと接続され、前記二次側出力巻線の他端が地面に接続されている変圧器と、前記分離型同期整流制御回路の電源端子と接続され、前記分離型同期整流制御回路に安定した電圧を提供するためのバイパスコンデンサと、前記分離型同期整流制御回路の時間設定用端子と接続され、一次側が導通される時定数及び二次側の不連続時間予測の判断を設定するために用いられる時定数設定用抵抗と、前記時間設定用端子から流れた電流に基づいて、一次側が導通されているか否かを判断し、二次側の不連続時間を予測し、当該判断及び当該予測の結果に基づいてロジック制御信号を生成して前記同期整流トランジスタの導通又は遮断を駆動するための前記分離型同期整流制御回路と、前記電圧端子と接続され、コンデンサの出力のために用いられる出力コンデンサとを備えている。

本発明は、分離型同期整流制御方法をさらに提供する。本発明に係る制御方法は、一次側が導通される時定数を設定し、制御回路へ流れ込んだ電流により電流の積分を取得するステップと、前記電流の積分と設定値とを比較し、前記制御回路の電圧と基準電圧との大きさにより同期整流トランジスタの導通を制御するステップと、前記電流の積分に基づいて前記同期整流トランジスタの導通に必要な時間を予測し、当該予測した同期整流トランジスタの導通に必要な時間に基づいて遮蔽時間を提供するステップと、前記同期整流トランジスタの導通に実際に必な時間が前記遮蔽時間を超え、且つ、前記制御回路の電圧が前記基準電圧より大きい場合、前記同期整流トランジスタの遮断を制御するステップとを含む。

さらに、本発明の好ましい技術的解決手段として、前記同期整流トランジスタの導通に必要な時間は、前記時間設定用端子と出力グランドとが、二次側が電流を流し続ける際に生じた負の圧力差を推定することによって取得される。

本発明は、上記技術的解決手段を採用することにより、以下の技術的効果を奏する。本発明に係る分離型同期整流制御回路、その制御装置、及び、分離型同期整流制御方法によれば、一次側導通判断の方式により、同期整流トランジスタの誤導通が防止され、また、二次側の電流維持予測の方式により、同期整流トランジスタの早期誤遮断が防止される。改善されたＶＣＣ給電回路を採用することにより、電源システム作業の様々なモードにおいて十分な給電が保証される。また、精確な一次側導通判断回路、二次側の電流維持時間予測回路及びデュアル電圧の判断メカニズムを採用することにより、同期整流トランジスタは、複雑なシステム作業の状況において精確に動作することができる。

従来技術における１つの同期整流制御装置の構成概略図である。 従来技術におけるもう１つの同期整流制御装置の構成概略図である。 本発明に係る分離型同期整流制御装置の構成概略図である。 本発明に係る分離型同期整流制御回路の構成概略図である。 本発明における一次側導通判断ユニット及び二次側不連続予測ユニットの電気回路概略図である。 本発明における給電モジュールの電気回路概略図である。 本発明に係る各信号の波形図である。

以下、明細書の図面と併せて、本発明の実施形態について説明する。

図３に示すように、本発明に係る分離型同期整流制御装置は、分離型同期整流制御回路３０１、変圧器３０２、バイパスコンデンサ３０３、出力コンデンサ３０４、時定数設定用抵抗３０５を備えている。ここで、分離型同期整流制御回路３０１は、ＧＮＤ接地端子、ＶＣＣ電源端子、ＡＥ時間設定用端子及びＤ電圧端子を備えている。変圧器３０２における二次側出力巻線は、非ドット端子が分離型同期整流制御回路３０１のＧＮＤ接地端子及びバイパスコンデンサ３０３の一端と接続され、ドット端子が地面に接続されている。バイパスコンデンサ３０３の他端は、分離型同期整流制御回路３０１のＶＣＣ電源端子と接続されている。分離型同期整流制御回路３０１は、ＡＥ時間設定用端子が時定数設定用抵抗３０５と接続された後地面に接続され、Ｄ電圧端子が出力コンデンサ３０４と接続された後地面に接続されている。バイパスコンデンサ３０３は、作業するときの分離型同期整流制御回路３０１に安定した電圧を提供する。時定数設定用抵抗３０５は、分離型同期整流制御回路３０１内部の一次側導通回路の時定数及び二次側の不連続時間予測回路の判断を設定することができる。分離型同期整流制御回路３０１は、時間設定用端子から流れた電流に基づいて、一次側が導通されているか否かを判断し、二次側の不連続時間を予測し、当該判断及び当該予測の結果に基づいてロジック制御信号を生成して同期整流トランジスタの導通又は遮断を駆動するために用いられる。出力コンデンサ３０４は、分離型同期整流制御回路３０１の電圧端子と接続され、コンデンサの出力のために用いられる。

本発明に係る分離型同期整流制御回路３０１について、具体的な実施形態を挙げて説明するが、この実施形態に限定されない。図４に示された構成を参照されたい。分離型同期整流制御回路３０１は、給電モジュール４０１、基準モジュール４０５、導通コンパレータ４０２及び第１遮断コンパレータ４０３から構成されたコンパレータモジュール、一次側導通判断ユニット４０６、二次側不連続予測ユニット４０７、ロジックユニット４０８及び駆動ユニット４０９を含む。ここで、給電モジュール４０１は、一端が同期整流トランジスタ４１０のゲート電極及び分離型同期整流制御回路３０１のＤ電圧端子と接続され、他端が分離型同期整流制御回路３０１のＶＣＣ電源端子と接続され、分離型同期整流制御回路３０１に電圧を提供するために用いられる。基準モジュール４０５は、分離型同期整流制御回路３０１のＶＣＣ電源端子と接続され、少なくとも第１基準電圧及び第２基準電圧を生成するために用いられる。コンパレータモジュールは、入力端が同期整流トランジスタ４１０のゲート電極及び基準モジュール４０５のそれぞれと接続され、出力端がロジックユニット４０８の入力端と接続されている。導通コンパレータ４０２は、分離型同期整流制御回路３０１のＤ電圧端子の電圧と第１基準電圧とを比較するために用いられる。第１遮断コンパレータ４０３は、分離型同期整流制御回路３０１のＤ電圧端子の電圧と第２基準電圧とを比較するために用いられる。一次側導通判断ユニット４０６は、入力端が分離型同期整流制御回路３０１のＡＥ時間設定用端子と接続され、出力端がロジックユニット４０８の入力端と接続され、分離型同期整流制御回路３０１のＡＥ時間設定用端子から流れ込んだ電流に基づいて電流の積分を取得し、当該電流の積分と設定値との大きさを比較するために用いられる。二次側不連続予測ユニット４０７は、入力端が分離型同期整流制御回路３０１のＡＥ時間設定用端子と接続され、出力端がロジックユニット４０８の入力端と接続されている。二次側不連続予測ユニット４０７は、一次側導通判断ユニット４０６が取得した電流の積分に基づいて同期整流トランジスタ４１０の導通に必要な時間を予測し、当該予測した同期整流トランジスタ４１０の導通に必要な時間に基づいて遮蔽時間を提供し、当該遮蔽時間と同期整流トランジスタの導通に実際に必要な時間との長さを比較するために用いられる。ロジックユニット４０８の出力端は、駆動ユニット４０９の入力端と接続され、上記の比較結果に基づいて導通又は遮断ロジック制御信号を生成する。駆動ユニット４０９の出力端は、同期整流トランジスタ４１０のゲート電極と接続されている。同期整流トランジスタ４１０のゲート電極は、分離型同期整流制御回路３０１のＧＮＤ接地端子と接続されている。駆動ユニット４０９は、ロジックユニット４０８が生成した導通又は遮断ロジック制御信号により同期整流トランジスタ４１０を駆動するために用いられる。

一次側制御器が動作し始める際に、図４における分離型同期整流制御回路３０１のＤ電圧端子から高電圧が発生し始め、給電モジュール４０１を介して、ＶＣＣ電源端子が安定した電圧を確立する。一次側制御器が導通される際に、電気回路のＡＥ時間設定用端子及び図３における接地端子は、図３における時定数設定用抵抗３０５の作用により、電流が一次側導通判断ユニット４０６に流れ込んだ後電流の積分を取得する。電流の積分が設定値を超えた場合に、このときの分離型同期整流制御回路３０１におけるＤ電圧端子の電圧が第１基準電圧より小さければ、ロジックユニット４０８は、ロジック制御信号を生成し、駆動ユニット４０９を介して同期整流トランジスタ４１０を導通させる。二次側不連続予測ユニット４０７は、電流の積分に基づいて、同期整流トランジスタ４１０の導通に必要な時間Ｔｐを事前に予測し、当該予測した同期整流トランジスタ４１０の導通に必要な時間Ｔｐに基づいて遮蔽時間を提供するために用いられる。同期整流トランジスタ４１０の実際の導通時間が提供された遮蔽時間を超え、且つ、分離型同期整流制御回路３０１のＤ電圧端子の電圧が第２基準電圧より大きい場合、ロジックユニット４０８は、ロジック制御信号を生成し、駆動ユニット４０９を介して同期整流トランジスタ４１０を遮断する。

コンパレータモジュールは、第２遮断コンパレータ４０４をさらに含む。基準モジュール４０５は、第３基準電圧をさらに生成する。同様に、第２遮断コンパレータ４０４は、入力端が同期整流トランジスタ４１０のゲート電極及び基準モジュール４０５のそれぞれと接続され、出力端がロジックユニット４０８の入力端と接続されている。第２遮断コンパレータ４０４は、分離型同期整流制御回路３０１のＤ電圧端子の電圧と第３基準電圧とを比較するために用いられる。第２遮断コンパレータ４０４の作用により、分離型同期整流制御回路３０１のＤ電圧端子の電圧が同期整流トランジスタ４１０の導通に必要な時間Ｔｐにおいて第３基準電圧より大きい場合においても、ロジックユニット４０８は、ロジック制御信号を生成し、駆動ユニット４０９を介して同期整流トランジスタ４１０を直接に遮断する。

チップがパワーオンのときに、同期整流トランジスタ４１０自身の寄生コンデンサによる誤導通を防止するために、分離型同期整流制御回路３０１は、クランプ回路４１１をさらに含んでもよい。クランプ回路４１１は、一端が同期整流トランジスタ４１０のゲート電極と接続され、他端が分離型同期整流制御回路３０１の接地端子と接続されている。これにより、同期整流トランジスタ４１０の誤導通が防止される。

本発明に係る電気回路における一次側導通判断ユニット及び二次側不連続予測ユニットについても、具体的な実施形態を挙げて説明するが、当該実施形態に限定されない。図５に示す電気回路を参照されたい。一次側導通判断ユニットは、ＮＭＯＳトランジスタ５０１及びＮＭＯＳトランジスタ５０２から構成された第１カレントミラーと、ＰＭＯＳトランジスタ５０３及びＰＭＯＳトランジスタ５０４から構成された第２カレントミラーと、積分コンデンサ５０５と、プルダウンＮＭＯＳトランジスタ５０６と、コンパレータユニット５０７とを含む。第１カレントミラーは、入力端が分離型同期整流制御回路３０１のＡＥ時間設定用端子と接続され、出力端が第２カレントミラーの入力端と接続されている。第２カレントミラーの出力端は、積分コンデンサ５０５の一端及びコンパレータユニット５０７の第１入力端のそれぞれと接続されている。積分コンデンサ５０５の他端は、分離型同期整流制御回路３０１のＧＮＤ接地端子と接続されている。プルダウンＮＭＯＳトランジスタ５０６は、積分コンデンサ５０５の両端と並列接続されている。コンパレータユニット５０７の第２入力端は、基準モジュールと接続されている。基準モジュールは、第１基準電圧を生成する。一次側スイッチトランジスタが導通される際に、分離型同期整流制御回路３０１のＡＥ時間設定用端子は、高電位であり、ＮＭＯＳトランジスタ５０１及びＮＭＯＳトランジスタ５０２から構成された第１カレントミラーは、電流を生成し始め、第２カレントミラーを介して積分コンデンサ５０５を充電する。コンパレータユニット５０７は、積分コンデンサ５０５の電圧と基準モジュールが生成した第１基準電圧Ｖｒｅｆ１とを比較する。積分コンデンサ５０５の電圧が第１基準電圧Ｖｒｅｆ１より高い場合、コンパレータユニット５０７は、高電位信号ＰＢを出力する。このとき、一次側スイッチトランジスタが導通される。プルダウンＮＭＯＳトランジスタ５０６は、各導通周期が終了する際に、積分コンデンサ５０５における電圧をクリアするために用いられる。各導通周期は、同期整流トランジスタが導通されるときを示す。

図５に示すように、二次側不連続予測ユニットは主に、ＰＭＯＳトランジスタ５０８及びＰＭＯＳトランジスタ５０９から構成された第３カレントミラーと、ＮＭＯＳトランジスタ５１０及びＮＭＯＳトランジスタ５１１から構成された第４カレントミラーと、コンパレータユニット５１２と、ＮＰＮトランジスタ５１３とを含む。ＮＰＮトランジスタ５１３は、エミッタ電極が分離型同期整流制御回路３０１のＡＥ時間設定用端子と接続され、コレクタ電極が第３カレントミラーの入力端と接続されている。第３カレントミラーの出力端は、第４カレントミラーの入力端と接続されている。第４カレントミラーの出力端は、コンパレータユニット５１２の第１入力端及び積分コンデンサ５０５と接続されている。コンパレータユニット５１２の第２入力端は、基準モジュールと接続されている。基準モジュールは、第２基準電圧を生成する。同期整流トランジスタが導通される際に、分離型同期整流制御回路３０１のＡＥ時間設定用端子は、低電位であり、ＮＰＮトランジスタ５１３を介してゼロクランプを実現する。このときに、ＰＭＯＳトランジスタ５０８及びＰＭＯＳトランジスタ５０９から構成された第３カレントミラーが電流を生成し始め、当該電流は、ＮＭＯＳトランジスタ５１０及びＮＭＯＳトランジスタ５１１から構成された第４カレントミラーを介して積分コンデンサ５０５に流れ始める。コンパレータユニット５１２は、積分コンデンサ５０５の電圧と基準モジュールが生成した第２基準電圧Ｖｒｅｆ２とを比較する。積分コンデンサ５０５の電圧が第２基準電圧Ｖｒｅｆ２より低い場合、コンパレータユニット５１２は、低電位信号ＳＢを出力する。電気回路は、二次側の不連続時間が実際の不連続時間に近づいていると判断した場合、このときの電気回路におけるＤ電圧端子の電圧が第２基準電圧より高ければ、同期整流トランジスタを遮断する。

本発明は、給電モジュールにおける具体的な実施形態をさらに提供するが、この実施形態に限定されない。図６に示すように、給電モジュールは、高電圧ＰＭＯＳトランジスタ６０１、ＮＰＮトランジスタ６０２、変調抵抗６０３、起動抵抗６０４、オペアンプ回路６０５、分圧抵抗６０６、分圧抵抗６０７、高電圧ＮＭＯＳトランジスタ６０８、ＮＭＯＳトランジスタ６０９、ＮＭＯＳトランジスタ６１０及びプルダウントランジスタ６１１を含む。起動抵抗６０４、ＮＭＯＳトランジスタ６０９、ＮＭＯＳトランジスタ６１０及びプルダウントランジスタ６１１から構成された起動回路において、ＮＭＯＳトランジスタ６０９及びＮＭＯＳトランジスタ６１０は、第５カレントミラーを形成する。分離型同期整流制御回路３０１のＤ電圧端子が高電位である場合、電気回路がパワーオンされる前に、起動回路のＥＮ端子は、低電位信号であり、起動抵抗６０４及びＮＭＯＳトランジスタ６１０から構成された電気回路は、電流を生成する。ＮＭＯＳトランジスタ６０９を介して電気回路をプルダウンし、変調抵抗６０３において電圧を生成する。これにより、高電圧ＰＭＯＳトランジスタ６０１を導通させる。分離型同期整流制御回路３０１のＶＣＣ電源端子の電圧が起動電圧に達する際に、起動回路のＥＮ端子は、高電位信号であり、ＮＭＯＳトランジスタ６１１は導通され、ＮＭＯＳトランジスタ６０９は電流をプルダウンしない。このときの分離型同期整流制御回路３０１のＶＣＣ電源端子の電圧は、分圧抵抗６０６及び分圧抵抗６０７から構成された分圧抵抗ネットワーク及び基準モジュールが生成した基準電位と比較される。分離型同期整流制御回路３０１のＶＣＣ電源端子の電圧が設定値を超えた際に、オペアンプ回路６０５は、低電圧信号を出力する。これにより、高電圧ＮＭＯＳトランジスタ６０８が遮断され、変調抵抗６０３において電圧降下がなく、高電圧ＰＭＯＳトランジスタ６０１は遮断される。これにより、分離型同期整流制御回路３０１のＶＣＣ電源端子が安定した電圧を出力することが実現される。ＮＰＮトランジスタ６０２は、ダイオード接続であり、分離型同期整流制御回路３０１のＶＣＣ電源端子からＤ電圧端子への電流の逆流を防止する。

本発明に係る分離型同期整流制御回路及びその制御装置に基づいて、図７に示された波形図を取得することができる。ここで、ｐｗｍ信号は、一次側パワートランジスタの駆動信号である。ｇｎｄ信号は、二次側の出力グランドが分離型同期整流制御回路のＧＮＤ接地端子に対する波形である。ｇｎｄ信号の陰部分の積分面積が特定値より大きいことは、同期整流トランジスタを導通させるための必要な条件であり、これによりＤＣＭが干渉する際の誤判断が防止される。Ｄ信号は、同期整流トランジスタのドレイン端子が分離型同期整流制御回路のＧＮＤ接地端子に対する波形である。ＤＲＶ信号は、図４における同期整流トランジスタの駆動信号である。

本発明は、分離型同期整流制御方法をさらに提供する。当該方法は、本発明に係る分離型同期整流制御回路及びその制御装置に用いられることが可能であり、具体的には、一次側が導通される時定数を設定し、制御回路へ流れ込んだ電流により電流の積分を取得するステップと、当該電流の積分と設定値とを比較し、制御回路の電圧と基準電圧との大きさにより同期整流トランジスタの導通を制御するステップと、制御回路の電圧が基準電圧より小さい場合、同期整流トランジスタの導通を制御するステップとを含む。

電流の積分に基づいて同期整流トランジスタの導通に必要な時間を予測し、当該予測した同期整流トランジスタの導通に必要な時間に基づいて遮蔽時間を提供する。同期整流トランジスタの導通に実際に必要な時間が遮蔽時間を超え、且つ、制御回路の電圧が基準電圧より大きい場合、同期整流トランジスタの遮断を制御する。

好ましくは、上記方法において、一次側が導通される時定数の設定は、同期整流制御回路の時間設定用端子と出力グランドとの間に接続された時間設定抵抗を調整することにより、一次側の導通に必要な判断基準を調整する。同期整流トランジスタの導通に必要な時間は、同期整流制御回路の時間設定用端子と出力グランドとが、二次側が電流を流し続ける際に生じた負の圧力差を推定することによって取得される。

従って、本発明は、一次側導通判断回路、二次側の電流維持時間予測回路及びデュアル電圧の精確な判断メカニズムを同時に採用することにより、同期整流トランジスタが複雑なシステム作業の状況において精確に動作することを保証することができる。

以上、図面と併せて本発明に係る実施形態につい詳細に説明した。しかしながら、本発明は、上記実施形態に限定されない。当業者が有する知識範囲内において、本発明の趣旨から逸脱しない限り、様々な変更を行うことができる。

Claims (10)

1. 電力を供給するための給電モジュールと、
   少なくとも第１基準電圧及び第２基準電圧を生成するための基準モジュールと、
   当該制御回路の電圧端子の電圧と前記第１基準電圧とを比較するための導通コンパレータ及び前記電圧端子の電圧と前記第２基準電圧とを比較するための第１遮断コンパレータを含むコンパレータモジュールと、
   当該制御回路の時間設定用端子から流れた電流により電流の積分を取得し、当該電流の積分と設定値との大きさを比較するための一次側導通判断ユニットと、
   前記一次側導通判断ユニットが取得した電流の積分に基づいて同期整流トランジスタの導通に必要な時間を予測し、当該予測した同期整流トランジスタの導通に必要な時間に基づいて遮蔽時間を提供し、前記遮蔽時間と前記同期整流トランジスタの導通に実際に必要な時間との長さを比較するための二次側不連続予測ユニットと、
   前記導通コンパレータの比較結果及び前記一次側導通判断ユニットの比較結果に基づいて、前記同期整流トランジスタを導通させるためのロジック制御信号を生成し、前記第１遮断コンパレータの比較結果及び前記二次側不連続予測ユニットの比較結果に基づいて、前記同期整流トランジスタを遮断するためのロジック制御信号を生成するためのロジックユニットと、
   前記ロジックユニットが生成したロジック制御信号に基づいて、前記同期整流トランジスタを駆動するための駆動ユニットとを備えることを特徴とする分離型同期整流制御回路。
2. 前記コンパレータモジュールは、前記電圧端子の電圧と前記基準モジュールが生成した第３基準電圧とを比較するための第２遮断コンパレータをさらに含むことを特徴とする請求項１に記載の分離型同期整流制御回路。
3. 前記同期整流トランジスタの誤導通を防止するためのクランプ回路をさらに備えることを特徴とする請求項１に記載の分離型同期整流制御回路。
4. 前記一次側導通判断ユニットは、積分コンデンサと、２つのＰＭＯＳトランジスタから構成された第２カレントミラーと、２つのＮＭＯＳ（Ｎ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタから構成され、前記時間設定用端子が高電位であるときに電流を生成し、さらに前記第２カレントミラーを介して前記積分コンデンサを充電するための第１カレントミラーと、前記積分コンデンサの電圧と前記基準モジュールがさらに生成した第１基準電圧とを比較し、当該比較結果に基づいて電位信号を出力するためのコンパレータユニットと、各導通周期が終了する際に、前記積分コンデンサにおける電圧をクリアするためのプルダウンＮＭＯＳトランジスタとを含むことを特徴とする請求項１に記載の分離型同期整流制御回路。
5. 前記二次側不連続予測ユニットは、ゼロクランプを実現するためのＮＰＮトランジスタと、２つのＮＭＯＳトランジスタから構成された第４カレントミラーと、２つのＰＭＯＳトランジスタから構成され、前記時間設定用端子が低電位であるときに電流を生成し、前記第４カレントミラーを介して積分コンデンサに放電するための第３カレントミラーと、前記積分コンデンサの電圧と前記基準モジュールがさらに生成した第２基準電圧とを比較し、当該比較結果に基づいて電位信号を出力するためのコンパレータユニットとを含むことを特徴とする請求項１に記載の分離型同期整流制御回路。
6. 前記給電モジュールは、前記電圧端子が高電位であるときに電流を生成するための起動回路と、電圧を生成するための変調抵抗と、電圧の受取及び導通のために用いられる高電圧ＰＭＯＳトランジスタと、２つの分圧抵抗と、高電圧ＮＭＯＳトランジスタと、前記電圧端子が起動電圧に達したときに、前記２つの分圧抵抗の電圧と基準電位とを比較し、当該比較結果に基づいて電圧信号を出力して前記高電圧ＮＭＯＳトランジスタの遮断を制御するためのオペアンプ回路とを含むことを特徴とする請求項１に記載の分離型同期整流制御回路。
7. 前記給電モジュールは、当該制御回路の電源端子から前記電圧端子への電流の逆流を防止するためのＮＰＮトランジスタをさらに含むことを特徴とする請求項６に記載の分離型同期整流制御回路。
8. 二次側出力巻線の一端が前記分離型同期整流制御回路の接地端子及びバイパスコンデンサと接続され、前記二次側出力巻線の他端が地面に接続されている変圧器と、
   前記分離型同期整流制御回路の電源端子と接続され、前記分離型同期整流制御回路に安定した電圧を提供するためのバイパスコンデンサと、
   前記分離型同期整流制御回路の時間設定用端子と接続され、一次側が導通される時定数及び二次側の不連続時間予測の判断を設定するために用いられる時定数設定用抵抗と、
   前記時間設定用端子から流れた電流に基づいて、一次側が導通されているか否かを判断し、二次側の不連続時間を予測し、当該判断及び当該予測の結果に基づいてロジック制御信号を生成して前記同期整流トランジスタの導通又は遮断を駆動するための前記分離型同期整流制御回路と、
   前記電圧端子と接続され、コンデンサの出力のために用いられる出力コンデンサとを備えることを特徴とする請求項１〜７のいずれか１項に記載の分離型同期整流制御回路の制御装置。
9. 一次側が導通される時定数を設定し、制御回路へ流れ込んだ電流により電流の積分を取得するステップと、前記電流の積分と設定値とを比較し、前記制御回路の電圧と基準電圧との大きさにより同期整流トランジスタの導通を制御するステップと、
   前記電流の積分に基づいて前記同期整流トランジスタの導通に必要な時間を予測し、当該予測した同期整流トランジスタの導通に必要な時間に基づいて遮蔽時間を提供するステップと、前記同期整流トランジスタの導通に実際に必要な時間が前記遮蔽時間を超え、且つ、前記制御回路の電圧が前記基準電圧より大きい場合、前記同期整流トランジスタの遮断を制御するステップとを含むことを特徴とする分離型同期整流制御方法。
10. 前記同期整流トランジスタの導通に必要な時間は、前記制御回路の時間設定用端子と出力グランドとが、二次側が電流を流し続ける際に生じた負の圧力差を推定することによって取得されることを特徴とする請求項９に記載の分離型同期整流制御方法。