JP2017527798A - システムオンチップのエージング制御 - Google Patents

Abstract

半導体回路部品を含む１つ以上の装置及びシステムオンチップの中に広がる電気信号をモニターする少なくとも１つのエージングコントローラを備えるシステムオンチップのエージングを制御する方法。本方法は、その動作モードに関連したハードウェアパラメータを変えることによって、システムオンチップの少なくとも１つの装置にストレスを加えるステップと、少なくとも１つの装置の動作エイジ値に対応する差を決定するために、少なくとも１つの装置によって生じる電気信号と関連した少なくとも１つのパラメータを基準パラメータと比較するステップと、動作エイジ値が閾値エイジ値に等しいか又は超える場合にストレス状態値を決定するステップと、ストレス状態値に従って少なくとも１つの装置の動作モードを変更するステップと、を含む。方法を実行するシステムオンチップも開示される。【選択図】図１

Description

本発明は、例えば、マルチメディアコンテンツにアクセスするためのユーザの権利を管理する条件付きアクセスシステムで用いられる集積回路に組み込むシステムオンチップのハードウェアに実装されるセキュリティ手段に関する。特に、エージング又は信頼性が高い動作寿命は、システムオンチップに実装するハードウェア装置により制御される。

半導体部品の信頼性は動作中に低下する。事実、それらは温度及び電圧のような可変動作制約にさらされる。これらの制約によって、動作中に温度及び電圧に因る蓄積されたストレスと比例して、システムオンチップに多少関係する部品によって変化するエージング効果が生じる。

１つのそのようなエージング効果は、電荷キャリアがＣＭＯＳ（相補型金属酸化膜半導体）トランジスタのゲート酸化物の中にトラップされるときに起こるホットキャリア注入（ＨＣＩ）である。トラップされた電荷キャリアは、時間とともに蓄積して、トランジスタのゲート酸化物の中にビルトイン電荷を生成する。このトラップされた電荷は、トランジスタのチャネルを横切るキャリア移動度を減少させて、トランジスタ閾値電圧を変える。ホットキャリア注入は、動作温度及び電圧を増加させることによって悪化して、エイジに比例する蓄積効果を有する。

別のエージング効果は、電界、ホール、ケイ素-水素結合、及び温度に関連する電気化学反応によって生じるＮＭＯＳトランジスタに影響を及ぼす正バイアス温度安定性（ＰＢＴＩ）又はＰＭＯＳトランジスタに影響を及ぼす負バイアス温度安定性（ＮＢＴＩ）である。動作中に、ＤＣバイアス電圧は、ＮＭＯＳ又はＰＭＯＳトランジスタのゲート酸化物とシリコン基板の間にインタフェーストラップを生成する。これらのインタフェーストラップは、時間とともに蓄積して、閾値電圧を変えて、ＣＭＯＳトランジスタの駆動電流及び速度を減らす効果を有する。

ＨＣＩ及びＢＴＩ効果は、最終的に結合して、時間依存絶縁破壊（ＴＤＤＢ）として公知のプロセスでゲートスタックによる導管性経路を形成できる。例えば、非特許文献１は、種々のＣＭＯＳトランジスタエージング効果を詳細に記載している。

トランジスタエージングによる速度低下は、例えば、最近の刊行物及び技術動向により提案されるように回路クロック速度を最適化するために、オンチップセンサーで直接測定できる（非特許文献２参照）。ゲートエージングの測定は、システムオンチップ内の何らかの既存の電気経路におけるリング発振器の速度を観測することによって実現できる。

従って、集積回路の種々の内部部品は、局所的な動作電圧及び温度を受ける局所的な環境に、そして回路部品の特定のストレス履歴に応じて様々な信頼性が高い寿命を有する。利用頻度が高くて高ストレス環境にある部品は、信頼性が高い寿命が短い。

有料テレビの分野において、条件付きアクセスシステム（ＣＡＳ）又はデジタル権利管理（ＤＲＭ）方式は、主な目的として、権利を有する顧客だけがメディアコンテンツにアクセスすることができることを保証しなければならない。クライアント側の権利管理が、個人的なセキュアな複数回プログラマブルメモリ（例えばフラッシュ記憶装置）を組み込む専用ハードウエアセキュアトークン（例えばスマートカード）に基づく場合、高水準のセキュリティに通常達する。

ＣＡＳシステムの１つの特徴は、ユーザが、彼らが見ているコンテンツの代金を実際に払うことを確実にすることであり、周知の技術は、時間とともに費やすことができるクレジット又は「コイン」の購入に基づく。コインを含む電子「財布」は、通常、永続メモリ（例えばフラッシュメモリ）に格納されるファイルから成り立つ。電子財布は、固有識別子（ＵＩＤ）を組み込む所与のチップに独自に結合できる。そのため、ユーザはクレジットを共有することができない。チップＵＩＤは、永久にプログラムされるオンチップであり得て、これは、通常、ワンタイムプログラマブル（ＯＴＰ）メモリ又はヒューズでなされる。

米国特許出願公開第２００５／１３４３９４（Ａ１）号明細書 米国特許出願公開第２０１４／０９７８５６（Ａ１）号明細書

「先進ＣＭＯＳ技術におけるトランジスタエージング機構を特徴付けるためのオンチップ回路」 Ｊоｈｎ Ｐａｔｒｉｃｋ Ｋｅａｎｅ著、ミネソタ大学、２０１０年４月 「トランジスタエージング」 ＩＥＥＥ Ｓｐｅｃｔｒｕｍ、２０１３年７月 Ｒａｄｉｃ：「オンチップエージング及びフリップフロップ準安定測定のための標準セルベースセンサー」 Ｘｉａｏｘｉａｏ Ｗａｎｇら著、コネチカット大学 「先進ＣＭＯＳ技術におけるトランジスタエージング機構を特徴付けるためのオンチップ回路」 Ｊｏｈｎ Ｐａｔｒｉｃｋ Ｋｅａｎｅ著、ミネソタ大学、２０１０年４月 「ナノスケールＣＭＯＳのクロックスキューへのトランジスタエージング効果の影響の解析」 Ｍａｎｄｅｅｐ Ｓｉｎｇｈ Ｒａｎｄｈａｗａ著、サンフランシスコ州立大学、カリフォルニア、２０１１年５月 「回路エージングモニタリングのためのオンチップテストクロック制御方式」 Ｈｙｕｎｂｅａｎ Ｙｉ著、ＪＯＵＲＮＡＬ ＯＦ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＴＥＣＨＮＯＬＯＧＹ ＡＮＤ ＳＣＩＥＮＣＥ，ＶＯＬ．１３，ＮＯ．１、２０１３年２月

ヒューズは、システム構成及びセキュリティの設計で中心的役割を果たすことができる。ディープサブミクロン技術におけるそれらの実施は、通常、高価なアナログ半導体知的所有権コア（ＩＰコア）によってなされる。さらに、実施のセキュリティは、ＩＰコアプロバイダに残される。

エージングモニタリング技術は、例えば、特許文献１及び特許文献２に記載されている。

特許文献１は、半導体装置の寿命中に蓄積されるトランジスタ劣化の量をモニターするか又は特徴付ける方法及び装置を開示する。実質的に類似のトランジスタネットワーク又は回路を備えたリング発振器の対が設けられる。それが集積回路の寿命の間にストレスの下にあるように、集積回路の電源が入るとき、対のリング発振器の内の１つは使用可能にされる。一実施形態において、集積回路は、１つ以上の機能を実行する１つ以上の機能ブロック及び集積オンチップ特徴付け回路を含む。集積オンチップ特徴付け回路は、基準発振信号を発生する選択的に使用可能であるか又は基準のリング発振器、自励発振信号を発生する自励リング又はパターン駆動「エージングした」発振器、並びに選択的に使用可能なリング発振器及びエージングしたリング発振器に接続した比較回路を含む。比較回路はトランジスタ劣化の程度を決定する。

特徴付け回路により提供される劣化レベル出力は、集積回路の内外で使用できる。加えて、データの収集及びそれの処理は、自動的に実行されることができる。トランジスタ劣化情報が一緒に集められて、現場のすべての集積回路にわたって評価することができるように、ユーザシステムの現場にある集積回路は、トランジスタ劣化情報を中央データベースに渡すことができる。この情報は、特別な回路へのトランジスタエージングの影響、クリティカル速度経路、及び最大劣化を評価するためだけでなく、集積回路製品のための信頼性ガードバンドを用いることと関連したリスクとリターンを確認するためにも用いることができる。

特徴付け回路で測定される劣化レベルは、集積回路の装置の機能又はそのグローバルな挙動に影響を与えずに統計的目的及び信頼性評価の用に供する。

特許文献２は、集積回路の機能デバイスの性能を変えるエージングをモニターするセンサーを開示している。センサーは、動的エージングストレスを生成して、特徴付け、並びに／又は動的電圧スケーリング及び／若しくは動的周波数スケーリングの下で回路のエージング劣化のモニタリングを提供できる。リング発振器を含むエージングセンサーは、エージングによる集積回路の動作劣化を示す情報を提供する。機能装置のパラメータは、エージングセンサーにより提供されるエージング情報をモニターして、エージング情報に基づいて、機能装置のパラメータが機能装置の性能のエージングにより誘起された劣化を補償するように調整されなければならないかどうか決定するエージング補償論理によって制御できる。例えば、エージング補償論理が、エージングセンサーにより提供されるエージング情報に基づいて、機能装置のタイミング性能又はその一部が、現在の電圧及び／又は周波数で信頼できなくなっていると決定する場合、エージング補償論理は、例えば、機能回路に給電する電圧を増大させて、及び／又は信号周波数又はタイミングを調整して、タイミング性能を高めるように、機能装置のパラメータを変えることができる。

エージングセンサーの役割は、適切に集積回路の機能装置の劣化レベルを測定することである。周波数及び／又は電圧の変化のような値は、１つ以上の装置の劣化前と同じ集積回路の性能を維持するために、機能パラメータに作用することによってエージングによる劣化を補償するように更に構成されるエージング補償論理により収集される。

本発明の実施形態によるエージング制御の目的は、高セキュリティ・ハードウェア及びソフトウェア機能を必要とするシステムオンチップに実装されるヒューズの周知の概念の上述の欠点を解決することである。

実施形態によれば、請求項１に述べるようにシステムオンチップのエージングを制御する方法が開示される。

請求項８に述べるように１つ以上の装置のエージングを制御するように構成されるシステムオンチップも開示される。

エージングは、ＤＣ供給電圧の増大、ＡＣバイアス電圧の設定、又は発振回路温度を上げる抵抗の電流、或いはそれらの組み合わせのような、発振器のハードウェアパラメータを変化させるためにコマンドによってストレスを加えられる発振回路をモニターすることによって、暗号プロセッサ、メモリ管理ユニット、メモリ、通信インタフェースなどのような装置で制御されることができる。発振器の動作条件に関連したこれらのハードウェアパラメータは、動作時間に比例して、且つ所与の時間の間に又は周期的に印加されるストレスに比例して減少する信号周波数に影響を及ぼす。

発振信号周波数は、発振信号周波数の減少を示す差を決定するために、例えばストレスを加えられない発振器によって発生する基準周波数と比較される。周波数差は、発振器と関連した少なくとも１つの装置の動作エイジ値を表す。動作エイジ値が所定の閾値エイジ値に等しいか又は超える場合、ストレス状態値は、例えば値０から値１に、又は逆に移るビットの形で決定される。

ストレス状態値は、１つ以上の装置のエイジを決定して、例えば機能を使用不能にすることによって装置の動作モードを変更するためにモニターされる。一般に、各々１つ以上の装置と関連したいくつかの発振器は、いろいろな方法でストレスを加えられて、それらの個々のストレス状態値は、システムオンチップのグローバルなエージング状態を示す値の配列の形でメモリに格納できる。

値の配列は、ストレス状態値を表す各要素がシステムオンチップの装置と関連する、ビットの列、テーブル、又は配列の形であり得る。実施形態によれば、ストレス状態値は、装置が他の装置に関してより激しくストレスを加えられるかどうか決定することを可能にする装置と関連した閾値と比較できる。１つ以上の装置が閾値を超えていることを示す場合に、システムオンチップのグローバルな挙動は、例えばその１つ以上の機能を制限するか又は無効にすることによって変更できる。

システムオンチップの少なくとも１つの動作モードの１つ以上の機能を制限することは、処理速度の低下、その名目容量に関連するより低い動作メモリ容量、暗号化／解読能力の低下、記録されたユーザの権利のより早い失効期限などのような性能の損失をもたらす効果の少なくとも１つ又は組合せに結果としてなり得る。制限は、システムオンチップ機能を高いセキュリティレベルが必要とされない基本的動作モードに限定することもできる。

システムオンチップの少なくとも１つの動作モードの１つ以上の機能を無効にすることは、システムオンチップを構成する１つ以上の装置の動作を止めることによって誘導できる。例えば、解読装置のプロセッサは停止することができるか、或いは解読キー又はメモリに格納されたセキュリティに関連した他のデータへのアクセスはブロックすることができる。

エージングは、また、装置が半導体部品へのごくわずかな又は小さい制約を伴うスタンバイ状態から発振器に激しくストレスを加えることとなる高い活動率までにわたる数多くの機能を実行するシステムオンチップの動作モードに依存する。

実施形態によれば、エージングコントローラは、リング発振器の周波数以外の電気信号のパラメータ、即ち、タイミングパラメータ、例えばシステムオンチップの装置によって生じる信号の遷移時間又は伝播時間に作用できる。事実、発振周波数を減少させるエージングは、対応する基準信号と関連して信号伝播時間又は遷移時間を増大させる。

以下の詳細な説明は、添付図面を参照する。

各種装置に関連するリング発振器にストレスを加えることによってそれらのエージングを制御するように構成される本発明の一実施形態によるシステムオンチップの線図を示す。 時間及びエージングを加速する過電圧によって生じるストレスに応じてリング発振周波数の測定された変化の実施例を示す。 ストレスを加えられたリング発振器及びストレスを加えられないリング発振器の時間の相関関係における周波数変化の折れ線グラフを示す。

好ましい構成によれば、エージングコントローラは、装置エージングを測定するためにシステムオンチップＳＯＣに実装されたリング発振ＲＯ回路に基づいている。リング発振ＲＯ回路は、少なくとも１つの反転素子又はインバータと、バッファ、キャパシタンス、又は偶数のインバータから成る遅延素子を含む。周知の構成は、一連の直列に接続した奇数のＣＭＯＳインバータを含み、そこでは最後のインバータの出力は、第１のインバータの入力としてフィードバックされて、このようにリングを形成する。

現実のリング発振器ＲＯは、動作するために電力を必要とするだけであり、特定の閾値電圧より上で発振は自発的に始まる。発振の周波数を増大させるために、２つの方法が一般的に使われる。第１に、印加電圧を増大することができて、これは発振周波数及び消費電流を増大させる。回路に印加される最大許容電圧は、所与の発振器の速度を制限する。第２に、リングのより少ない数のインバータは、所与の電力消費に対してより高い周波数の発振を生じる。所与の供給電圧の基本振動数Ｆ_oscは、Ｆ_osc＝１／（Ｎ＊Ｔ）により算出される。そこでは、Ｎは、リングのインバータの数を表し、そしてＴは、単一インバータの時間遅延を表す。

エージングの効果が、トランジスタをより遅くすることによってそれらのスイッチング速度に影響を与えるので、１０〜１００のＭＯＳＦＥＴトランジスタを備えたリング発振器ＲＯは、時間とともに低くなるその基本周波数を示す。経時変化は、このように、リング発振器に含まれるそれぞれのインバータのトランジスタの数に正比例する。変化は、いろいろな方法、例えば、ＤＣ過電圧の印加、ＡＣ電圧バイアス、通常の動作温度より高い温度を誘導するレジスタの電流増加、又はそれらの組み合わせで、リング発振器ＲＯ回路にストレスを加えることによって増大することがあり得る。興味深い部分は、トランジスタのエージングを反転することができないということである。

下記の文書は、ＣＭＯＳプロセス技術で観察されるエージングの原因と効果を記載している。
［１］非特許文献２
（http://spectrum.ieee.org/semiconductors/processors/transistor-aging/0）
［２］非特許文献３
（www.engr.unconn.edu/~tehrani/publications/itc-2012-1.pdf）
［３］非特許文献４
(conservancy.umn.edu/bitstream/123382/1/Keane#umn#0130E#10992.pdf)
［４］非特許文献５
（userwww.sfsu.edu/necrc/files/thesis/thesis#report#Mandeep.pdf）
［５］非特許文献６
(www.jsts.org/html/journal/journal#files/2013/02/Year2013Volume13#01#11.pdf)

ホットキャリア注入（ＨＣＩ）、バイアス温度不安定（ＢＴＩ）、及び時間依存絶縁破壊（ＴＤＤＢ）又は酸化物破壊を含むゲートエージングのいくつかの原因がある。すべてのこれらの現象は、集積回路で大規模に使用するＭＯＳトランジスタの閾値電圧の変化に関与して、その有効期間にわたってゲート速度を段階的に落とすグローバルな効果を有する。この減速は、例えば、文書［１］により示唆されるように回路クロック速度を最適化するために、オンチップセンサーで直接測定できる。ゲートエージングの測定は、リング発振器の速度を観察することによって実現できる。文書［３］から取り入れた図２は、ストレス時間（秒）に応じて、そして発振器が過電圧によってストレスを加えられるときに、リング発振周波数の変化（％）を示す。これらの結果は、ＢＴＩが周波数にせいぜいわずかに依存していることを実証する。その一方で、ＨＣＩは増えたスイッチング活動によって低下する。より多くのスイッチングは、被試験装置のチャネルにより駆動される電流の増加となって、より多くのホットキャリアが存在することを意味する。ＨＣＩのべき乗指数（ｎ）の減少は、より高い周波数で観測することができて、それはこの場合明らかに低下の速い飽和に起因する。エージング機構ＢＴＩ及びＨＣＩの両方とも電圧によって低下し、そして低い電圧のＨＣＩのべき乗指数（ｎ）の減少は観察できる。これは、現実の動作条件により近い、低い電圧での破壊Ｓｉ―Ｏ（一酸化ケイ素）結合のありうる寄与の減少により説明された。回路又はゲートエージング測定は、このように、複雑なシステムオンチップ内の何か既存の電気経路に基づくことができる。

図１の装置Ｄ１、Ｄ２、Ｄ３のエージングの線図によって表した本発明の一実施形態によるシステムオンチップは、エージングコントローラＡＧＣにより制御されて、各装置は半導体回路部品を含む。一般に専用のソフトウェアプログラムで動作するハードウェア装置の形をした、エージングコントローラＡＧＣは、それらにストレスを加えるために、コマンドＳＩ１、ＳＩ２、ＳＩ３を関連するリング発振器ＲＯにアドレス指定を行う、即ち各装置Ｄ１、Ｄ２、Ｄ３に局所的に接続する。これらのコマンドは、所定時間中に又は期間内に、関連する装置Ｄ１、Ｄ２、Ｄ３のエージングに対応するリング発振器のエージングを加速するために、上述のハードウェアパラメータに作用する。

システムオンチップＳＯＣは、必要な機能に応じて動作モードの中で動作する。最も好ましくは、有料テレビ・セットトップボックスの実施例で、システムオンチップは、データ暗号化／暗号解読動作、ユーザ権利有効性時間チェック、コンテンツ視聴のための信用及び借方管理などに関係するセキュリティモジュールに含むことができる。

選択された装置のエージングは、他の装置に関してより高い供給電圧によって増大したストレス印加によって、それらの機能に従って加速される。特定のコマンドは、このように、動作温度を上げるためにも寄与するそれらの活動率、電力供給電圧又は電流値を増大させることによって、選択された装置と関連したリング発振器のストレスを管理できる。システムオンチップの待機モードにおいて、例えば高度なセキュリティ機能を有する装置が、基本的な機能だけを有するものより速く期限切れになるように、いくつかの装置はまだ完全に作動できるが、他はスイッチを切られる。

好ましい実施形態によれば、各装置Ｄ１、Ｄ２、Ｄ３は、以下でリング発振器ヒューズＲＯＦと呼ばれる特定の発振回路と関連付けることができる。「ヒューズ」という用語は、所与の動作エイジ値に達するときに、リング発振器が装置のいくつかの機能を変更するか又は使用不能にすることができることを意味する。

好ましくは奇数ＮのインバータＩＮ１．．．ＩＮＮにより構成されるリング発振器の形をした発振回路は、システムオンチップＳＯＣの動作中に周波数Ｆｏｓｃを有する信号を発生する。リング発振器は、エージングコントローラＡＧＣから受信したコマンドＳＩ１、ＳＩ２、ＳＩ３に従って、通常又はストレスを加えられない動作条件だけでなく、ストレスを加えられる条件でも動作する。

第１の比較器ＣＰ１は、初期化又は個人化段階の間に、Ｆｏｓｃの値を例えばシステムオンチップＳＯＣの不揮発性セットアップメモリに格納される基準周波数値Ｆｒｅｆと比較する。

基準周波数Ｆｒｅｆは、すべての装置Ｄ１、Ｄ２、Ｄ３に共通であるか、或いはそれらの活動率に応じて各装置又は所定グループの装置に特有であり得る。

実施形態によれば、基準周波数値Ｆｒｅｆは、システムオンチップＳＯＣの内部又は外部に配置される基準発生器によって発生するクロック信号の周波数と一致できる。

発振器信号周波数Ｆｏｓｃ値が基準周波数値Ｆｒｅｆと異なるときに、第１の比較器ＣＰ１は、関係の装置Ｄ１の動作エイジに対応する差の値ΔＦを決定する。システムオンチップＳＯＣの各装置Ｄ１、Ｄ２、Ｄ３は、好ましくは、エージング装置を選択的に使用可能にするために、それ自体のリング発振器ヒューズ装置ＲＯＦに関連付けることができる。各装置Ｄ１、Ｄ２、Ｄ３がその特定の活動率を有するので、基準周波数Ｆｒｅｆに関連して、発振器信号周波数Ｆｏｓｃの減少で測定されるエージング効果は、装置に特定でもある。

第１の比較器ＣＰ１の出力の動作エイジ値は、第２の比較器ＣＰ２によってリング発振器が関連する装置に特有の閾値動作エイジ値ＴＡと比較される。この閾値動作エイジ値ＴＡは、関係の実施形態に従って基準周波数値Ｆｒｅｆと類似の方法でシステムオンチップＳＯＣのセットアップメモリに最初に格納される。

２つの比較器を用いることは、システムオンチップＳＯＣを構成する異なる装置の機能に従って閾値エイジの異なる値だけでなく異なる値の基準周波数の間の特定の比較を可能にするという利点を有する。

動作エイジ値が閾値動作エイジ値ＴＡに等しいかそれより大きい場合、第２の比較器ＣＰ２は、例えば、ストレス状態値ＳＴに対応する２進値０又は１を出力する。好ましい実施形態において、１にセットされるストレス状態値ビットは、到達した動作エイジ値に対応する。即ち、ΔＦによって表した動作エイジ値は閾値エイジ値ＴＡに等しいかそれより高い。

実施形態によれば、動作エイジ値に対応する周波数差値ΔＦは、分化したストレス状態値を提供するために、複数の閾値動作エイジ値と比較することができる。例えば、印加ストレスに応じて、動作エイジ値は、第１の状態ＳＴ１により示される第１の閾値ＴＡ１に達して、それから特定の時間及びストレスが適用されたあと、動作エイジ値は、第２の状態ＳＴ２により示される第２の閾値ＴＡ２に達し、そして最終の閾値動作エイジ値ＴＡｎに及ぶ。精度、即ち、閾値の数及び閾値動作エイジ値の間の間隔は、装置活動率及び印加ストレスの作用におけるエージング進展に関する必要な情報に依存する。関係の装置の動作モードは、このように、異なる到達閾値エイジ値に依存することもできる。この場合、ストレス状態値テーブルが定められて、異なる閾値エイジ値並びに所定のストレス条件及び装置動作モードの下でそれらに達するのに必要とする期間を示すことができる。

ビット列
実施形態によれば、各装置に関連したストレス状態値は、ビット列でビットを形成することができて、そこでは、例えば、１にセットされる各ビットは、前記装置の、到達されたか超えられた動作エイジ値に対応する。別の実施形態では、ストレス状態値は、ビット０及び１のセットによって符号化することができて、列はセットの連結から生じて、各装置ストレス状態値を表す。

グローバルカウンタ
カウンタは、チップの一般的状態を決定するために用いることができる。検証プロセスの前に、カウンタは初期化される。各装置検証で、エイジ値が所定の閾値エイジ値に等しいか又はそれを超える場合、カウンタは更新される。プロセス終了後、カウンタの値は、システムオンチップのグローバル状態を示す閾値を超える装置の数を表す。カウンタが所定の閾値に達する場合、適切な措置を採ることができる。

装置カウンタ
更なる実施形態によれば、動作エイジ値に達するか又は超えるときに、各装置に関連したカウンタを更新できる。カウンタの更新は、カウンタがスタート値（一般に０にセットアップする）から増加するか、或いはシステムオンチップの初期化又は個人化段階の間にセットアップされた所定の値から減少することを意味する。この場合、各ストレス状態値は、例えばビット列実施形態のように連結によって値の列を形成するために用いることができるカウンタの値に対応する。

二重閾値
更なる実施形態によれば、閾値ストレス状態値は各装置に起因することがあり得る。所定の閾値エイジ値との比較の間、動作エイジ値と所定の閾値エイジ値の差は、装置状態ストレス値として格納される。一旦すべての装置にストレスが加えられると、値の配列はチップの挙動を表す。更なるグローバルなエージング値は、グローバルなストレス状態値を得るために、例えば、すべてのストレス状態値を合計することによって決定できる。この方法の違いは、装置当たり異なる重量を与えることである。ビット方法において（上記参照）、各装置は同じ重量を有し、そしてグローバルな状態値は、閾値を超えるビット（即ち装置）の数により決定される。二重閾値方法において、ストレス状態値が大きな差によって閾値を超える場合に、この差だけが動作モードの変更をトリグすることができる。

下表は、別個の閾値エイジ値ＤＴＡを各々有する３つの装置Ｄ１、Ｄ２、Ｄ３を示す。現在の装置の現在のストレス状態値ＳＴは、閾値を超える値ＴＥを決定するために、この閾値ＤＴＡと比較される。現在のストレス状態値ＳＴが閾値ＤＴＡ以下である場合に、結果ＴＥはゼロにセットされる。他の場合において、結果値ＴＥは、各閾値ＤＴＡの絶対変化を考慮するために、装置閾値エイジ値ＤＴＡに対して更に正規化できる。実施例において、装置閾値エイジ値ＤＴＡに対して相対的にパーセントで閾値を超える率ＴＥＲは、各装置のストレス強度評価を可能にするために算出される。値ＴＥを超える正規化された閾値は、従って、各装置に対して同じスケールであって、互いに比較できる値（閾値を超える率ＴＥＲ）を生じる。

次のステップは、率ＴＥＲを超えるすべての閾値を合計する（又は閾値を超える率ＴＥＲの平均を算出する）ことによって、グローバルなストレス状態値を決定することである。このグローバルなストレス状態値は、それから、システムオンチップのグローバルなストレス状態を決定するためにグローバルな閾値と比較できる。

いくつかの装置のストレス状態値又はグローバルなシステムオンチップストレス状態値を表す二進値又は二進値の列は、セキュアメモリＭ、例えば、エージングコントローラＡＧＣによってモニターされる不揮発性メモリ、ランダムアクセスメモリ、又はレジスタに格納できる。これらの値は、例えばチップが条件付きアクセスシステムで権利を得ることができる暗号計算を実行するために、固有キーを形成する暗号化目的のために用いることができる。

本発明の一実施形態のリング発振器ヒューズＲＯＦは、図３で示すように３つの動作モードに従って動作する。即ち、
オフモード：例えば電源がオフのときに、リング発振器ヒューズＲＯＦは不作動である。
読み出しモード：リング発振器ヒューズＲＯＦは、通常の条件で動作する。
ストレスモード：リング発振器ヒューズＲＯＦは、例えば高温又は過電圧のストレス条件で動作する。

図３によると、発振器の名目初期周波数ｆｉｎｉｔは、チップの製造時に測定されて、格納される。周波数は、リング発振器ヒューズＲＯＦに適用されるストレス強度及び時間に応じる傾斜に従って、その初期値ｆｉｎｉｔから時間とともに減少する。ストレスは、このように図３に点線部分で示すようにエージングを加速する。所与の時間後に、ストレスを加えられたリング発振器ヒューズＲＯＦの周波数は、差ΔＦを示すことによって実線部分により表されるストレスを加えられないリング発振器ヒューズＲＯＦの周波数より著しく低くなる。

システムオンチップは、リング発振器ヒューズＲＯＦと関連した各装置のストレス状態を示す多数のデータビットを決定するために用いることができる数千のリング発振器ヒューズＲＯＦを特徴付けることができる。リング発振器が、標準ライブラリセル（基本のＣＭＯＳインバータ）を使用して実装することができるので、それらの統合はシームレスであって、他の利用できるコアと自由に結合できる。

図１の線図によれば、システムオンチップの各装置Ｄ１、Ｄ２、Ｄ３は、各装置Ｄ１、Ｄ２、Ｄ３の特性に従って個々にストレスを加えられることが可能であるリング発振器ヒューズＲＯＦ１、ＲＯＦ２、ＲＯＦ３それぞれによって設けられる。グローバルなストレス状態値は、このように各装置に対して１ビットを有する３ビットの二進列によって表すことができる。実施例において、二進列［１００］は、他の装置Ｄ２、Ｄ３のリング発振器ヒューズＲＯＦが、閾値エイジ値に達するために十分にストレスを加えられなかったのに対して、第１の装置Ｄ１が、第２の比較器ＣＰ２に閾値ＴＡによってセットされるエイジに達することを意味する。システムオンチップのいくつかの機能が、期限切れであるとみなすことができるように、第１の装置Ｄ１は、エージングコントローラＡＧＣによって使用不能であり得る。

システムオンチップのグローバルなストレス状態値に対応する、特定の動作時間及びストレスの後に得られる列の二進値は、システムオンチップを使用して装置の挙動に作用できる管理センター又はクライアント支援サービスによって利用できる。グローバルなストレス状態は、例えば、ハードウェア及び／又はソフトウェア更新の必要を定めることを可能にするシステム又は装置の使用履歴のための装置ストレスレベルを決定するために用いることもできる。

実施形態によれば、エージングコントローラＡＧＣは、信号タイミングパラメータ、例えば、装置と関連した発振器によって発生する信号の周波数の代わりにシステムオンチップの装置によって生じる信号の遷移時間又は伝播時間を制御できる。デジタル信号の遷移時間は、信号が低い状態から高い状態へ又はその逆に進むためにかかる時間に対応する。伝播時間は、デジタル信号が回路の第１の位置から第２の位置へと流れるためにかかる時間に対応する。この時間は、２つの位置の間の時間的推移として測定される。発振器周波数の減少の他に、半導体を含む回路のエージングの結果は、対応する基準信号との関連で信号遷移時間又は信号伝播時間の増加である。

この場合、エージングコントローラは、例えば、より高い電力供給電圧又は電流でそれらの活動率を上昇させることによって、所定時間の間に又は周期的に装置にストレスを加える。周波数値の代わりに、エージングコントローラは、ストレスを加えられた装置で測定された信号タイミングをストレスにさらされない装置によって生じる基準信号の対応するタイミングと比較する。

上記の方法及びエージングコントローラは、装置又は機能の満了がセキュリティ目的のために選択的に管理されなければならない多くの種類の装置において効率的な方法で適用できる。

本発明の方法の実施形態によれば、各装置は個々の閾値エイジ値ＤＴＡを備える。各装置ストレス状態値の符号化は、
各装置の現在のストレス状態値ＳＴを前記装置の閾値エイジ値ＤＴＡと比較するステップと、
現在のストレス状態値ＳＴが閾値エイジ値ＤＴＡより小さい場合、閾値を超える値ＴＥをゼロにセットするステップと、
現在のストレス状態値ＳＴが閾値エイジ値ＤＴＡに等しいかそれより大きい場合、閾値を超える値ＴＥを生じるステップと、
各装置に対して閾値を超える率ＴＥＲを得るために、閾値エイジ値ＤＴＡに関して閾値を超える値ＴＥを正規化するステップと、
各装置の閾値を超える率ＴＥＲの合計又は平均値を算出することによってグローバルなストレス状態値を決定するステップと、
システムオンチップのグローバルなストレス状態を決定するために、グローバルなストレス状態値をグローバルな閾値と比較するステップと、
グローバルなストレス状態値がグローバルな閾値に等しいかそれより大きい場合、システムオンチップのグローバルな挙動を変更するステップと、を含む。

本開示の実施形態が、特定の実施形態例に関して記載されたけれども、さまざまな変更態様及び改変が、これらの実施形態のより幅広い範囲を逸脱しないでこれらの実施形態になされることができることは明白である。従って、明細書及び図面は、限定的意味よりはむしろ例証とみなすべきである。本願明細書の部分を形成する添付図面は、実例として、そして限定せずに、内容を実践できる特定の実施形態を示す。例示される実施形態は、当業者が本願明細書に開示される教示を実行できるために、十分詳細に記載されている。構造的及び論理的置換並びに変更が、本開示の要旨を逸脱しない範囲でなされることができるように、他の実施形態はそれから利用されて、導き出すことができる。この詳細な説明は、従って、限定的であると考えるべきではなく、そしてさまざまな実施形態の範囲は、この種の請求項が受ける権利がある等価物の全範囲とともに、添付の請求の範囲によってだけ規定される。

本発明の内容のこの種の実施形態は、本明細書において個々に及び／又は集合的に、「発明」という用語によって、単に便宜のために、そして１つ以上が実際に開示される場合に本願の範囲をいかなる単一の発明の概念にも自発的に限定することを意図せずに参照できる。このように、特定の実施形態が例示されて、本願明細書に記載されるけれども、同じ目的を達成すると判断されたいかなる装置も示された特定の実施形態と置換できると理解すべきである。本開示は、さまざまな実施形態のありとあらゆる改作又は改変をカバーすることを目的とする。前記実施形態の組合せ、及び本願明細書に特に記載されていない他の実施形態は、前記説明をチェックすると即座に当業者にとって明らかである。

Claims (15)

1. 半導体回路部品を含む１つ以上の装置（Ｄ１、Ｄ２、Ｄ３、．．．）及びシステムオンチップ（ＳＯＣ）の中を広がる電気信号をモニターする少なくとも１つのエージングコントローラ（ＡＧＣ）を備え、各装置は少なくとも１つの動作モードを有するシステムオンチップ（ＳＯＣ）のエージングを制御する方法であって、
   前記エージングコントローラ（ＡＧＣ）によって、少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）の前記少なくとも１つの動作モードに関連したハードウェアパラメータを変化させることにより、前記システムオンチップ（ＳＯＣ）の前記少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）にストレスを加えるステップと、
   前記少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）の動作エイジ値に対応する差を決定するために、前記エージングコントローラ（ＡＧＣ）によって、前記少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）によって生じる電気信号に関連した少なくとも１つのパラメータを基準パラメータと比較するステップと、
   前記動作エイジ値が、所定の閾値エイジ値（ＴＡ）に等しいか又はそれを超える場合、ストレス状態値（ＳＴ）を決定するステップと、
   を含む方法において、
   各装置（Ｄ１、Ｄ２、Ｄ３、．．．）と関連した二進値として前記ストレス状態値（ＳＴ）を符号化するステップと、
   １つ以上の二進値により形成される値の配列に従ってシステムオンチップ（ＳＯＣ）の前記少なくとも１つの動作モードにおいて１つ以上の機能を制限するか又は無効にするステップと、
   を含むことを特徴とする方法。
2. 前記エージングコントローラ（ＡＧＣ）は、前記装置動作時間及び印加ストレスによって低下する周波数（Ｆｏｓｃ）を有する信号を発生する、少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）と関連した発振回路（ＲＯＦ１、ＲＯＦ２、ＲＯＦ３、．．．）を備え、前記周波数（Ｆｏｓｃ）は、前記少なくとも１つの装置の動作エイジ値に対応する差（ΔＦ）を決定するために、基準周波数（Ｆｒｅｆ）と比較されることを特徴とする請求項１に記載の方法。
3. 前記発振回路（ＲＯＦ１、ＲＯＦ２、ＲＯＦ３、．．．）は、直列に接続した奇数のＣＭＯＳインバータ（ＩＮ１、．．．、ＩＮＮ）を含むチェーンから構成されるリング発振器を備え、そこでは、最後のインバータ（ＩＮＮ）の出力は、第１のインバータ（ＩＮ１）の入力としてフィードバックされることを特徴とする請求項２に記載の方法。
4. 前記発振回路（ＲＯＦ１、ＲＯＦ２、ＲＯＦ３、．．．）は、所定時間中に又は期間内に、ＤＣ過電圧、ＡＣ電圧バイアス、通常の動作温度より高い温度を誘導する抵抗の電流増加、又はそれらの組み合わせを含むハードウェアパラメータ変化を管理するコマンド（ＳＩ１、ＳＩ２、ＳＩ３、．．．）によってストレスを加えられることを特徴とする請求項２又は３に記載の方法。
5. 前記基準周波数（Ｆｒｅｆ）の値は、最初に前記システムオンチップ（ＳＯＣ）の不揮発性セットアップメモリに格納されるか、又は基準発生器によって発生するクロック信号により提供されて、前記発生器は、前記システムオンチップ（ＳＯＣ）の内部又は外部に配置されることを特徴とする請求項２乃至４のいずれか１項に記載の方法。
6. 前記値の配列は、一組の装置（Ｄ１、Ｄ２、Ｄ３、．．．）と関連した前記ストレス状態値（ＳＴ）を表す二進列を形成し、前記二進列は、前記エージングコントローラ（ＡＧＣ）によってモニターされるセキュアメモリ（Ｍ）に格納されて、暗号計算を実行するために固有キーを形成するために用いることを特徴とする請求項１乃至５のいずれか１項に記載の方法。
7. 前記エージングコントローラ（ＡＧＣ）は、前記システムオンチップ（ＳＯＣ）の少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）によって生じる信号の遷移時間又は伝播時間を含む信号タイミングパラメータを制御し、前記信号タイミングパラメータは、前記装置動作時間及び印加ストレスによって増大し、ストレスを加えられた装置（Ｄ１、Ｄ２、Ｄ３、．．．）の前記信号タイミングパラメータは、前記少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）の動作エイジ値に対応する差を決定するために基準信号と比較されることを特徴とする請求項１に記載の方法。
8. 半導体回路部品を含む１つ以上の装置（Ｄ１、Ｄ２、Ｄ３、．．．）、及びシステムオンチップ（ＳＯＣ）の中を広がる電気信号をモニターするように構成される少なくとも１つのエージングコントローラ（ＡＧＣ）のエージングを制御するように構成されるシステムオンチップ（ＳＯＣ）であって、各装置（Ｄ１、Ｄ２、Ｄ３、．．．）は少なくとも１つの動作モードを有し、前記エージングコントローラ（ＳＯＣ）は、
   前記少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）の前記少なくとも１つの動作モードに関連したハードウェアパラメータを変化させることによって、前記システムオンチップ（ＳＯＣ）の少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）にストレスを加え、
   前記少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）の動作エイジ値に対応する差を決定するために、前記少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）によって生じる電気信号と関連した少なくとも１つのパラメータを基準パラメータと比較し、
   前記動作エイジ値が所定の閾値エイジ値（ＴＡ）に等しいか又は超える場合に、ストレス状態値（ＳＴ）を決定するように更に構成されるシステムオンチップ（ＳＯＣ）において、
   前記エージングコントローラ（ＡＧＣ）は、各装置（Ｄ１、Ｄ２、Ｄ３、．．．）と関連した二進値として前記ストレス状態値（ＳＴ）を符号化し、そして１つ以上の二進値により形成される値の配列に従って前記システムオンチップ（ＳＯＣ）の前記少なくとも１つの動作モードにおいて１つ以上の機能を制限するか又は無効にするように更に構成されることを特徴とするシステムオンチップ（ＳＯＣ）。
9. 前記エージングコントローラ（ＡＧＣ）は、前記装置動作時間及び印加ストレスによって低下する周波数（Ｆｏｓｃ）を有する信号を発生するように構成される少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）と関連した発振回路（ＲＯＦ１、ＲＯＦ２、ＲＯＦ３、．．．）を備え、前記エージングコントローラ（ＡＧＣ）は、前記周波数（Ｆｏｓｃ）を基準周波数（Ｆｒｅｆ）と比較して、少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）と関連した前記少なくとも１つの装置の動作エイジ値に対応する差（ΔＦ）を決定するように更に構成されることを特徴とする請求項８に記載のシステムオンチップ（ＳＯＣ）。
10. 前記発振回路（ＲＯＦ１、ＲＯＦ２、ＲＯＦ３、．．．）は、直列に接続した奇数のＣＭＯＳインバータ（ＩＮ１、．．．、ＩＮＮ）を含むチェーンから構成されるリング発振器を備え、そこでは、最後のインバータ（ＩＮＮ）の出力は、第１のインバータ（ＩＮ１）の入力としてフィードバックされることを特徴とする請求項９に記載のシステムオンチップ（ＳＯＣ）。
11. 前記発振回路（ＲＯＦ１、ＲＯＦ２、ＲＯＦ３、．．．）の前記ストレスは、所定時間中に又は期間内に、ＤＣ過電圧、ＡＣ電圧バイアス、通常の動作温度より高い温度を誘導する抵抗の電流増大、又はそれらの組み合わせを含むハードウェアパラメータ変化に作用するコマンド（ＳＩ１、ＳＩ２、ＳＩ３、．．．）を含むことを特徴とする請求項９又は１０に記載のシステムオンチップ（ＳＯＣ）。
12. 前記基準周波数（Ｆｒｅｆ）の値は、最初に前記システムオンチップ（ＳＯＣ）の不揮発性セットアップメモリに格納されるか、又は前記システムオンチップ（ＳＯＣ）の内部又は外部に配置される基準発生器によって発生するクロック信号により提供されることを特徴とする請求項９乃至１１のいずれか１項に記載のシステムオンチップ（ＳＯＣ）。
13. 前記値の配列は、一組の装置（Ｄ１、Ｄ２、Ｄ３、．．．）と関連した前記ストレス状態値（ＳＴ）を表す二進列を形成し、前記二進列は、前記エージングコントローラ（ＡＧＣ）によってモニターされるセキュアメモリ（Ｍ）に格納されて、暗号計算を実行するために固有キーとして用いるように構成されることを特徴とする請求項９乃至１２のいずれか１項に記載のシステムオンチップ（ＳＯＣ）。
14. 前記エージングコントローラ（ＡＧＣ）は、前記システムオンチップ（ＳＯＣ）の少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）によって生じる信号の遷移時間又は伝播時間を含む信号タイミングパラメータを制御するように構成され、前記信号タイミングパラメータは、前記装置動作時間及び所定時間中又は期間内に印加されるストレスによって増大し、前記エージングコントローラ（ＡＧＣ）は、ストレスを加えられた装置（Ｄ１、Ｄ２、Ｄ３、．．．）の信号タイミングパラメータを基準信号の前記信号タイミングパラメータと比較して、前記少なくとも１つの装置（Ｄ１、Ｄ２、Ｄ３、．．．）の動作エイジ値に対応する差を決定するように更に構成されることを特徴とする請求項８に記載のシステムオンチップ。
15. 前記エージングコントローラ（ＡＧＣ）は、
    前記リング発振回路（ＲＯＦ１、ＲＯＦ２、ＲＯＦ３、．．．）の少なくとも１つの動作モードに関連したハードウェアパラメータに作用するストレスを加えるコマンド（ＳＩ１、ＳＩ２、ＳＩ３、．．．）を受信するように構成される入力インタフェースと、
    前記信号周波数（Ｆｏｓｃ）を基準周波数（Ｆｒｅｆ）と比較して、前記リング発振器（ＲＯＦ１、ＲＯＦ２、ＲＯＦ３、．．．）の動作エイジ値に対応する前記信号周波数（Ｆｏｓｃ）の低下を示す差（ΔＦ）を決定するように構成される第１の比較器（ＣＰ１）と、
    前記動作エイジ値を閾値エイジ値（ＴＡ）と比較して、ストレス状態値（ＳＴ）を出力するように構成される第２の比較器（ＣＰ２）と、
    を更に備えることを特徴とする請求項１０に記載のシステムオンチップ。

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