JP2017523615A - Ｉｃ製造プロセスモデルのパラメータを決定するための方法 - Google Patents

Ｉｃ製造プロセスモデルのパラメータを決定するための方法 Download PDF

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Abstract

本発明に従って、ＩＣ製造モデルが開示され、入力変数及び出力変数が、較正パターンセットを用いて測定される。モデルは、ＰＳＦを含むことも含まないこともできる。出力変数は、プリントされたパターンとターゲットパターン又はシミュレーションパターンとの間の寸法バイアスであってもよい。それはまた、実験適合閾値（ｔｈｒｅｓｈｏｌｄ ｔｏ ｍｅｅｔ ｅｘｐｅｒｉｍｅｎｔ）（ＴＴＭＥ）とすることができる。入力変数は、好ましくはズレ角及び畳み込み手順を含む変形関数と共にカーネル関数を用いるメトリックによって定義されてもよい。入力変数と出力変数との間の関数又は連合関係が定義される。好ましくは、この定義は、正規化ステップ及び補間ステップを含む。有利なことに、補間ステップは、クリギングタイプである。本発明は、ＩＣ製造、シミュレーション又は検査プロセスのはるかにより正確なモデリングを達成する。

Description

本発明は、特に、電子又は光リソグラフィの分野に適用される。本発明は、数あるプロセスの中で特に、マスク書き込み及び直接書き込みに適用される。本発明はまた、ナノインプリント、ＤＳＡ（誘導自己組織化）、エッチング、ＣＭＰ（化学機械研磨／平坦化）、アニーリング、ベーキング、測定など、半導体製造プロセスの他のステップに適用される。
マスク書き込み又は直接書き込みのプロセス中に、幾つかの要因が、エラーを誘発するように、且つ期待値パターンの忠実度の達成を妨げるように寄与する。これらの要因の幾つかは、電子散乱（前方及び後方）、レジスト拡散、レジストの厚さ、エッチング、フレア、かぶり、計測、加熱等である。分解能を改善し、且つこれらの現象の影響を低減するために、とりわけ、近接効果補正（ＰＥＣ）、かぶり効果補正（ＦＥＣ）、エッチング補償の幾つかの戦略がある。戦略は、各効果の影響の予測に基づき、その後、ドース及び／又はジオメトリ補償によるこれらに対する補正が続く。従って、補正の質は、現象を予測するために用いられるモデルの質に依存し、前記モデルは、或る製造プロセスから別の製造プロセスへと異なる。モデル及び補正の高い精度は、確かに得ることができるが、しかし高い計算コストがかかる。
２つのモデル、即ち、電子近接効果を予測する第１のモデル、及びレジストモデルと呼ばれることが多い、全ての他の効果を予測する第２のモデルへのモデルの分解を用いることが常識になった。
当該技術分野において、電子近接効果の予測は、レジストレベルにおいて空中像を与えるためにターゲット設計で畳み込まれる異なるタイプの（ガウス又は他の）１つ又は複数の点広がり関数（ＰＳＦ）を用いて実行される。
レジストモデルのパラメータはまた、ターゲット設計の特徴から計算されなければならず、その結果、モデルは、設計における様々なパターン構成用の閾値を正確に表す。レジストモデルは、電子モデルの欠陥を補正すること、及び製造プロセスの他のステップ、特にレジスト現像と同様に露光プロセスの効果を表すことが同時にできるべきである。
特に、適切なレジストモデルを定義するために、複数のモデルが開示され用いられてきた。
− タイプＩモデル：それらは、一定のエネルギ閾値によって特徴付けられ、一定のエネルギ閾値は、（ネガレジストの場合に）エネルギレベル、即ちその上ではレジストとビームの相互作用がパターンを明らかにするエネルギレベルを規定すると考えられる。
− タイプＩＩモデル：それらは、空中画像のローカル、半グローバル又はグローバル特性の多項式関数として、ターゲット設計の各サブパートの輪郭上で定義される可変バイアスと、上記で定義された一定エネルギ閾値の組み合わせによって特徴付けられる。これらのタイプＩＩモデルの例が、Ｄｕｎｎ ｅｔ ａｌｉｉ，（２００９）“Ｅｔｃｈ Ａｗａｒｅ Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：Ａ Ｆｉｒｓｔ Ｓｔｅｐ Ｔｏｗａｒｄ Ｉｎｔｅｇｒａｔｅｄ Ｐａｔｔｅｒｎ Ｅｎｇｉｎｅｅｒｉｎｇ”，Ｏｐｔｉｃａｌ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＸＸＩＩ，ｐｒｏｃ．ＳＰＩＥ ｖｏｌ ７２７４；Ｑ．Ｌｉｕ ｅｔ ａｌｉｉ（２０１０）．“Ｓｔｕｄｙ ｏｆ Ｍｏｄｅｌ ｂａｓｅｄ ｅｔｃｈ ｂｉａｓ ｒｅｔａｒｇｅｔ ｆｏｒ ＯＰＣ”，Ｏｐｔｉｃａｌ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＸＸＩＩ，ｐｒｏｃ ＳＰＩＥ ｖｏｌ ７６４０；Ｊ．−Ｇ．Ｐａｒｋ ｅｔ ａｌｉｉ（２０１１），‘Ｔｈｅ ｅｆｆｅｃｔｉｖｅ ｅｔｃｈ ｐｒｏｃｅｓｓ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ｉｍｐｒｏｖｉｎｇ ｏｎ ｃｈｉｐ ＣＤ ｖａｒｉａｔｉｏｎ ｉｎ ２０ ｎｍ ｎｏｄｅ ＤＲＡＭ ｇａｔｅ’，Ｄｅｓｉｇｎ ｆｏｒ Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ ｔｈｏｕｇｈ Ｄｅｓｉｇｎ−Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ Ｖ，ｐｒｏｃ．ＳＰＩＥ ｖｏｌ ７９７４によって開示されている。これらのタイプＩＩのモデルにおいて、バイアスを計算するために考慮されるパラメータは、設計のサイズ、設計の部分間のスペース、又は設計の密度である。
タイプＩＩＩモデル：これらのモデルは、タイプＩＩモデルと同じタイプのパラメータ及び関数を用い、可変エネルギ閾値に基づいて別の公式化に対応する。このタイプＩＩＩモデルの開示は、Ｃｏｂｂ，Ｎ．Ｂ．；Ｚａｋｈｏｒ，Ａ．；Ｒｅｉｈａｎｉ，Ｍ．；Ｊａｈａｎｓｏｏｚ，Ｆ．＆ Ｒａｇｈａｖａｎ，Ｖ．Ｎ．Ｅｘｐｅｒｉｍｅｎｔａｌ ｒｅｓｕｌｔｓ ｏｎ ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｗｉｔｈ ｖａｒｉａｂｌｅ−ｔｈｒｅｓｈｏｌｄ ｒｅｓｉｓｔ ｍｏｄｅｌ Ｐｒｏｃ．ＳＰＩＥ，１９９７，３０５１，４５８−４６で見つけることができる。タイプＩモデルは、特に幾つかの重要なパターン用には十分に正確ではないと分かった。何故なら、一定のエネルギ閾値が、ターゲット面上の全ての物理的な作用を表すわけではないからである。
タイプＩＩ及びタイプＩＩＩモデルは、事例の大半において働いていないと、出願人による実験的使用によって示された。これは、多項式表現が、全ての実験的挙動は含まない可能性があるからである。選択される変数は、設計パターンの幾つかの部分用には十分に正確に働くが、それらは、他の部分には働かない可能性があり、そこにおいて、それらは、物理的特性の表現にどんな改善ももたらさず、且つまたシナリオの悪化につながる可能性がある。また、電子効果及びプロセス効果を表すために、２つの異なるモデルの代わりに（かかる組み合わせは時間がかかる）１つのモデルを用いることが、幾つかの状況で面白い可能性がある。
Ｄｕｎｎ ｅｔ ａｌｉｉ，（２００９）"Ｅｔｃｈ Ａｗａｒｅ Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：Ａ Ｆｉｒｓｔ Ｓｔｅｐ Ｔｏｗａｒｄ Ｉｎｔｅｇｒａｔｅｄ Ｐａｔｔｅｒｎ Ｅｎｇｉｎｅｅｒｉｎｇ"，Ｏｐｔｉｃａｌ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＸＸＩＩ，ｐｒｏｃ．ＳＰＩＥ ｖｏｌ ７２７４ Ｑ．Ｌｉｕ ｅｔ ａｌｉｉ（２０１０）．"Ｓｔｕｄｙ ｏｆ Ｍｏｄｅｌ ｂａｓｅｄ ｅｔｃｈ ｂｉａｓ ｒｅｔａｒｇｅｔ ｆｏｒ ＯＰＣ"，Ｏｐｔｉｃａｌ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＸＸＩＩ，ｐｒｏｃ ＳＰＩＥ ｖｏｌ ７６４０ Ｊ．−Ｇ．Ｐａｒｋ ｅｔ ａｌｉｉ（２０１１），‘Ｔｈｅ ｅｆｆｅｃｔｉｖｅ ｅｔｃｈ ｐｒｏｃｅｓｓ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ｉｍｐｒｏｖｉｎｇ ｏｎ ｃｈｉｐ ＣＤ ｖａｒｉａｔｉｏｎ ｉｎ ２０ ｎｍ ｎｏｄｅ ＤＲＡＭ ｇａｔｅ’，Ｄｅｓｉｇｎ ｆｏｒ Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ ｔｈｏｕｇｈ Ｄｅｓｉｇｎ−Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ Ｖ，ｐｒｏｃ．ＳＰＩＥ ｖｏｌ ７９７４ Ｃｏｂｂ，Ｎ．Ｂ．；Ｚａｋｈｏｒ，Ａ．；Ｒｅｉｈａｎｉ，Ｍ．；Ｊａｈａｎｓｏｏｚ，Ｆ．＆ Ｒａｇｈａｖａｎ，Ｖ．Ｎ．Ｅｘｐｅｒｉｍｅｎｔａｌ ｒｅｓｕｌｔｓ ｏｎ ｏｐｔｉｃａｌ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｗｉｔｈ ｖａｒｉａｂｌｅ−ｔｈｒｅｓｈｏｌｄ ｒｅｓｉｓｔ ｍｏｄｅｌ Ｐｒｏｃ．ＳＰＩＥ，１９９７，３０５１，４５８−４６
本発明は、多項式としても（又はどんな所定の関数としても）アプリオリに定義されず、較正手順によって設計される単一のモデルを提供することによって、先行技術の前述の問題を克服する。提案されるモデルは、ＩＣ製造プロセス、特にリソグラフィ、レジスト、エッチング、ローディング等において行われる全ての電子的、物理的、機械的又は化学的現象を表すために用いられてもよい。
この趣旨で、本発明は、基板上にプリントされるターゲット設計によって画定された半導体集積回路を製造するためのプロセスモデルをコンピュータで決定するための方法であって、前記方法が、複数のパターンを含む較正セットを選択することと、前記複数のパターンの特徴における変動を表す少なくとも１つの入力変数を選択することと、複数のパターン上の多くのポイントにおいて少なくとも１つの入力変数の第１の一連の値を決定することによって、少なくとも１つの入力変数の一連の値を取得することと、多くのポイントにおいて、較正セットのパターンのプリントを表す出力変数の第２の一連の値の数を計算することと、少なくとも１つの入力変数の第１の一連の値と出力変数の第２の一連の値との間の関数及び連合関係の１つとしてプロセスモデルを決定することと、を含むことを特徴とする方法を開示する。
有利なことに、前記関係は、補間手順によってターゲット設計に延長される。
有利なことに、少なくとも１つの入力変数は、ターゲット設計におけるパターンのＣＤ、スペース及び密度の１つを表す。
有利なことに、少なくとも１つの入力変数は、カーネル関数及び変形関数の合成をターゲット設計で畳み込むことによって決定され、前記変形関数は、選択されたズレ角を含む。
有利なことに、複数のパターン上の多くのポイントは、前記パターンのエッジに位置している。
出力変数が、較正セットにおけるターゲットパターンと実際のプリントされたパターンとの間の寸法バイアスである、請求項１〜５のいずれか一項に記載の方法。
有利なことに、出力変数は、較正セットにおける実際のプリントされたパターンと、較正セットにおけるターゲットパターンとＰＳＦの畳み込みによって得られたシミュレーション設計の空中画像との間の寸法バイアスである。
有利なことに、出力変数は、パターンの空中画像を較正セットに生成するために、ＰＳＦによって定義される受け取りドースを表す実験適合閾値（ｔｈｒｅｓｈｏｌｄ ｔｏ ｍｅｅｔ ｅｘｐｅｒｉｍｅｎｔ）（ＴＴＭＥ）を表す。
有利なことに、ＴＴＭＥは、露光後及びエッチング後の１つにおいて決定される。
有利なことに、少なくとも１つの入力変数の同じ値用に得られる出力変数の一連の値は、加重平均手順によってマージされる。
有利なことに、補間手順は、クリギング手順である。
有利なことに、クリギング手順は、ターゲット設計に適用される補正の耐性関数として定義されるステップを有する。
本発明は、基板上にプリントされるターゲット設計によって画定される半導体集積回路を製造するためのプロセスモデルを用いる方法であって、前記方法が、ターゲット設計、レジスト及び基板の少なくとも１つを特徴づける特徴リストに基づく候補プロセスモデルリストにおけるプロセスモデルをコンピュータメモリにおいて選択することと、少なくとも１つの入力変数の値と選択されたプロセスモデルを特徴づける出力変数の値との間の関数及び連合関係の１つをコンピュータメモリから検索することと、ターゲット設計上の位置における少なくとも１つの入力変数の値を計算することと、位置における少なくとも１つの入力変数用の出力変数の値をモデルから得ることと、ＩＣ製造プロセスの補正ステップ、シミュレーションステップ及び検査ステップの１つにおける使用のために、位置における出力変数の値を格納することと、を含むことを特徴とする方法を更に開示する。
本発明は、ターゲット設計によって画定される半導体集積回路を製造するためにプロセスモデルを決定するためのコンピュータプログラムであって、前記コンピュータプログラムが、ｉ）複数のパターンを含む較正セットを選択することと、ｉｉ）前記複数のパターンの特徴における変動を表す少なくとも１つの入力変数を選択することと、ｉｉｉ）複数のパターン上の多くのポイントにおいて少なくとも１つの入力変数を決定することによって、少なくとも１つの入力変数の第１の一連の値を取得することと、のための１つ又は複数のインターフェースと、較正セットのパターンのプリントを表す出力変数の一連の値を多くのポイントにおいて計算するように構成されたコンピュータコードと、少なくとも１つの入力変数及び出力変数の一連の値間の関数及び連合関係の１つとしてのプロセスモデルを決定するように構成されたコンピュータコードと、を含むことを特徴とするコンピュータプログラムを更に開示する。
本発明は、基板上にプリントされるターゲット設計によって画定される半導体集積回路を製造するためのプロセスモデルを用いるためのコンピュータプログラムであって、前記コンピュータプログラムが、ターゲット設計、レジスト及び基板の少なくとも１つを特徴づける特徴リストに基づく候補プロセスモデルリストにおけるプロセスモデルをコンピュータメモリにおいて選択することと、少なくとも１つの入力変数の値と選択されたプロセスモデルを特徴づける出力変数の値との間の関数及び連合関係の１つをコンピュータメモリから検索することと、のための１つ又は複数のインターフェースと、ターゲット設計上の位置における少なくとも１つの入力変数の値を計算するように、位置における少なくとも１つの入力変数用の出力変数の値をモデルから得るように、且つＩＣ製造プロセスの補正ステップ、シミュレーションステップ及び検査ステップの１つにおける使用のために位置における出力変数の値を格納するように構成されたコンピュータコードと、を含むことを特徴とするコンピュータプログラムを更に開示する。
本発明は、本発明に従ってコンピュータプログラムの少なくとも１つの出力を用いるように構成された半導体製造装置であって、半導体ウエハ上への直接書き込み、マスクプレートへの書き込み、エッチング、化学的若しくは機械的平坦化、又はベーキング、半導体ウエハのアニーリング、及びマスク若しくは半導体表面の検査の１つのために構成された半導体製造装置を更に開示する。
本発明の別の利点は、それが、製造プロセスの多項式フィット（線形又は二次方程式）に限定されないということである。また、本発明による較正プロセスは、設計パターンの全表面にわたってその変形をより正確に表すために、補間／外挿プロセスによって補足することができる。特に、カーネル関数への入力と異なるメトリック又はプロセス応答の利用は、ドース又はジオメトリ領域において、異なるタイプの多数のパラメータをプロセスモデルに含むことを可能にし、それは、物理的実体のはるかに優れた表現をもたらす。
様々な実施形態及び以下の添付の図から、本発明は、よりよく理解され、その様々な特徴及び利点が、明らかになろう。
レジストを備えた基板に向けられた粒子の後方散乱効果を表す。 レジストを備えた基板に向けられた粒子の後方散乱効果を表す。 本発明の多くの実施形態において、ターゲット／シミュレーションパターンと測定パターンとの間のバイアス、及び測定パターン及び実験適合閾値（ＴＴＭＥ）との間の関係をそれぞれ示す。 本発明の多くの実施形態において、ターゲット／シミュレーションパターンと測定パターンとの間のバイアス、及び測定パターン及び実験適合閾値（ＴＴＭＥ）との間の関係をそれぞれ示す。 本発明の多くの実施形態に従って、プロセスモデルを構築するプロセスの変形の流れ図を表す。 本発明の多くの実施形態に従って、プロセスモデルを構築するプロセスの変形の流れ図を表す。 本発明の多くの実施形態に従って、プロセスモデルを構築するプロセスの変形の流れ図を表す。 本発明の多くの実施形態において、プロセスモデルの変数並びにＴＴＭＥ及びバイアスのそれぞれの対応値を備えた表を表す。 本発明の多くの実施形態において、プロセスモデルの変数並びにＴＴＭＥ及びバイアスのそれぞれの対応値を備えた表を表す。 本発明の多くの実施形態に従って、プロセスモデルにおいて用いられるメトリックの例を示す。 本発明の多くの実施形態に従って、プロセスモデルにおいて用いられるメトリックの例を示す。 本発明の多くの実施形態に従って、プロセスモデルにおいて用いられるメトリックの例を示す。
図１ａ及び１ｂは、レジストを備えた基板に向けられた粒子の後方散乱効果を表す。
図１ａは、ターゲット１１０（次に、ライン１２０によって境界を定められた基板１１２におけるレジスト層１１１）におけるビーム電子の軌道の垂直断面積を示す。モンテカロルシミュレーションによるモデリングによく向いている軌道のランダム性が観察され得る。しかしながら、この種のシミュレーションは、それが、パラメータ化された関数又は表化された関数を用いた直接計算を可能にできないので、製造において用いることが困難である。
図１ｂにおいて、ターゲット１１０と電子ビーム１００の相互作用に起因する２つの散乱効果がモデル化された。２０ｋＶ及び５０ｋＶの加速電圧に対応する２つの散乱雲１３０、１４０が表されている。前方散乱は、矢印１５０によって表され、後方散乱は、矢印１６０によって表されている。分かるように、加速電圧が高ければ高いほど、雲はより深いが、この雲の開口は、より小さい。電圧が高い場合に、後方散乱電子は、ビームの中心の着弾点からより大きい距離でターゲットの表面に射出される。
電子近接効果は、特にターゲットの材料及びそのジオメトリに依存する。従って、この電子衝撃を実行したい理由が何であれ（エッチング、撮像又は解析）、所望の目的に忠実な結果を得るために、近接効果を考慮することが必要である。これは、他の物理的又は化学的効果のモデリングとは別個の特定のモデリングの対象である。
そのために、いわゆる散乱又は点広がり関数（ＰＳＦ）を用いることが周知の実践であり、ターゲットのジオメトリとＰＳＦの畳み込みが実行される。一般に用いられるＰＳＦは、ガウス分布、前方散乱をモデル化する第１のガウス分布（前方散乱のＰＳＦ）、及び後方散乱をモデル化する１つ又は複数の追加のガウス分布（後方散乱のＰＳＦ）の組み合わせである。
従って、ＰＳＦ式は、以下の表記法で、次の形式の関数ｆ（ｘ，ｙ）によって従来通りに表される。
Figure 2017523615
 ・ αは、直接放射の幅である。
・ βは、後方散乱の幅である。
・ ηは、直接放射及び後方散乱放射の強度の比率である。
・ ξは、ポイントの半径方向位置である。
パラメータα、β及びηの値は、所与のプロセス用に試行錯誤によって決定することができる。これらのパラメータは、マシンの加速電圧及びターゲットの関数である。典型的には、５０ＫＶ程度の加速電圧及びシリコン又はガラスターゲット（ＳｉＯ２）に対して、αは、３０ｎｍ程度、βは、１０μｍ程度、ηは、０．５程度である。
しかしながら、このモデルの効率は、特に、後方散乱によって支配される遠隔効果用には良好ではない。
ＰＳＦアプローチへの幾つかの改善が、特に欧州特許出願公開第２５６０１８７号明細書において提案され実行された。その特許出願公開は、本出願の出願人に共同譲渡され、そこでは、ビームの中心から外れるガウス関数が、後方散乱効果を表すために用いられる。
しかし、モデリングアプローチの目標は、実際の製造プロセスを表し得ることであり、重要なことは、全ての製造ステップの実際の出力である。即ち、設計パターンで畳み込まれたＰＳＦによって近似された空中画像だけでなく、直接書き込みの場合におけるマスク又はウエハの実際のプリントである。従って、本発明の幾つかの実施形態において、発明者らは、２つのモデル、即ちＰＳＦモデル及びレジストモデルにプロセスのモデリングを分割する従来のアプローチを回避した。この場合に、特定のパターンセットの測定に基づいたモデル較正は、ジョイントモデルの十分なパラメータ化を可能にする。他の幾つかの実施形態において、ＰＳＦは、用途の関数として（例えば、ターゲット設計が挿入されることになる材料の関数として）選択され、本発明によるプロセスモデルは、ＩＣ半導体製造プロセスの他の空間的、物理的、機械的及び化学的効果をパラメータ化するために用いられる。
図２ａ及び２ｂは、本発明の多くの実施形態において、ターゲット／シミュレーションパターンと測定パターンとの間のバイアス、及び測定パターンと実験適合閾値（ＴＴＭＥ）との間の関係をそれぞれ示す。
本発明の様々な実施形態によれば、複数のパターンを含む較正セットが選択される。較正セットにおけるパターンは、サイズ、スペース及び密度の点で十分に多様であるべきである。較正セットは、できるだけ多くの構成におけるプロセスのシグネチャを捕捉するために用いられる。モデルの精度は、較正セットにおけるパターンの数及び代表性に大きく依存する。実験的に、出願人は、数百のパターンが、優れた精度をもたらすと判断した。典型的には、８００パターンが使用され得、それは、業界標準によって許容可能である。しかし、本発明はまた、より少数のパターンを含む較正セットで実施することができる。この場合に、プロセスシグネチャを表すモデルの精度は、より低くなる。反対に、より多くのパターンを含む較正セットを用いることができる。精度は、より高くなるが、しかし較正作業量は、一層著しくなり、多くの用途においてとても許容可能ではない。
図２ａ及び２ｂは、本発明に従って較正手順中に実行される測定及び計算を概略的に示す。測定結果は、製造プロセスの様々なステップにおいて、即ち絶縁後、エッチング後、ローディング後等に取得することができる。
マスク又はウエハが、基板２２０ａと共に図２ａ及び２ｂに表されている。露光パターン２３０ｂが、表面上に投じられ、且つ実際のパターン２４０ａを生成する。
図２ａに示されている本発明の第１の実施形態によれば、一定のプロセスにおいて、パターンの実際のプリント２４０ａとターゲット又はシミュレーションパターン２３０ａとの間の差２５０ａを測定することができる。ターゲットと露光との間のこの差又はデルタは、バイアスと呼ばれることが多い。この実施形態において、モデルは、図３ａに関連する説明において以下で更に論じられるようなフルプロセスモデルとして、又は図３ｂに関連する説明において以下で更に論じられるような、ＰＳＦと共に用いられるレジストモデルとしてのみ較正することができる。第１の場合において、バイアスは、ターゲットパターンに関連して計算される。第２の場合において、それは、ＰＳＦを用いてシミュレートされるパターンに関連して計算される。
図２ｂに示されている本発明の第２の実施形態によれば、ＰＳＦモデルから取られたドース曲線２４０ｂと、測定されたプリント２４０ａとの相互作用に対応するドース（又はエネルギ）レベル２５０ｂである実験適合閾値又はＴＴＭＥを計算することができる。従って、このモデリング方法は、レジストモデルとして、ＰＳＦモデルと組み合わせてのみ用いることができる。
図３ａ、３ｂ及び３ｃは、本発明の多くの実施形態に従ってプロセスモデルを構築するための、プロセスの変形の流れ図を表す。
既に論じたように、本発明によるプロセスモデルは、電子ビームリソグラフィ、エッチング、現像等の使用の全ての効果をモデル化するために、又は電子近接効果をモデル化するＰＳＦと組み合わせて用いられるレジストモデルとしてのみ用いることができる。
図３ａは、全ての効果が一緒にモデル化される第１のクラスの実施形態に従って本発明を実施するステップの流れ図を示す。
既に上記で論じたように、較正パターンセットが、ステップ３１０ａで選択される。較正パターンセットにおいてプロセスのシグネチャを識別する適切なメトリックがまた、ステップ３２０ａで選択される。適切なメトリックの選択は、本発明の目的ではない。本発明を実施するために有利な特定のメトリックが、本出願の出願人によって譲渡された欧州特許出願第１４３０５８３４．５号明細書に開示されている。これらのメトリックの詳細は、図５ａ、５ｂ及び５ｃに関連して以下で論じられる。可視カーネルに基づいたものなど、他のタイプのメトリックが、本発明の範囲から逸脱せずに使用可能である。可視カーネルは、例えば、Ｓａｔｏ（Ｓ．Ｓａｔｏ，Ｋ．Ｏｚａｗａ，ａｎｄ Ｆ．Ｕｅｓａｗａ，“Ｄｒｙ−ｅｔｃｈ ｐｒｏｘｉｍｉｔｙ ｆｕｎｃｔｉｏｎ ｆｏｒ ｍｏｄｅｌ−ｂａｓｅｄ ＯＰＣ ｂｅｙｏｎｄ ６５−ｎｍ ｎｏｄｅ”，ｐｒｏｃ．ＳＰＩＥ ｖｏｌ ６１５５，２００６）又はＰａｒｋ（Ｊ．−Ｇ．Ｐａｒｋ，Ｓ．−Ｗ．Ｋｉｍ，Ｓ．−Ｂ．Ｓｈｉｍ，Ｓ．−Ｓ．Ｓｕｈ，ａｎｄ Ｈ．−Ｋ．Ｏｈ，‘Ｔｈｅ ｅｆｆｅｃｔｉｖｅ ｅｔｃｈ ｐｒｏｃｅｓｓ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ｉｍｐｒｏｖｉｎｇ ｏｎ ｃｈｉｐ ＣＤ ｖａｒｉａｔｉｏｎ ｉｎ ２０ ｎｍ ｎｏｄｅ ＤＲＡＭ ｇａｔｅ’，Ｄｅｓｉｇｎ ｆｏｒ Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ ｔｈｏｕｇｈ Ｄｅｓｉｇｎ−Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ Ｖ，ｐｒｏｃ．ＳＰＩＥ ｖｏｌ ７９７４，２０１１）によって開示されている。また、米国特許出願公開第２０１０／２６９０８４号明細書及び同第２０１１／１３８３４３号明細書は、半導体設計を走査するための可視カーネルを開示する。
メトリックは、モデルの入力変数として用いられる多くの変数を有するベクトルによって表すことができる。例えば、ＣＤ（即ち、パターンの限界又は特性寸法であり、それは、ラインを含むパターンにおいてはラインの幅である）、スペース（ラインを含むパターンにおいて、ライン間の距離である）、又は密度であり、それは、ＣＤ及びスペースの合成物であり、様々な方法を用いて、例えば走査半径に沿った関心点からの積分又は畳み込みによって計算することができる。
プロセスのシグネチャにおける変動を正確に説明できるように、十分な入力変数を用いることが有利である。しかし、多すぎる入力変数をメトリックに含むことは、実行時間をより長くする。
ステップ３３０ａにおいて、入力変数は、（上記で論じられたように）選択された較正点で測定される。ステップ３４０ａにおいて、図２ａに関連して上記で説明されたように、露光パターンとターゲットパターンとの間の差（又はバイアス）の計算が、同じポイントで実行される。次に、データ正規化手順が、ステップ３５０ａで実行される。同じ入力ベクトルに対応するバイアスの値が平均される。
ステップ３７０ａにおいて、入力ベクトルの補間値用のバイアスの補間値が、ステップ３６０ａで選択された補間方法を用いて計算される。様々な補間方法が、このステップを実行するために用いられ得る。例えば、クリギング補間手順が用いられてもよい。クリギング手順は、ｈｔｔｐ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｋｒｉｇｉｎｇで説明されている。クリギング又はガウスプロセス回帰は、当てはめ値の平滑さを最適化するために選択された区分的多項式スプラインとは対照的に、事前共分散により支配されるガウスプロセスによって補間値がモデル化される補間方法である。前述のことに対する適切な仮定の下で、クリギングは、中間値の最適な線形非バイアス予測を提供する。平滑さなどの他の基準に基づいた補間方法は、たいがい中間値を生成する必要はない。技術もまた、コルモゴロフウィーナー予測として知られている。
モデルを用いるために、ステップ３８０ａにおいて、我々は、入力変数と出力変数との間の関数関係（バイアス又はＴＴＭＥ）を構築することができる。関数関係は、当業者が行えるように、例えば、入力変数と出力変数との間の相関関数を用いることによって構築することができる。我々は、入力変数及び平均出力変数の補間値が入力される表を代替として用いることができる。たとえ関数関係が構築されても、計算資源の利用の点で、関数関係によって得られた値を表に変換することがより効率的であり、それは、モデルを用いる場合に瞬間的に利用することが可能である。
モデルの有効領域が、較正ステップが実行された領域によって定義されることが注目される。
図３ｂの流れ図に示されている本発明の変形において、較正及び計算ステップに先立ってＰＳＦの選択のステップが実行される。ＰＳＦは、図１ａ及び１ｂに関連して説明したタイプとすることができる。それは、電子リソグラフィの場合に、前方散乱及び後方散乱効果を表すパラメータα及びβを備えた、中心ガウス関数の組み合わせとすることができる。後方散乱効果を表すガウス関数はまた、上記で引用した欧州特許出願公開第２５６０１８７号明細書によって開示されているように、ビームの中心に対して偏心させることができる。本出願の出願人と同じ出願人に譲渡された欧州特許出願公開第２６５０９０２号明細書によって開示されている関数など、異なるタイプの関数もまた用いることができ、そこでは、フォークト型の拡散関数が用いられる。また、欧州特許出願第２７５６５１８号明細書に開示されているアプローチなど、電子近接効果の他のモデリングアプローチを用いることができ、そこでは、デコンボリューション関数用の確率的アプローチが適用される。光リソグラフィの場合に、それは、コヒーレント光源又は他の類似のモデルの和とすることができる。
次に、本発明のこの変形において、ステップ３４０ａは、ステップ３４０ｂによって取り替えられ、そこでは、絶縁パターンとターゲットパターンとの間の差としてバイアスを計算する代わりに、バイアスは、絶縁パターンと、選択されたＰＳＦをターゲット設計パターンで畳み込むことによって得られるシミュレーションパターンとの間の差として計算される。バイアスの計算は、ターゲットパターンがシミュレーションパターンによって取り替えられること以外は、図３ａに関連して説明したものと同じタイプである。
次に、他のステップは、図３ａの変形で説明されているように実行される。
図３ｃの流れ図に示されている別の変形において、ＰＳＦの選択ステップ３１０ｃがまた存在するが、しかしステップ３４０ｂのバイアスの計算は、図２ｂに表されたタイプの実験適合閾値（ＴＴＭＥ）の計算のステップ３４０ｃによって取り替えられるが、それは、この図２ｂに関連する上記の説明の一部でされた。バイアスの使用が、ジオメトリ補正を意味するのに対して、ＴＴＭＥの使用は、ドース補正に一層適合される。
他のステップは、図３ａ及び３ｂの変形において同様に実行される。
図４ａ及び４ｂは、本発明の多くの実施形態において、プロセスモデルの変数並びにＴＴＭＥ及びバイアスのそれぞれの対応値を備えた表を表す。
図４ａ及び４ｂの表は、本発明の方法の２つの異なる実装形態の実例としてのみ提供される。それらは、特許請求の範囲を決して限定するものではなく、それらは、異なる数の入力変数及び異なる値を備えた、同じタイプの他の結果に当てはまる。既に説明したように、バイアス用及びＴＴＭＥ用に異なる使用事例がある。
図５ａ、５ｂ及び５ｃは、本発明の多くの実施形態従って、プロセスモデルにおいて用いられるメトリックの例を示す。
これらの図に示されているメトリックは、本出願の出願人に共同譲渡された欧州特許出願第１４３０５８３４．５号明細書によって開示されるタイプである。
図５ａは、半径Ｒ及び変形角度θを有する異方性の関心領域５１０ａを示す。
図５ｂは、関心点５２０ｂからの計算下の領域５１０ａとターゲットパターンセット５４０ｂとの交差５３０ｂを示す。この場合に、本発明によれば、たとえ幾つかの領域が関心点から見えなくても、計算は、計算下の全領域に及ぶ。計算の結果は、以下で外部密度を定義するために説明されるように用いられる。
図５ｃは、関心点５２０ｂから角度φ＝πだけ回転された計算下の領域５１０ａとターゲットパターンセット５４０ｂとの交差５３０ｃを示す。この場合に、本発明によれば、たとえ幾つかの領域が関心点から見えなくても、計算は、計算下の全領域に及ぶ。計算の結果は、以下で外部密度を定義するために説明されるように用いられる。
外部密度及び内部密度は、全ターゲット設計にわたって＊によって示された畳み込みとして計算される。各関心点（ｘ，ｙ）用に、
Ｖ（ｘ，ｙ）＝Ｌ（ｘ，ｙ）＊Ｎ（ｘ，ｙ）
として、関数Ｌ（ｘ，ｙ）によって表されるターゲット設計の畳み込みＶ（ｘ，ｙ）と志向性カーネルＮ（ｘ，ｙ）との積を計算する。
畳み込み積の計算は、
Figure 2017523615
 によって与えられる。
この式で、志向性カーネルＮ（ｕ，ｖ）は、２つの寄与に分割することができる。
Figure 2017523615
 この式で、
Figure 2017523615
 はガウスカーネル関数であり、ｆ（ａ ｔａｎ（ｖ／ｕ）＋φ）は、変形関数である。
φ角度は、設計上で位置（ｘ，ｙ）に従って変化する変形関数のズレ角である。
φ角度は、軸、即ち、それに対してベース変形関数がその最大値に達する軸を基準として有する。ズレ角は、範囲［０，２π］において変化してもよい。φ角度が、位置（ｘ，ｙ）用にただ１つの可能な値を有することに留意されたい。従って、それは、各Ｖ（ｘ，ｙ）計算用の定数パラメータと考えることができる。
便宜上、以下の説明部分において、Ｎ（ｕ，ｖ）関数は、極座標において、
Ｎ（ｒ，θ）＝Ｋ（ｒ）・ｆ（θ＋φ）
として書かれる。
この式で、半径は、
Figure 2017523615
 であり、θ＝ａ ｔａｎ（ｖ／ｕ）である。
外部密度の計算の場合に、ｆ（θ＋φ）は、カーネルが、パターンの外側に向けられるように構成される。実際に、φが、φ＋πによって取り替えられる場合に、内部密度は、更なる計算コストなしに、外部密度と並行して計算することができる。
同様に、内部密度の計算の場合に、ｆ（θ＋φ）は、カーネルが、設計の内側に向けられるように構成される。実際に、φが、φ＋πによって取り替えられる場合に、外部密度は、更なる計算コストなしに、内部密度と並行して計算することができる。
ズレ角φは、設計パターン上で関心点から垂直軸への画角として選択され、それは、推定メトリック（スペース又はＣＤ）に対する畳み込み積の感度を最大限にする。マンハッタンパターン設計（即ち垂直線を備えた）の場合に、適切なズレ角は、関心点が、垂直線の右（左）エッジにあり、且つ観察が外側又は内側のそれぞれに対してである場合に、π／２（３π／２）又は３π／２（π／２）である。関心点が、マンハッタンパターン設計の水平線の底部（上端）エッジにある場合に、適切なズレ角は、観察が外側又は内側のそれぞれに対してである場合に、π（ゼロ）又はゼロ（π）である。
より一般的に、好ましい規則は、変形関数のズレ角φが、パターン設計（例えば、マンハッタン又は自由形式）の領域にとって最適であるように選択されることである。エッジへの法線が定義され得る（即ち、エッジへのタンジェントが連続的である）領域において、パターン設計のエッジに沿って関心点を移動させる場合に、φは、基準方向へのエッジへの法線の角度として定義される。
好ましい実施形態において、不連続点でズレ角は、不連続点の２つのセグメントの外角の二等分線と基準の方向との間の角度として定義することができる。
本発明の方法は、半導体ＩＣの製造プロセスにおける多くの使用事例において用いられ得る。より具体的には、それは、点広がり関数（ＰＳＦ）と設計との間の畳み込みが計算される第１のステップ及びレジスト閾値が考慮される第２のステップに分解されるシミュレーションを通して近接効果補正が計算される方法に取って代わる或る種の電子ビームリソグラフィプロセスによく適している。
任意のタイプのプロセスシグネチャに適合させることができる本発明のプロセスモデルのより正確な全体的又は部分的（即ち、ＰＳＦを含むか又は含まない）プロセスは、非常に効率的である。これは、特に、エッチング後且つ／又は極紫外線（ＥＵＶ）マスクが用いられる場合に、電子ビームリソグラフィプロセスをモデル化する場合である。これは、極ＵＶが、著しい後方散乱効果を生成する重金属層（タンタル又は窒化タンタル）によってカバーされるからである。
これはまた、常に、プロセスのより正確なモデルが、直接書き込み、シミュレーション又は検査用途に必要とされる場合である。
本発明の方法は、例えば、この説明で開示されるステップを実行するように構成されたコンピュータコード命令を組み込むＩｎｓｃａｌｅＴＭソフトウェアを備えた機器又は装置を制御することによって、任意のタイプのリソグラフィ機器、シミュレーション又は検査装置で実行することができる。
この明細書において開示された例は、本発明の幾つかの実施形態の単に実例である。それらは、添付の特許請求の範囲によって定義される前記発明の範囲を決して限定しない。

Claims (15)

  1. 基板上に印刷されるターゲット設計によって画定された半導体集積回路を製造するためのプロセスモデルをコンピュータで決定するための方法であって、前記方法が、
    − 複数のパターンを含む較正セットを選択することと、
    − 前記複数のパターンの特徴における変動を表す少なくとも１つの入力変数を選択することと、
    − 前記複数のパターン上の多くのポイントにおいて少なくとも１つの入力変数の第１の一連の値を決定することによって、少なくとも１つの入力変数の一連の値を取得することと、
    − 前記多くのポイントにおいて、前記較正セットのパターンのプリントを表す出力変数の第２の一連の値の数を計算することと、
    − 前記少なくとも１つの入力変数の前記第１の一連の値と前記出力変数の前記第２の一連の値との間の関数及び連合関係の１つとして前記プロセスモデルを決定することと、
    を含み、
    前記少なくとも１つの入力変数が、カーネル関数及び変形関数の合成を前記ターゲット設計で畳み込むことによって決定され、前記変形関数が、選択されたズレ角を含むことを特徴とする方法。
  2. 前記関係が、補間手順によって前記ターゲット設計に延長される、請求項１に記載の方法。
  3. 前記少なくとも１つの入力変数が、前記ターゲット設計におけるパターンのＣＤ、スペース及び密度の１つを表す、請求項１又は２に記載の方法。
  4. 前記複数のパターン上の前記多くのポイントが、前記パターンのエッジに位置している、請求項１〜３のいずれか一項に記載の方法。
  5. 前記出力変数が、前記較正セットにおけるターゲットパターンと前記実際のプリントされたパターンとの間の寸法バイアスである、請求項１〜４のいずれか一項に記載の方法。
  6. 前記出力変数が、前記較正セットにおける前記実際のプリントされたパターンと、前記較正セットにおける前記ターゲットパターンとＰＳＦとの畳み込みによって得られたシミュレーション設計の空中画像との間の寸法バイアスである、請求項１〜４のいずれか一項に記載の方法。
  7. 前記出力変数が、前記較正セットにおけるパターンの空中画像を生成するために、ＰＳＦによって定義される受け取りドースを表す実験適合閾値（ＴＴＭＥ）である、請求項１〜４のいずれか一項に記載の方法。
  8. 前記ＴＴＭＥが、露光後及びエッチング後の１つで決定される、請求項７に記載の方法。
  9. 前記少なくとも１つの入力変数の同じ値用に得られる前記出力変数の一連の値が、加重平均手順によってマージされる、請求項１〜８のいずれか一項に記載の方法。
  10. 前記補間手順が、クリギング手順である、請求項２〜９のいずれか一項に記載の方法。
  11. 前記クリギング手順が、前記ターゲット設計に適用される補正の耐性関数として定義されるステップを有する、請求項１０に記載の方法。
  12. 基板上にプリントされるターゲット設計によって画定される半導体集積回路を製造するためのプロセスモデルを用いる方法であって、前記方法が、
    − 前記ターゲット設計、前記レジスト及び前記基板の少なくとも１つを特徴づける特徴リストに基づく候補プロセスモデルリストにおけるプロセスモデルをコンピュータメモリにおいて選択することと、
    − 少なくとも１つの入力変数の値と前記選択されたプロセスモデルを特徴づける出力変数の値との間の関数及び連合関係の１つを前記コンピュータメモリから検索することと、
    − 前記ターゲット設計上の位置における前記少なくとも１つの入力変数の値を計算することと、
    − 前記位置における前記少なくとも１つの入力変数用の前記出力変数の値を前記モデルから得ることと、
    − 前記ＩＣ製造プロセスの補正ステップ、シミュレーションステップ及び検査ステップの１つにおける使用のために、前記位置における前記出力変数の前記値を格納することと、
    を含み、
    前記少なくとも１つの入力変数が、カーネル関数及び変形関数の合成を前記ターゲット設計で畳み込むことによって決定され、前記変形関数が、選択されたズレ角を含むことを特徴とする方法。
  13. ターゲット設計によって画定される半導体集積回路を製造するためのプロセスモデルを決定するためのコンピュータプログラムであって、前記コンピュータプログラムが、
    − ・ 複数のパターンを含む較正セットを選択することと、
    ・ 前記複数のパターンの特徴における変動を表す少なくとも１つの入力変数を選択することと、
    ・ 前記複数のパターン上の多くのポイントにおいて前記少なくとも１つの入力変数を決定することによって、前記少なくとも１つの入力変数の第１の一連の値を取得することと、
    のための１つ又は複数のインターフェースと、
    − 前記較正セットのパターンのプリントを表す出力変数の一連の値を前記多くのポイントで計算するように構成された前記コンピュータコードと、
    − 前記少なくとも１つの入力変数及び出力変数の一連の値間の関数及び連合関係の１つとして前記プロセスモデルを決定するように構成された前記コンピュータコードと、
    を含み、
    前記少なくとも１つの入力変数が、カーネル関数及び変形関数の合成を前記ターゲット設計で畳み込むことによって決定され、前記変形関数が、選択されたズレ角を含むことを特徴とするコンピュータプログラム。
  14. 基板上にプリントされるターゲット設計によって画定される半導体集積回路を製造するためのプロセスモデルを用いるためのコンピュータプログラムであって、前記コンピュータプログラムが、
    − ・ 前記ターゲット設計、前記レジスト及び前記基板の少なくとも１つを特徴づける特徴リストに基づく候補プロセスモデルリストにおけるプロセスモデルをコンピュータメモリにおいて選択することと、
    ・ 少なくとも１つの入力変数の値と前記選択されたプロセスモデルを特徴づける出力変数の値との間の関数及び連合関係の１つを前記コンピュータメモリから検索することと、
    のための１つ又は複数のインターフェースと、
    − ・ 前記ターゲット設計上の位置における前記少なくとも１つの入力変数の値を計算するように、
    ・ 前記位置における前記少なくとも１つの入力変数用の前記出力変数の前記値を前記モデルから得るように、
    ・ 前記ＩＣ製造プロセスの補正ステップ、シミュレーションステップ及び検査ステップの１つにおける使用のために、前記位置における前記出力変数の前記値を格納するように、
    構成されたコンピュータコードと、
    を含み、
    前記少なくとも１つの入力変数が、カーネル関数及び変形関数の合成を前記ターゲット設計で畳み込むことによって決定され、前記変形関数が、選択されたズレ角を含むことを特徴とするコンピュータプログラム。
  15. 請求項１３又は１４に記載のコンピュータプログラムの少なくとも１つの出力を用いるように構成された半導体製造装置であって、半導体ウエハ上への直接書き込み、マスクプレートへの書き込み、エッチング、化学的若しくは機械的平坦化、又はベーキング、半導体ウエハのアニーリング、及びマスク若しくは半導体表面の検査の１つのために構成された半導体製造装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017203879B4 (de) 2017-03-09 2023-06-07 Carl Zeiss Smt Gmbh Verfahren zum Analysieren einer defekten Stelle einer photolithographischen Maske
TWI644190B (zh) * 2017-06-29 2018-12-11 台灣積體電路製造股份有限公司 製程系統與製程方法
US11080458B2 (en) 2018-09-28 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography simulation method
KR20220074927A (ko) * 2019-10-31 2022-06-03 칼 짜이스 에스엠테 게엠베하 고형상비 구조의 형상 편차를 측정하기 위한 fib-sem 3d 단층 촬영

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002311563A (ja) * 2001-04-17 2002-10-23 Sony Corp 補正テーブルの作成装置及び作成方法、補正テーブル用マスクパターンの作成装置及び作成方法、微細加工用マスクパターンの作成装置及び作成方法、並びに微細加工パターンの形成方法
JP2004077837A (ja) * 2002-08-19 2004-03-11 Sony Corp 設計パターンの補正方法
JP2007102207A (ja) * 2005-09-08 2007-04-19 Takumi Technology Corp 複雑度低減のためのルールベース光学近接効果補正における可変バイアス・ルールの作成および適用
JP2009259992A (ja) * 2008-04-16 2009-11-05 Dainippon Printing Co Ltd 電子線描画用パターンデータの作成方法及びそれに用いる近接効果補正方法、そのデータを用いたパターン形成方法
JP2012023279A (ja) * 2010-07-16 2012-02-02 Nuflare Technology Inc 荷電粒子ビーム描画装置及び荷電粒子ビーム描画方法
US20120221982A1 (en) * 2011-02-28 2012-08-30 Jeong Moon-Gyu Method of forming layout of photomask
US20130219349A1 (en) * 2012-02-22 2013-08-22 Samsung Electronics Co., Ltd. Method for process proximity correction
JP2013222968A (ja) * 2012-04-12 2013-10-28 Aselta Nanographics フォークト型散乱関数を使用した電子近接効果の校正方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7207029B2 (en) * 2004-09-29 2007-04-17 Synopsys, Inc. Calculating etch proximity-correction using image-precision techniques
US7458059B2 (en) * 2005-10-31 2008-11-25 Synopsys, Inc. Model of sensitivity of a simulated layout to a change in original layout, and use of model in proximity correction
US8072589B2 (en) * 2007-01-18 2011-12-06 Dcg Systems, Inc. System and method for photoemission-based defect detection
WO2009099642A2 (en) * 2008-02-05 2009-08-13 The Board Of Trustees Of The Leland Stanford Junior University Proteomic analysis of active multiple sclerosis lesions
US20100269084A1 (en) 2008-11-24 2010-10-21 Yuri Granik Visibility and Transport Kernels for Variable Etch Bias Modeling of Optical Lithography
JP6070963B2 (ja) * 2011-03-22 2017-02-01 ザ・ジョンズ・ホプキンス・ユニバーシティー 磁気共鳴スペクトロスコピーイメージングを行うシステムおよび方法
TWI575392B (zh) * 2011-07-20 2017-03-21 台灣積體電路製造股份有限公司 參數化模型的建立方法及系統
FR2979165B1 (fr) 2011-08-16 2014-05-16 Commissariat Energie Atomique Procede de correction des effets de proximite electronique utilisant des fonctions de diffusion decentrees
KR102009536B1 (ko) 2011-09-13 2019-08-09 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈 확률론적 방법에 의해 노광될 패턴에 대하여 디콘볼루션을 사용하여 전자 근접 효과를 보정 하기 위한 방법
EP2952963B1 (en) 2014-06-03 2020-12-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for calculating the metrics of an ic manufacturing process
US20170116462A1 (en) * 2015-10-22 2017-04-27 Canon Kabushiki Kaisha Measurement apparatus and method, program, article manufacturing method, calibration mark member, processing apparatus, and processing system

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002311563A (ja) * 2001-04-17 2002-10-23 Sony Corp 補正テーブルの作成装置及び作成方法、補正テーブル用マスクパターンの作成装置及び作成方法、微細加工用マスクパターンの作成装置及び作成方法、並びに微細加工パターンの形成方法
JP2004077837A (ja) * 2002-08-19 2004-03-11 Sony Corp 設計パターンの補正方法
JP2007102207A (ja) * 2005-09-08 2007-04-19 Takumi Technology Corp 複雑度低減のためのルールベース光学近接効果補正における可変バイアス・ルールの作成および適用
JP2009259992A (ja) * 2008-04-16 2009-11-05 Dainippon Printing Co Ltd 電子線描画用パターンデータの作成方法及びそれに用いる近接効果補正方法、そのデータを用いたパターン形成方法
JP2012023279A (ja) * 2010-07-16 2012-02-02 Nuflare Technology Inc 荷電粒子ビーム描画装置及び荷電粒子ビーム描画方法
US20120221982A1 (en) * 2011-02-28 2012-08-30 Jeong Moon-Gyu Method of forming layout of photomask
US20130219349A1 (en) * 2012-02-22 2013-08-22 Samsung Electronics Co., Ltd. Method for process proximity correction
JP2013222968A (ja) * 2012-04-12 2013-10-28 Aselta Nanographics フォークト型散乱関数を使用した電子近接効果の校正方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHRIS MACK, FUNDAMENTAL PRINCIPALS OF OPTICAL LITHOGRAPHY:THE SIENCE OF MICRROFABRICATION, JPN7018000992, 1 January 2007 (2007-01-01), GB, pages 422-425 *
OTTO O W ET AL: "Automated optical proximity correction a rule-based approach", PROCEEDINGS OF SPIE,, vol. 2197, JPN7018000991, 2 March 1994 (1994-03-02), US, pages 278-293 *

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