KR101947290B1 - Ic 제조 프로세스 모델의 파라미터 결정 방법 - Google Patents

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Abstract

발명에 따르면, 패턴들의 캘리브레이션 세트를 이용하여 입력 변수 및 출력 변수를 측정하는 IC 제조 모델이 개시된다. 이 모델은 PSF를 포함할 수도 있고 포함하지 않을 수도 있다. 출력 변수는 인쇄 패턴과 표적 패턴 또는 시뮬레이션된 패턴 간의 크기 바이어스일 수 있다. 출력 변수가 TTME(Threshold To Meet Experiments)일 수도 있다. 입력 함수는 커널 함수를, 바람직한 경우 편이각 및 컨벌루션 과정을 포함하는 변형 함수와 함께, 이용하는 계측에 의해 형성될 수 있다. 입력 변수와 출력 변수 간에 함수적 또는 연상적 관계가 형성된다. 바람직한 경우 이러한 형성은 정규화 단계 및 보간 단계를 포함한다. 유리하게도, 보간 단계는 크리깅 유형(kriging type)의 보간이다. 발명은 IC 제조, 시뮬레이션 또는 검사 프로세스의 더욱 정확한 모델링을 실현한다.

Description

IC 제조 프로세스 모델의 파라미터 결정 방법 {METHOD FOR DETERMINING THE PARAMETERS OF AN IC MANUFACTURING PROCESS MODEL}
본 발명은 특히 전자 또는 광학 리소그래피 분야에 적용된다. 다른 프로세스들 중에서도 마스크 기록 및 직접 기록에 적용된다. 본 발명은 나노임프린트, DSA(Directed Self Assembly), 에칭, CMP(Chemical Mechanical Polishing/Planarization), 어닐링, 베이킹, 계측(metrology), 등..과 같은 반도체 제조 프로세스의 다른 단계들에도 적용될 수 있다.
마스크 기록 또는 직접 기록 프로세스 중, 여러 요인들이 에러 유도에 기여하고, 기대 패턴 충실도의 실현을 막는데 기여한다. 이러한 요인들 중 일부는 전자 산란(순방향 및 역방향), 레지스트 확산, 레지스트 두께, 에칭, 플래어(flare), 포깅(fogging), 계측(metrology), 가열, 등이다. 해상도를 개선시키고 이러한 현상들의 영향을 감소시키기 위해, 다른 것들 중에서도, 근접 효과 교정(PEC), 포깅 효과 교정(FEC), 에칭 보상의 여러 전략들이 있다. 이러한 전략들은 각각의 효과의 영향 예측에 이어 도즈(dose) 및/또는 기하구조(geometry) 보상을 이용한 이들의 교정에 기초한다. 따라서, 교정 품질은 현상 예측에 사용되는 모델의 품질에 좌우되고, 상기 모델은 제조 프로세스마다 상이하다. 고정확도의 모델 및 교정을 확실하게 얻을 수 있으나 연산 비용이 높다.
전자 근접 효과를 예측하기 위한 첫번째 모델과, 종종 레지스트 모델이라 불리는, 모든 다른 효과를 예측하기 위한 두번째 모델로 이루어지는 2개의 모델로 모델의 분해를 이용하는 것이 흔한 상식이 되어 있다.
당 분야에서, 전자 근접 효과 예측은 레지스트 레벨에서 에이리얼 이미지를 부여하도록 표적 설계와 컨벌루션(convolution)되는 상이한 유형(가우시안 또는 기타)의 하나 이상의 포인트 스프레드 함수(PSF)를 이용하여 수행된다.
레지스트 모델의 파라미터들은 표적 설계 특성으로부터 또한 연산되어야하며, 따라서, 모델이 설계 내 다양한 패턴 구조의 임계치를 나타내게 된다. 레지스트 모델은 전자 모델의 불완전성을 교정할 수 있어야 하고, 제조 프로세스의 다른 단계들의 영향을 나타낼 수 있어야 하며, 특히, 노출 프로세스 및 레지스트 발전의 효과를 나타낼 수 있어야 한다.
복수의 모델이 개시되어 있고 이를 이용하여 적절한 레지스트 모델을 형성할 수 있다. 특히:
유형 I 모델: 이들은 일정 에너지 임계치를 특징으로 하며, 일정 에너지 임계치는 소정의 에너지 레벨을 규정하되, 이 에너지 레벨을 넘으면 (음성 레지스트의 경우에) 빔과 레지스트의 상호작용이 패턴을 노출시키게 된다.
유형 II 모델: 에이리얼 이미지의 국부적, 반-전역적, 또는 전역적 성질의 다항식 함수로 표적 설계의 각각의 서브-파트의 윤곽에 대해 규정되는 가변 바이어스와 함께, 앞서와 같이 규정된 일정 에너지 임계치의 조합을 특징으로 한다. 이러한 유형 II 모델의 예는 Dunn et alii, (2009) "Etch Aware Optical Proximity Correction: A First Step Toward Integrated Pattern Engineering", Optical Microlithography XXII, proc. SPIE vol 7274; Q. Liu et alii (2010). "Study of Model based etch bias retarget for OPC", Optical Microlithography XXII, proc SPIE vol 7640; J.-G. Park et alii (2011), 'The effective etch process proximity correction methodology for improving on chip CD variation in 20 nm node DRAM gate', Design for Manufacturability though Design-Process Integration V, proc. SPIE vol 7974 에 의해 개시되고 있고, 이러한 유형 II의 모델에서, 바이어스 컴퓨팅에 고려되는 파라미터들은 설계 크기, 설계 부분들 간의 간격, 또는 설계 밀도다.
유형 III 모델: 이 모델들은 유형 II 모델과 동일 유형의 파라미터 및 기능들을 이용하여 가변 에너지 임계치에 기초한 다른 포뮬레이션에 대응한다. 이러한 유형 III 모델의 개시는 "Cobb, N. B.; Zakhor, A.; Reihani, M.; Jahansooz, F. & Raghavan, V. N. Experimental results on optical proximity correction with variable-threshold resist model Proc. SPIE, 1997, 3051, 458-46" 에서 찾아볼 수 있다. 유형 I의 모델은 일정 에너지 임계치가 표적 표면에 대한 모든 물리적 효과를 나타내지 못하기 때문에, 특히 소정의 주요 패턴의 경우에, 충분히 정확하지 못한 것으로 판명되었다.
유형 II 및 유형 III의 모델들은 출원인에 의한 실험적 이용에 의해 보편적인 경우에서 작동하지 않는 것으로 입증되었다. 이는 다항식 표현이 모든 실험적 거동을 커버하지 못하기 때문이다. 선택되는 변수들이 설계 패턴의 소정 부분에 대해 충분히 정확하게 작동하지만, 다른 부분에 대해서 작동하지 않을 수 있고, 이 경우 물리적 성질의 표현에 대한 어떤 개선도 유도하지 못하고, 또한 시나리오를 악화시킬 수 있다. 또한, 전자적 노력 및 프로세스 효과를 나타내기 위해 두가지 모델 대신에 하나의 모델을 이용하는 것이 일부 상황에서 흥미로울 수 있고, 이러한 조합은 시간이 걸린다.
발명은 다항식으로 - 또는 임의의 기규정된 함수로 - 사전에 규정되지 않은, 그러나 캘리브레이션 과정(calibration procedure)에 의해 설계된, 단일 모델을 제공함으로써 종래 기술의 기언급한 문제점들을 극복한다. 제안되는 모델을 이용하여, IC 제조 프로세스, 특히 리소그래피, 레지스트, 에칭, 로딩, 등에서 나타나는 모든 전자적, 물리적, 기계적 또는 화학적 현상을 나타낼 수 있다.
이를 위해, 발명은 기판 상에 인쇄될 표적 설계에 의해 형성되는 반도체 집적 회로를 제조하기 위한 프로세스의 모델을, 컴퓨터를 이용하여, 결정하는 방법을 개시하며, 상기 방법은, 복수의 패턴을 포함하는 캘리브레이션 세트를 선택하는 단계와, 상기 복수의 패턴의 특징부들의 변화를 나타내는 적어도 하나의 입력 변수를 선택하는 단계와, 복수의 패턴 상의 다수의 지점에서 적어도 하나의 입력 변수의 제 1 일련의 값들을 결정함으로써 적어도 하나의 입력 변수의 일련의 값들을 획득하는 단계와, 캘리브레이션 세트의 패턴들의 프린트를 나타내는 출력 변수의 제 2 일련의 값들을 다수의 지점에서 연산하는 단계와, 적어도 하나의 입력 변수의 제 1 일련의 값들과, 출력 변수의 제 2 일련의 값들 사이의 함수적(functional) 및 연상적(associative) 관계 중 하나로 프로세스 모델을 결정하는 단계를 포함한다.
유리하게도, 상기 관계는 보간 과정에 의해 표적 설계까지 연장된다.
유리하게도, 상기 적어도 하나의 입력 변수는 상기 표적 설계 내 패턴의 CD, 간격, 및 밀도 중 하나를 나타낸다.
유리하게도, 표적 설계와 변형 함수 및 커넬 함수의 컴파운드를 컨벌루션함으로써 적어도 하나의 입력 변수가 결정되고, 상기 변형 함수는 선택되는 편이각(shift angle)을 포함한다.
상기 출력 변수는 캘리브레이션 세트 내 표적 패턴과 실제 인쇄 패턴 간의 크기 바이어스(dimensional bias)다.
유리하게도, 상기 출력 변수는 PSF와 캘리브레이션 세트 내 표적 패턴의 컨벌루션에 의해 획득되는 시뮬레이션된 설계의 에이리얼 이미지와 캘리브레이션 세트 내 실제 인쇄 패턴 간의 크기 바이어스(dimensional bias)다.
유리하게도, 상기 출력 변수는 캘리브레이션 세트 내 패턴들의 에이리얼 이미지를 생성하기 위해 PSF에 의해 형성되는 수신 도즈를 나타내는 TTME(Threshold To Meet Experiments)다.
유리하게도, 상기 TTME는 노출 후 그리고 에칭 후 중 하나에서 결정된다.
유리하게도, 적어도 하나의 입력 변수의 동일 값들에 대해 획득되는 출력 변수들의 일련의 값들은 가중 평균 과정에 의해 병합된다.
유리하게도, 상기 보간 과정이 크리깅 과정(kriging procedure)이다.
유리하게도, 상기 크리깅 과정은 표적 설계에 적용될 교정들의 허용공차의 함수로 규정되는 단계(step)를 갖는다.
발명은 기판 상에 인쇄될 표적 설계에 의해 형성되는 반도체 집적 회로를 제조하기 위한 프로세스의 모델을 이용하는 방법을 또한 개시하며, 상기 방법은, 표적 설계, 레지스트, 및 기판 중 적어도 하나를 특징으로 하는 특징부들의 리스트에 기초하여 후보 프로세스 모델들의 리스트에서 하나의 프로세스 모델을 컴퓨터 메모리에서 선택하는 단계와, 적어도 하나의 입력 변수의 값들과, 선택된 프로세스 모델을 특징으로 하는 출력 변수의 값들 사이의 함수적 및 연상적 관계 중 하나를 컴퓨터 메모리로부터 불러들이는 단계와, 표적 설계 상의 위치에서 적어도 하나의 입력 변수의 값들을 연산하는 단계와, 상기 위치에서 적어도 하나의 입력 변수에 대한 출력 변수의 값들을 상기 모델로부터 획득하는 단계와, IC 제조 프로세스의 교정 단계, 시뮬레이션 단계, 및 검사 단계 중 하나에 사용하기 위해, 상기 위치에서 출력 변수의 값들을 저장하는 단계를 포함한다.
발명은 표적 설계에 의해 형성되는 반도체 집적 회로를 제조하기 위한 프로세스의 모델을 결정하기 위한 컴퓨터 프로그램을 또한 개시하며, 상기 컴퓨터 프로그램은, i) 복수의 패턴을 포함하는 캘리브레이션 세트를 선택하기 위한, 그리고, ii) 상기 복수의 패턴의 특징부들의 변화를 나타내는 적어도 하나의 입력 변수를 선택하기 위한, 그리고, iii) 복수의 패턴 상의 다수의 지점에서 적어도 하나의 입력 변수를 결정함으로써 적어도 하나의 입력 변수의 제 1 일련의 값들을 획득하기 위한, 하나 이상의 인터페이스와, 캘리브레이션 세트의 패턴들의 프린트를 나타내는 출력 변수의 일련의 값들을 다수의 지점에서 연산하도록 구성되는 컴퓨터 코드와, 적어도 하나의 입력 변수 및 출력 변수의 일련의 값들 사이의 함수적(functional) 및 연상적(associative) 관계 중 하나로 프로세스 모델을 결정하도록 구성되는 컴퓨터 코드를 포함한다.
발명은 기판 상에 인쇄될 표적 설계에 의해 형성되는 반도체 집적 회로를 제조하기 위한 프로세스의 모델을 이용하기 위한 컴퓨터 프로그램을 또한 개시하며, 상기 컴퓨터 프로그램은, 표적 설계, 레지스트, 및 기판 중 적어도 하나를 특징으로 하는 특징부들의 리스트에 기초하여 후보 프로세스 모델들의 리스트 내 하나의 프로세스 모델을 컴퓨터 메모리에서 선택하기 위한, 그리고, 적어도 하나의 입력 변수의 값들과, 선택된 프로세스 모델을 특징으로 하는 출력 변수의 값들 사이의 함수적 및 연상적 관계 중 하나를 컴퓨터 메모리로부터 불러들이기 위한, 하나 이상의 인터페이스와, 표적 설계 상의 위치에서 적어도 하나의 입력 변수의 값들을 연산하도록 구성되는, 그리고, 상기 위치에서 적어도 하나의 입력 변수에 대한 출력 변수의 값들을 상기 모델로부터 획득하도록 구성되는, 그리고, IC 제조 프로세스의 교정 단계, 시뮬레이션 단계, 및 검사 단계 중 하나에 사용하기 위해, 상기 위치에서 출력 변수의 값들을 저장하도록 구성되는, 컴퓨터 코드를 포함한다.
발명은 발명에 따른 컴퓨터 프로그램의 적어도 하나의 출력에 이용하도록 구성되는 반도체 제조 장비를 또한 개시하며, 상기 반도체 제조 장비는 반도체 웨이퍼 상의 직접 기록, 마스크 플레이트 상의 기록, 에칭, 화학적 또는 기계적 평탄화 또는 베이킹, 반도체 웨이퍼 어닐링, 및 마스크 또는 반도체 표면 검사 중 하나를 행하도록 구성된다.
발명의 다른 장점은 제조 프로세스의 다항식 적합성(선형 또는 2차)에 제한되지 않는다는 점이다. 또한, 발명에 따른 캘리브레이션 프로세스는 전체 표면에 걸쳐 설계 패턴의 변화를 더욱 정확하게 나타내기 위해 내삽/외삽 프로세스에 의해 보강될 수 있다. 특히, 커넬 함수에 대한 입력으로 상이한 계측 또는 프로세스 응답을 이용함으로써, 도즈 또는 기하구조 도메인에서 상이한 유형의 다수의 파라미터의 모델을 프로세스에 포함시킬 수 있고, 이는 물리적 현실성을 더 양호하게 표현하게 된다.
도 1a 및 1b는 레지스트와 함께 기판으로 지향되는 입자의 후방산란 효과를 나타내고,
도 2a 및 2b는 발명의 다수의 실시예에서 표적/시뮬레이션 패턴 및 측정 패턴 간의 바이어스와, 측정 패턴과 실험 부합 임계치(TTME: Threshold To Meet Experiment) 간의 관계를 각각 도시하며,
도 3a, 3b, 3c는 발명의 다수의 실시예에 따라 프로세스 모델을 구축하기 위한 프로세스의 변형예들의 순서도를 나타내고,
도 4a, 4b는 발명의 다수의 실시예에서 프로세스 모델의 변수들과, TTME 및 바이어스의 대응하는 값들을 갖는 표를 나타내며,
도 5a, 5b, 5c는 발명의 다수의 실시예에 따라 프로세스 모델에 사용되는 계측의 예를 도시한다.
도 1a 및 1b는 레지스트와 함께 기판으로 지향되는 입자의 후방산란 효과를 나타낸다.
도 1a는 표적(100) 내 빔의 전자의 궤도의 수직 단면도를 도시한다(그 후 기판(112) 내에 레지스트층(111)이 라인(120)에 의해 경계형성됨). 몬테-카를로 시뮬레이션에 의한 모델링에 잘 들어맞는 궤도의 무작위적 속성을 관찰할 수 있다. 그러나, 이러한 유형의 시뮬레이션은 생산시 이용이 어려운데, 파라미터화된 또는 도표화된 함수를 이용한 직접 연산이 불가능하기 때문이다.
도 1b에서, 표적(110)과 전자 빔(100)의 상호작용으로부터 나타나는 2개의 산란 효과가 모델링되어 있다. 20kV 및 50kV의 가속 전압에 대응하는 2개의 산란 클라우드(130, 140)가 표현된다. 순방향 산란은 화살표(150)에 의해 표현되고, 후방 산란은 화살표(160)에 의해 표현된다. 알다시피, 가속 전압이 높을수록, 클라우드가 깊고, 하지만 이 클라우드의 애퍼처가 작다. 후방산란된 전자는 전압이 높을 경우 빔의 중심의 충격점으로부터 보다 먼 거리에 있는 표적의 표면 상에서 방출될 것이다.
전자 근접 효과는 특히 표적의 물질과, 그 기하구조에 좌우된다. 이러한 전자적 충돌을 수행하고자하는 이유가 무엇이든 간에(에칭, 이미징 또는 분석), 원하느 목적에 대해 진실한 결과를 얻기 위해, 근접 효과를 고려할 필요가 있다. 이는 다른 물리적 또는 화학적 효과의 모델링과는 별개인 특정 모델링의 목적이다.
이를 위해, 소위 산란 또는 포인트 스프레드 함수(PSF)를 이용하는 것이 알려진 관례이며, 표적의 기하구조와 PSF의 컨벌루션(convolution)이 수행된다. 흔히 사용되는 PSF는 순방향 산란의 모델링을 위한 제 1 가우시안(전방 산란의 PSF)과, 후방 산란 모델링을 위한 하나 이상의 추가 가우시안(후방 산란의 PSF)의 조합이다.
따라서 PSF 방정식은 통상적으로 다음 형태의 함수 f(x,y)에 의해 표현된다:
Figure 112017012222966-pct00001
이때,
α는 직접 방사의 폭이고,
β는 후방산란 폭이며,
η은 직접 및 후방산란 방사의 세기의 비이고,
ξ는 점의 방사 위치다.
파라미터, α, β, η의 값들은 주어진 프로세스에 대해 시행착오 방식(trial and error)으로 결정될 수 있다. 이러한 파라미터들은 기계의 가속 전압의, 그리고 표적의, 함수다. 통상적으로, 50KV 수준의 가속 전압 및 실리콘 또는 글래스 표적(SiO2)의 경우에, α는 30　nm 수준이고, β는 10㎛ 수준이며, η는 0.5 수준이다.
그러나 이 모델의 효율은, 특히, 후방산란에 의해 지배되는 거리 효과로 인해, 양호하지 못하다.
PSF 기법에 대한 일부 개선점들이, 특히, 본 출원의 출원인에게 함께 양도된 유럽특허출원 - EP 2 560 187호로 공개: 빔 중심에 대해 중심을 벗어난 가우시안 함수를 이용하여 후방 산란을 표현 - 에, 제안되어 구현되고 있다.
그러나 모델링 기법의 목적은 실제 제조 프로세스를 나타낼 수 있는 것이며, 중요한 것은 모든 제조 단계들의 실제 출력으로서, 즉, 설계 패턴과 컨벌루션된 PSF에 의해 근사되는 에이리얼 이미지만이 아니라, 직접 기록의 경우에 마스크 또는 웨이퍼의 실제 프린트다. 따라서, 본 발명의 일부 실시예에서, 발명자는 2개의 모델 - 즉, PSF 모델 및 레지스트 모델 - 로 프로세스의 모델링을 구분하는 것인 종래의 기법을 우회하였다. 이러한 경우에, 한 세트의 특정 패턴들의 측정에 기초한 모델 캘리브레이션이 조인트 모델의 풀 파라미터화를 가능하게 한다. 일부 다른 실시예에서, PSF는 애플리케이션의 함수로(예를 들어, 표적 물체를 이식할 물질의 함수로) 선택되고, 발명에 따른 프로세스 모델은 IC 반도체 제조 프로세스의 다른 공간적, 물리적, 기계적, 및 화학적 효과를 파라미터화하는데 사용된다.
도 2a 및 2b는 발명의 다수의 실시예에서 표적/시뮬레이션 패턴과 측정 패턴 간의 바이어스와, 측정 패턴과 TTME(Threshold To Meet Experiment) 간의 관계를 각각 나타낸다.
발명의 다양한 실시예에 따르면, 복수의 패턴을 포함하는 캘리브레이션 세트가 선택된다. 캘리브레이션 세트의 패턴은 크기, 간격, 및 밀도 측면에서 충분히 다양해야 한다. 캘리브레이션 세트를 이용하여, 가능한 많은 구조로 프로세스의 시그너처를 캡처할 수 있다. 모델 정밀도는 캘리브레이션 세트 내 패턴들의 수 및 표현성에 크게 좌우될 것이다. 실험적으로, 출원인은 수백개의 패턴이 우수한 정밀도를 도출한다고 결정하였다. 통상적으로, 800개의 패턴이 사용될 수 있고, 이는 산업 표준에 의해 수용가능하다. 그러나 발명은 보다 적은 수의 패턴을 포함하는 캘리브레이션 세트로도 구현될 수 있다. 이러한 경우에, 프로세스 시그너처를 나타내는 모델의 정밀도가 보다 낮을 것이다. 역으로, 보다 많은 개수의 패턴을 포함하는 캘리브레이션 세트가 사용될 수 있다. 정밀도는 보다 높을 것이며, 하지만 캘리브레이션 작업부하가 보다 심각하여, 다수의 응용예에서 수용불가할 수도 있다.
도 2a 및 2b는 발명에 따른 캘리브레이션 과정 중 수행되는 측정 및 연산을 도식적으로 도시한다. 계측 결과는 제조 프로세스의 상이한 단계들 - 절연 후, 에칭 후, 로딩 후, 등.. - 에서 획득될 수 있다.
마스크 또는 웨이퍼가 기판(220a)과 함께 도 2a 및 2b 상에서 제시된다. 노출 패턴(230b)이 표면 상에 놓여져, 실제 패턴(240a)을 생성한다.
도 2a에 도시되는 발명의 제 1 실시예에 따르면, 유한한 프로세스에서 표적 또는 시뮬레이션 패턴(230a)과 패턴의 실제 프린트(240a) 사이의 차이(250a)를 측정할 수 있다. 표적과 노출 간의 이러한 차이 또는 델타를 종종 바이어스라 호칭한다. 본 실시예에서, 모델은 도 3a와 관련하여 아래에서 논의되는 바와 같이 풀 프로세스 모델로, 또는, 도 3b와 관련하에 아래에서 논의되는 바와 같이 PSF와 연계하여 사용될 레지스트 모델만으로, 캘리브레이션될 수 있다. 첫번째 경우에, 바이어스는 표적 패턴과 관련하여 연산된다. 두번째 경우에, PSF를 이용하여 시뮬레이션되는 패턴과 관련하여 연산된다.
도 2b에 도시되는 발명의 제 2 실시예에 따르면, PSF 모델로부터 취한 도즈 곡선(240b)과, 측정 프린트(240a)의 교차부에 대응하는 도즈(또는 에너지) 레벨(250b)인 TTME를 연산할 수 있다. 따라서, 이러한 모델링 방법은 레지스트 모델로, PSF 모델과의 조합으로만, 사용될 수 있다.
도 3a, 3b, 3c는 발명의 다수의 실시예에 따라 프로세스 모델을 구축하기 위한 프로세스의 변형예들의 순서도를 나타낸다.
앞서 논의한 바와 같이, 발명에 따른 프로세스 모델은 e-빔 리소그래피, 에칭, 현상, 등을 이용하여 모든 효과를 모델링하는데 사용될 수 있고, 또는, 전자 근접 효과를 모델링하는 PSF와 조합하여 사용될 레지스터 모델로만 사용될 수 있다.
도 3a는 모든 효과들을 병합하여 모델링하는 제 1 클래스의 실시예에 따라 발명을 구현하기 위한 단계들의 순서도를 도시한다.
패턴의 캘리브레이션 세트는 앞서 이미 논의한 바와 같이 단계(310a)에서 선택된다. 패턴들의 캘리브레이션 세트에 대한 프로세스 시그너처를 식별하기 위해 적절한 계측(metric)이 단계(320a)에서 또한 선택된다. 적절한 계측의 선택이 본 발명의 목적은 아니다. 본 발명의 구현에 유리한 구체적 계측이 본 출원의 출원인에게 함께 양도된 EP 14 305 834.5 호로 출원된 유럽특허출원에 의해 개시되고 있다. 이러한 계측의 구체적 사항들은 도 5a, 5b, 5c와 관련하여 아래에서 논의된다. 가시도 커넬(visibility kernels)에 기초한 것과 같은 다른 유형의 계측이, 발명의 범위로부터 벗어나지 않으면서, 또한 사용될 수 있다. 가시도 커넬은 예를 들어, Sato (S. Sato, K. Ozawa, 및 F. Uesawa, "Dry-etch proximity function for model-based OPC beyond 65-nm node", proc. SPIE vol 6155, 2006), 또는 Park (J.-G. Park, S.-W. Kim, S.-B. Shim, S.-S. Suh, 및 H.-K. Oh, "The effective etch process proximity correction methodology for improving on chip CD variation in 20 nm node DRAM gate", Design for Manufacturability though Design-Process Integration V, proc. SPIE vol 7974, 2011)에 의해 개시되고 있다. 또한, 미국특허출원(공개번호 US2010/269084 및 US2011/138343)는 반도체 설계 스캔을 위한 가시도 커넬을 개시하고 있다.
이 모델의 입력 변수로 사용될 다수의 변수들을 가진 벡터에 의해 계측이 표현될 수 있다. 예를 들어, CD(즉, 패턴의 Critical or Characteristic Dimension - 즉, 라인들을 포함하는 패턴에서, 라인의 폭), 간격(라인들을 포함하는 패턴에서, 라인들 간의 거리), 또는 밀도(예를 들어, 스캔 반경을 따라 관심 지점들로부터 적분 또는 컨벌루션에 의한, 다양한 방법을 이용하여 연산될 수 있는 CD 및 간격의 조합).
프로세스의 시그너처의 변화를 정확하게 나타낼 수 있도록 충분한 입력 변수들을 이용하는 것이 유리하다. 그러나 계측에 너무 많은 입력 변수를 포함시키는 것은 런타임을 늘리게 된다.
단계(330a)에서, 입력 변수가 (앞서 논의한 바와 같이) 선택된 캘리브레이션 지점에서 측정된다. 단계(340a)에서, 노출 패턴과 표적 패턴(또는 바이어스) 간의 차이 연산이, 도 2a와 관련하여 앞서 설명한 것과 동일 지점에서, 수행된다. 그 후, 데이터 정규화 과정이 단계(350a)에서 수행되고, 동일한 입력 벡터에 대응하는 바이어스 값들이 평균화된다.
단계(370a)에서, 입력 벡터의 보간된 값들에 대한 바이어스의 보간 값들이, 단계(360a)에서 선택된 보간법을 이용하여, 연산된다. 이 단계의 구현을 위해 다양한 보간법들이 사용될 수 있다. 예를 들어, 크리깅(kriging) 보간 과정이 사용될 수 있다. 크리깅 과정은 http://en.wikipedia.org/wiki/Kriging에 개시되어 있다. 크리깅 또는 가우시안 프로세스 회귀는 적합 값(fitted values)의 평활성(smoothness) 최적화를 위해 선택된 구분적 다항식 스플라인(piecewise-polynomial spline)에 반해, 과거 공분산에 의해 통제되는 가우시안 프로세스에 의해 모델링되되는 보간값을 갖는 보간법이다. 과거 값들에 대한 적절한 가정 하에, 크리깅은 보간값들의 최선의 선형 언-바이어스 예측치를 부여한다. 평활성과 같은 다른 기준에 기초한 보간법들은 가장 근사한 중간 값들을 도출할 필요가 없다. 이 기술은 Kolmogorov Wiener 예측으로도 알려져 있다.
모델 이용을 위해, 단계(380a)에서, 입력 변수와 출력 변수(바이어스 또는 TTME) 간의 함수적 관계를 구축할 수 있다. 함수적 관계는 예를 들어, 당 업자가 할 수 있는, 입력 변수와 출력 변수 간의 상관 함수를 이용함으로써, 구축될 수 있다. 대안으로서, 보간 값의 입력 변수와 평균화된 출력 변수가 입력되는 표를 이용할 수 있다. 함수 관계가 구축되었다 할지라도, 컴퓨팅 리소스 이용의 측면에서, 함수 관계에 의해 획득되는 값들을, 모델을 이용할 때 순간적으로 이용가능한 표로 변환하는 것이 보다 효율적일 것이다.
모델의 유효 도메인은 캘리브레이션 단계를 수행한 도메인에 의해 형성된다.
도 3b의 순서도 상에 도시되는 발명의 일 변형예에서, PSF의 선택 단계가 캘리브레이션 및 연산 단계 이전에 수행된다. PSF는 도 1a 및 1b와 관련하여 설명되는 유형의 것일 수 있다. 전자 리소그래피의 경우에, 전방 산란 및 후방 산란 효과를 나타내는 파라미터 α 및 β를 갖는, 중앙집중형 가우시안 함수들의 조합일 수 있다. 후방 산란 효과를 나타내는 가우시안 함수는, 앞서 언급된 EP 2 560 187호에서 개시된 바와 같이, 빔의 중심으로부터 또한 벗어날 수 있다. 본 출원의 출원인과 동일 출원인에게 양도된 유럽특허출원(공개번호 EP 2 650 902)에 의해 개시되는 것과 같이, 상이한 유형의 함수들이 또한 사용될 수 있으며, 이 경우 Voigt-유형의 확산 함수들이 사용된다. 또한, 예를 들어, 디컨벌루션 함수를 위한 확률적 기법이 적용되는 유럽특허출원 EP 2 756 518호에 이해 개시되는 바와 같이, 전자 근접 효과의 다른 모델링 기법이 사용될 수 있다. 광학 리소그래피의 경우에, 간섭성 광원 또는 다른 유사 모델의 합계일 수 있다.
그 후, 발명의 이러한 변형예에서, 단계(340a)는 단계(340b)로 대체되어, 절연 패턴과 표적 패턴 간의 차이로 바이어스를 연산하는 대신에, 선택된 PSF를 표적 설계 패턴과 컨벌루션함으로써 획득되는 시뮬레이션 패턴과 절연 패턴 간의 차이로 바이어스가 연산된다. 바이어스 연산은 표적 패턴이 시뮬레이션된 패턴으로 대체되는 점을 제외하곤, 도 3a와 관련하여 설명된 것과 동일 유형이다.
그 후, 다른 단계들이 도 3a의 변형예에서 설명된 바와 같이 수행된다.
도 3c의 순서도에 도시되는 다른 변형예에서, PSF의 선택 단계(310c)가 또한 존재하지만, 단계(340b)의 바이어스 연산이, 도 2b와 관련하여 앞서 설명한 바 있는, 도 2b에서 제시된 유형의 TTME의 연산 단계(340c)로 대체된다. 바이어스 이용은 기하구조 교정을 암시하고, 반면 TTME 이용은 도즈 교정에 보다 적응된다.
나머지 단계들은 도 3a 및 3b의 변형예에서와 같이 수행된다.
도 4a 및 4b는 발명의 다수의 실시예에서 각각 TTME와 바이어스의 경우에 대한 프로세스 모델 변수와 대응 값들을 갖춘 표를 나타낸다.
도 4a 및 4b의 표는 발명의 방법의 2개의 상이한 구현예의 도해로만 제공된다. 이들은 어떤 방식으로든 청구범위의 범위를 제한하지 않으며, 상이한 개수의 입력 변수와 상이한 값들을 가진, 동일 유형의 다른 결과에 적용된다. 앞서 설명한 바와 같이, 바이어스에 대해 그리고 TTME에 대해 상이한 이용의 경우가 존재한다.
도 5a, 5b, 5c는 발명의 다수의 실시예에 따라 프로세스 모델에 사용되는 계측의 한 예를 도시한다.
이러한 도면에 도시되는 계측은 본 출원의 출원인에게 공동-양도된 유럽특허출원 EP 14 305 834.5 에 의해 개시되는 유형의 것이다.
도 5a는 반경 R 및 변형각 φ를 가진, 피연산 영역(510a)의 이방성 관심 영역을 도시한다.
도 5b는 한 세트의 표적 패턴(540b)과, 관심 지점(520b)으로부터 피연산 영역(510a)의 교차부(530b)를 도시한다. 이러한 경우에, 발명에 따르면, 연산은, 일부 영역이 관심 지점으로부터 보이지 않음에도 불구하고, 피연산 전체 영역 전체에 걸쳐 연장된다. 연산 결과는 아래 설명되는 바와 같이 외부 밀도(External Density) 형성에 사용된다.
도 5c는 관심 지점(520b)으로부터 각도 φ=π 만큼 회전되는 피연산 영역(510a)의 교차부(530c)를 도시한다. 이러한 경우에, 발명에 따르면, 연산은 전체 피연산 영역 간에 연장되며, 다만 일부 영역이 관심 지점으로부터 보이지 않는다. 연산 결과는 아래 설명되는 바와 같이 내부 밀도 형성에 사용된다.
외부 밀도 및 내부 밀도는 전체 표적 설계 간에 *에 의해 표시되는 컨벌루션으로 컴퓨팅된다. 각각의 관심 지점(x,y)에 대하여, 배향 커넬 N(x,y)와 함수 L(x,y)에 의해 표현되는, 표적 설계의 컨벌루션 V(x,y)의 합성(product)이 컴퓨팅된다:
V(x,y) = L(x,y) * N(x,y)
컨벌루션 프로덕트 연산은 다음과 같이 주어진다:
Figure 112017012222966-pct00002
여기서, 배향 커넬 N(u,v)이 2개의 기여 요소로 분리될 수 있다:
Figure 112017012222966-pct00003
여기서,
Figure 112017012222966-pct00004
는 가우시안 커넬 함수이고,
Figure 112017012222966-pct00005
는 변형 함수다.
φ 각도는 설계 상의 위치(x,y)에 따라 변하는 변형 함수의 편이각(shift angle)이다.
φ 각도는 기본 변형 함수가 최대값에 도달하는 축을 기준으로 가진다. 편이각은 [0, 2π] 범위에서 변할 수 있다. φ 각도는 (x,y) 위치에 대해 하나만의 가능값을 가진다. 따라서, 각각의 V(x,y) 연산에 대해 일정 파라미터로 간주될 수 있다.
편의상, 다음의 설명 부분에서, N(u,v) 함수는 다음과 같이 극좌표로 기록될 것이다:
Figure 112017012222966-pct00006
여기서 반경
Figure 112017012222966-pct00007
이고,
Figure 112017012222966-pct00008
이다.
외부 밀도 연산의 경우에,
Figure 112017012222966-pct00009
는 커넬이 패턴 외부를 향해 배향되도록 구성된다. 게다가, φ가 φ+π로 대체될 경우, 외부 밀도는 추가적인 연산 비용없이 내부 밀도와 병렬로 컴퓨팅될 수 있다.
편이각 φ는, 추정되는 계측치(간격 또는 CD)에 대한 컨벌루션의 프로덕트의 감도를 최대화시키는, 관심 지점으로부터 설계 패턴 상의 수직축에 대한 각도로 선택된다. Manhattan 패턴처리 설계(즉, 수직 라인을 가짐)의 경우에, 적절한 편이각은 관심 지점이 수직 라인의 우측(좌측) 에지 상에 있고 관찰이 각각 설계의 외부 또는 내부에 대해 이루어질 때 π/2(3π/2) 또는 3π/2(π/2) 이다. 관심 지점이 Manhattan 패턴처리 설계의 수평 라인의 하부(상부) 에지 상에 있을 때, 적절한 편이각은 관찰이 각각 설계 외부 또는 내부에 대해 이루어질 때 π(제로) 또는 제로(π)일 것이다.
더 일반적으로, 선호되는 규칙은 변형 함수의 편이각 φ가 패턴처리 설계의 영역에 대해 최적인 것으로 선택되는 것이다(예를 들어, Manhattan 또는 자유 형태). 패턴처리 설계의 에지를 따라 관심 지점을 움직일 때, 에지에 대한 법선이 형성될 수 있는(즉, 에지에 대한 법선이 연속인) 영역에서, φ는 기준 방향에 대한 에지 법선의 각도로 규정된다.
불연속 지점에서, 선호 실시예에서, 이러한 편의각은 기준 방향과 불연속 지점에서 2개의 세그먼트의 외각의 이등분선 사이의 각도로 규정될 수 있다.
발명의 방법은 반도체 IC 제조 프로세스의 많은 이용예에서 사용될 수 있다. 구체적으로, 포인트 스프레드 함수(PSF)와 설계 간의 컨벌루션이 연산되는 제 1 단계와, 레지스트 임계치가 고려되는 제 2 단계로 이루어지는 시뮬레이션을 통해 근접 효과 교정이 연산되는, 방법을 대체하기 위한 소정 유형의 e-빔 리소그래피 프로세스에 특히 적합하다.
전역 또는 부분(즉, PSF를 포함하는지 여부) 프로세스가 더 정밀할수록, 임의의 유형의 프로세스 시그너처에 맞게 조정될 수 있는 발명의 모델이 매우 효율적이다. 이는 특히, 에칭 후 및/또는 극자외선(EUV) 마스크가 사용될 때 e-빔 리소그래피 프로세스를 모델링하는 경우다. 이는 극자외선 UV가, 극심한 후방 산란 효과를 생성하는 중금속층(탄탈륨 또는 탄탈륨 나이트라이드)에 의해 덮이기 때문이다.
이는 직접 기록, 시뮬레이션 또는 검사 응용예를 위해, 프로세스의 보다 정밀한 모델이 필요할 때마다 또한 해당된다.
발명의 방법은, 상세한 설명에 개시된 단계들을 수행하도록 구성되는 컴퓨터 코드 명령어들을 포함하는 InscaleTM 소프트웨어로 장비 또는 디바이스를 제어함으로써, 임의의 유형의 리소그래피 장비, 시뮬레이션 또는 검사 디바이스로 구현될 수 있다.
본 명세서에서 개시되는 예들은 발명의 소정의 실시예의 예시에 지나지 않는다. 첨부 청구범위에 의해 규정되는 발명의 방법을 어떤 방식으로도 제한하지 않는다.

Claims (15)

  1. 기판 상에 인쇄될 표적 설계에 의해 형성되는 반도체 집적 회로를 제조하기 위한 프로세스의 모델을, 컴퓨터를 이용하여, 결정하는 방법에 있어서, 상기 방법은,
    - 복수의 패턴을 포함하는 캘리브레이션 세트를 선택하는 단계와,
    - 상기 복수의 패턴의 특징부들의 변화를 나타내는 적어도 하나의 입력 변수를 선택하는 단계와,
    - 복수의 패턴 상의 다수의 지점에서 적어도 하나의 입력 변수의 제 1 일련의 값들을 결정함으로써 적어도 하나의 입력 변수의 일련의 값들을 획득하는 단계와,
    - 캘리브레이션 세트의 패턴들의 프린트를 나타내는 출력 변수의 제 2 일련의 값들을 다수의 지점에서 연산하는 단계와,
    - 적어도 하나의 입력 변수의 제 1 일련의 값들과, 출력 변수의 제 2 일련의 값들 사이의 함수적(functional) 및 연상적(associative) 관계 중 하나로 프로세스 모델을 결정하는 단계를 포함하며,
    표적 설계와 변형 함수 및 커넬 함수의 컴파운드를 컨벌루션함으로써 적어도 하나의 입력 변수가 결정되고, 상기 변형 함수는 선택되는 편이각을 포함하는
    결정 방법.
  2. 제 1 항에 있어서, 상기 관계가 보간 과정에 의해 표적 설계까지 연장되는
    결정 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 하나의 입력 변수는 상기 표적 설계 내 패턴의 CD, 간격, 및 밀도 중 하나를 나타내는
    결정 방법.
  4. 제 1 항에 있어서,
    복수의 패턴 상의 상기 다수의 지점들이 상기 패턴의 에지 상에 위치하는
    결정 방법.
  5. 제 1 항에 있어서,
    상기 출력 변수는 캘리브레이션 세트 내 표적 패턴과 실제 인쇄 패턴 간의 크기 바이어스(dimensional bias)인
    결정 방법.
  6. 제 1 항에 있어서,
    상기 출력 변수는 PSF와 캘리브레이션 세트 내 표적 패턴의 컨벌루션에 의해 획득되는 시뮬레이션된 설계의 에이리얼 이미지와 캘리브레이션 세트 내 실제 인쇄 패턴 간의 크기 바이어스(dimensional bias)인
    결정 방법.
  7. 제 1 항에 있어서,
    상기 출력 변수는 캘리브레이션 세트 내 패턴들의 에이리얼 이미지를 생성하기 위해 PSF에 의해 형성되는 수신 도즈를 나타내는 TTME(Threshold To Meet Experiments)인
    결정 방법.
  8. 제 7 항에 있어서,
    상기 TTME는 노출 후 그리고 에칭 후 중 하나에서 결정되는
    결정 방법.
  9. 제 1 항에 있어서,
    적어도 하나의 입력 변수의 동일 값들에 대해 획득되는 출력 변수들의 일련의 값들은 가중 평균 과정에 의해 병합되는
    결정 방법.
  10. 제 2 항에 있어서,
    상기 보간 과정이 크리깅 과정(kriging procedure)인
    결정 방법.
  11. 제 10 항에 있어서,
    상기 크리깅 과정은 표적 설계에 적용될 교정들의 허용공차의 함수로 규정되는 단계를 갖는
    결정 방법.
  12. 기판 상에 인쇄될 표적 설계에 의해 형성되는 반도체 집적 회로를 제조하기 위한 프로세스의 모델을 이용하는 방법에 있어서, 상기 방법은,
    - 표적 설계, 레지스트, 및 기판 중 적어도 하나를 특징으로 하는 특징부들의 리스트에 기초하여 후보 프로세스 모델들의 리스트에서 하나의 프로세스 모델을 컴퓨터 메모리에서 선택하는 단계와,
    - 적어도 하나의 입력 변수의 값들과, 선택된 프로세스 모델을 특징으로 하는 출력 변수의 값들 사이의 함수적 및 연상적 관계 중 하나를 컴퓨터 메모리로부터 불러들이는 단계와,
    - 표적 설계 상의 위치에서 적어도 하나의 입력 변수의 값들을 연산하는 단계와,
    - 상기 위치에서 적어도 하나의 입력 변수에 대한 출력 변수의 값들을 상기 모델로부터 획득하는 단계와,
    - IC 제조 프로세스의 교정 단계, 시뮬레이션 단계, 및 검사 단계 중 하나에 사용하기 위해, 상기 위치에서 출력 변수의 값들을 저장하는 단계를 포함하며,
    표적 설계와 변형 함수 및 커넬 함수의 컴파운드를 컨벌루션함으로써 적어도 하나의 입력 변수가 결정되고, 상기 변형 함수는 선택되는 편이각을 포함하는
    이용 방법.
  13. 기판 상에 인쇄될 표적 설계에 의해 형성되는 반도체 집적 회로를 제조하기 위한 프로세스의 모델을 결정하기 위한 컴퓨터 프로그램을 기록한 컴퓨터 판독가능 기록 매체에 있어서, 상기 컴퓨터 프로그램은,
    ○ 복수의 패턴을 포함하는 캘리브레이션 세트를 선택하기 위한, 그리고,
    ○ 상기 복수의 패턴의 특징부들의 변화를 나타내는 적어도 하나의 입력 변수를 선택하기 위한, 그리고,
    ○ 복수의 패턴 상의 다수의 지점에서 적어도 하나의 입력 변수를 결정함으로써 적어도 하나의 입력 변수의 제 1 일련의 값들을 획득하기 위한,
    - 하나 이상의 인터페이스와,
    - 캘리브레이션 세트의 패턴들의 프린트를 나타내는 출력 변수의 일련의 값들을 다수의 지점에서 연산하도록 구성되는 컴퓨터 코드와,
    - 적어도 하나의 입력 변수의 제 1 일련의 값들과 출력 변수의 제 2 일련의 값들 사이의 함수적(functional) 및 연상적(associative) 관계 중 하나로 프로세스 모델을 결정하도록 구성되는 컴퓨터 코드를 포함하며,
    표적 설계와 변형 함수 및 커넬 함수의 컴파운드를 컨벌루션함으로써 적어도 하나의 입력 변수가 결정되고, 상기 변형 함수는 선택되는 편이각을 포함하는
    컴퓨터 판독가능 기록 매체.
  14. 기판 상에 인쇄될 표적 설계에 의해 형성되는 반도체 집적 회로를 제조하기 위한 프로세스의 모델을 이용하기 위한 컴퓨터 프로그램을 기록한 컴퓨터 판독가능 기록 매체에 있어서, 상기 컴퓨터 프로그램은,
    ○ 표적 설계, 레지스트, 및 기판 중 적어도 하나를 특징으로 하는 특징부들의 리스트에 기초하여 후보 프로세스 모델들의 리스트 내 하나의 프로세스 모델을 컴퓨터 메모리에서 선택하기 위한, 그리고,
    ○ 적어도 하나의 입력 변수의 값들과, 선택된 프로세스 모델을 특징으로 하는 출력 변수의 값들 사이의 함수적 및 연상적 관계 중 하나를 컴퓨터 메모리로부터 불러들이기 위한,
    - 하나 이상의 인터페이스와,
    ○ 표적 설계 상의 위치에서 적어도 하나의 입력 변수의 값들을 연산하도록 구성되는, 그리고,
    ○ 상기 위치에서 적어도 하나의 입력 변수에 대한 출력 변수의 값들을 상기 모델로부터 획득하도록 구성되는, 그리고,
    ○ IC 제조 프로세스의 교정 단계, 시뮬레이션 단계, 및 검사 단계 중 하나에 사용하기 위해, 상기 위치에서 출력 변수의 값들을 저장하도록 구성되는,
    - 컴퓨터 코드를 포함하며,
    표적 설계와 변형 함수 및 커넬 함수의 컴파운드를 컨벌루션함으로써 적어도 하나의 입력 변수가 결정되고, 상기 변형 함수는 선택되는 편이각을 포함하는
    컴퓨터 판독가능 기록 매체.
  15. 제 13 항 또는 제 14 항에 따른 컴퓨터 판독가능 기록 매체 상에 구현된 컴퓨터 프로그램의 적어도 하나의 출력에 이용하도록 구성되는 반도체 제조 장비에 있어서,
    상기 반도체 제조 장비는 반도체 웨이퍼 상의 직접 기록, 마스크 플레이트 상의 기록, 에칭, 화학적 또는 기계적 평탄화, 또는 베이킹, 반도체 웨이퍼 어닐링, 및 마스크 또는 반도체 표면 검사 중 하나를 행하도록 구성되는
    반도체 제조 장비.
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