KR20220074927A - 고형상비 구조의 형상 편차를 측정하기 위한 fib-sem 3d 단층 촬영 - Google Patents

고형상비 구조의 형상 편차를 측정하기 위한 fib-sem 3d 단층 촬영 Download PDF

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Abstract

본 발명은 반도체 웨이퍼의 검사 체적에서 반도체 피처의 검사를 위한 3D 단층 촬영 검사 방법에 관한 것이다. 3D 단층 촬영 이미지가 획득되고 복수의 2D 단면 이미지가 선택된다. HAR 구조의 윤곽이 식별되고 편차 파라미터가 추출된다. 편차 파라미터는 변위, 반경 또는 직경 편차, 면적 또는 형상과 같은 제조 오류를 설명한다.

Description

고형상비 구조의 형상 편차를 측정하기 위한 FIB-SEM 3D 단층 촬영
본 발명은 집적 회로의 횡단 측량(cross sectioning)에 의한 3차원 회로 패턴 검사 및 측정 기술에 관한 것이다. 더 구체적으로, 본 발명은 집적 반도체 샘플 내의 채널 또는 HAR 구조의 3D 체적 이미지를 획득하는 방법 및 대응하는 컴퓨터 프로그램 제품 및 대응하는 반도체 검사 디바이스에 관한 것이다. 방법, 컴퓨터 프로그램 제품 및 디바이스는 주사 하전 입자 현미경을 사용함으로써 집적 반도체 샘플 내의 채널 또는 HAR 구조의 형상 또는 단면, 경사 또는 궤적의 정량적 계측, 결함 검출, 결함 검토 및 검사에 이용될 수 있다.
반도체 구조는 가장 정밀한 인공 구조 중 하나이며 매우 적은 결함만을 경험한다. 이러한 희귀 결함은 결함 검출 또는 결함 검토 또는 정량적 계측 디바이스가 기대하는 특징이다.
제조된 반도체 구조는 이전 지식에 기초한다. 예를 들어, 로직 유형 샘플에서, 금속 라인은 금속층 또는 HAR(high aspect ratio)(고형상비) 구조에서 병렬로 연장되고 금속 비아는 금속층에 직교하여 연장된다. 다양한 층에서 금속 라인 사이의 각도는 0°또는 90°이다. 반면에, VNAND 유형 구조의 경우, 단면이 평균적으로 구형인 것으로 알려져 있다.
집적 반도체는 평면 집적 기술에 의해 실리콘 기판 상에 일련의 층을 처리하여 제조된다. 각각의 층은 먼저 평탄화되고 그 다음 투영 노광 장치에 의해 리소그래피 프로세스 내의 패턴에 의해 구조화된다. 리소그래피 패턴은 에칭, 퇴적, 도핑 또는 주입을 비롯한 여러 기술에 의해 실리콘 층으로 전사된다. 층 세트에 직교한 단면이 도 1에 도시되어 있다. 집적 반도체(50)는 x-y 방향으로 연장되는 상단 표면(52)에 평행한 평면 집적 기술에 의해 제조된 층(54.1, 54.2, ... 54.22)의 세트를 포함한다. 가장 낮은 층(54.22) 너머에는 전체 깊이가 도시되지 않는 반도체 기판 또는 웨이퍼의 벌크 실리콘 기판(51)이 있다. 가장 낮은 층(54.22)은 실리콘 기판의 도핑된 구조(58)가, 예를 들어 주입에 의해 형성되는 층이다. 이 층 상단에는, 금속층(54.1, 54.3, ...54.17...)과 같은 금속 전도체로 구조화된 일련의 소위 금속층이 격리층(54.2, 54.4, ...)과 같은 일련의 격리층과 교대로 배치된다. 격리층은 금속층(54.1)의 금속 구조(56)와 금속층(54.3)의 금속 구조 사이의 비아(55)와 같은 2개의 이웃하는 금속층과 접촉하기 위한 인터커넥트를 포함한다. 가장 낮은 금속층은 인접한 격리층에 접점(59)을 갖는 일련의 게이트(57)를 포함한다.
z 방향의 깊이가 증가함에 따라, 층의 최소 피처 크기는 더 작아진다. 가장 낮고 가장 중요한 층의 현재 최소 피처 크기 또는 임계 치수는 실제로 10 nm 미만, 예를 들어 7 nm 또는 5 nm이며 가까운 장래에 3 nm 미만에 접근한다. 최소 피처 크기의 작은 연장으로, x 및 y 방향에서 층의 측방향 배치에 대한 요건이 점점 더 까다로워진다. 2개의 층의 측방향 오버레이 정확도는 통상적으로 2개의 층에서 최소 피처 크기의 1/3 정도이다. 따라서, 가장 낮은 층의 측방향 정렬은 수 nm 정도여야 하며, 가까운 장래에는 심지어 1 nm 미만이어야 한다.
도 2는 NAND 메모리 디바이스와 같은 반도체 디바이스를 통한 단면의 다른 예를 도시한다. 이 예에서, 참조 번호 60으로 나타낸 3개의 필러와 같은 여러 필러는 금속층 및 격리층(54.1, ...54.k, ...54.z)의 큰 세트를 통해 연장되고, 그 층에 직교하는 전도성 연결을 확립한다. 필러(60)는 또한 HAR(high aspect ratio) 구조 또는 때로는 접촉 채널이라고 명명된다. 표면(52)에 평행한 금속층 내의 금속 구조가 평면 제조 기술의 높은 정밀도로 한 번에 제조되는 반면, 필러(60)는 서로 상하로 적층된 각각의 후속 층에서 큰 시리즈 또는 작은 금속 구조에 의해 형성된다. 따라서, 필러는 개별 평면층의 처리 오류 뿐만 아니라 후속 평면층 사이의 오버레이 오류와 같은 여러 손상을 경험할 수 있다. 그러나, 필러 내부의 오류나 결함은 반도체 디바이스의 성능을 제한하거나 그러한 디바이스의 고장을 유발할 수 있다.
집적 반도체 디바이스를 분석하기 위해 채용된 종래 기술의 기법은 현재 2D 이미징 접근법을 이용하고 있다. 예를 들어, 얇은 슬라이스 또는 라멜라는, 예를 들어 이온 빔 밀링에 의해 반도체 디바이스로부터 형성되고 얇은 샘플은 프로브에 의해 추출된다. 라멜라는 소위 "평면도" 또는 "횡단도" 일 수 있고, 샘플은 평행한 또는 직교 집적 반도체 디바이스이다. 라멜라는, 예를 들어 주사 전자 현미경(scanning electron microscope)(SEM 또는 STEM) 또는 투과 전자 현미경(transmission electron microscope)(TEM)에 의해 추가로 분석된다. 이 방법은 채널이나 필러의 전방과 후방에서 재료의 제거를 필요로 하여, 측정이 부정확할 수 있다. 필러, 구멍 또는 채널의 일부가 얇은 슬라이스로부터 제거되어 이미징 라멜라에서 누락되었을 수 있다.
또 다른 방법은 크로스 빔 또는 이중 빔 디바이스를 이용한 밀링 및 이미징에 의해 생성된 집적 반도체 디바이스에 평행하거나 직교하는 개별 교차 평면의 2D 이미지 생성이다. 그러나, 전술한 바와 같은 HAR 필러 또는 구멍 또는 채널은 항상 예측 가능하거나 알려져 있지 않은 형상으로 제조된다. 비틀림 형상을 취하고 평면 2D 교차점 외부에서 벤딩되고 연장될 수 있다. HAR 필러 또는 구멍 또는 채널이 평면 교차 평면으로 제한되지 않을 수 있기 때문에, 2D 기술은 이들 구조의 실제 경로 또는 궤적 뿐만 아니라 이들 구조의 형상 속성을 캡처하지 못한다. 다음으로, 2D 이미징을 위한 단면 표면은 커튼(curtaining)이라고 명명되는 효과에 의해 열화될 수 있고, 그에 따라 단면 표면에 약간의 파상이 나타나고 2D 이미지에 반도체 구조의 일부만이 포함될 수 있다. 2D 이미징 방법은 이미징 표면 또는 얇은 슬라이스 체적과 교차하는 그 형상의 일부만을 캡처한다.
최근에, 3D 체적 이미지 생성이 도입되었다. 3D 체적 이미지는 집적 반도체 내에서 미리 결정된 체적의 3D 체적 이미지를 결정하기 위해 집적 반도체를 슬라이스 및 이미징하도록 하전 입자 빔 시스템을 이용하는 횡단 측량 기술을 통해 생성된다. 이러한 단면 이미징 기술은 2D 단면 이미지의 큰 세트를 생성 및 저장하는 것과, 높은 정밀도의 3D 체적 이미지를 생성하기 위해 체적 내에 2D 단면 이미지를 등록하는 것을 포함한다. 하전 입자 시스템은 이미징을 위한 전자 현미경(SEM) 및 슬라이싱을 위한 집속 이온 빔 시스템(focused ion beam system)(FIB), 또는 슬라이싱 및 이미징을 위한 이온 빔 시스템을 포함할 수 있다.
따라서, 필러의 내부 구조를 비롯하여 필러 또는 구멍의 오류나 결함 또는 구조의 편차를 결정하는 것이 문제이다. 3D 체적 이미지로부터 필러, 필러 또는 구멍의 오류 또는 결함을 높은 정확도로 결정하는 것이 추가 문제이다.
본 발명의 목적은 필러 또는 HAR 구조의 3D 체적 이미지를 획득하는 개선된 방법을 제공하는 것이다. 특히, 이 방법은 일련의 단면 이미지에 의해 필러 또는 HAR 구조의 정확한 3D 재구성을 허용한다.
본 발명은 집적 회로의 횡단 측량에 의해 HAR 구조의 3D 체적 이미지 또는 3D 형상의 높은 정밀도 3D 재구성을 위한 방법, 보다 구체적으로 HAR 구조의 3D 체적 이미지를 획득하기 위한 방법, 컴퓨터 프로그램 제품 및 장치를 제공한다.
본 방법은 HAR 구조의 단면 직경과 형상의 정량적 계측 뿐만 아니라 집적 회로 내에서 HAR 구조의 궤적의 결정을 허용한다. 더욱이, 본 발명은 집적 반도체 디바이스를 통해 채널 궤적을 결정하고, 수 nm 미만 정도의 높은 정밀도로 이상적인 채널 궤적으로부터 채널 궤적의 편차를 결정하기 위한 방법, 컴퓨터 프로그램 제품 및 장치를 제공한다.
본 발명의 실시예에서, 집적 반도체 샘플 내의 이러한 필러의 3D 형상은 집적 반도체 내에서 미리 결정된 체적의 3D 체적 이미지를 결정하기 위해 집적 반도체를 슬라이스 및 이미징하도록 하전 입자 빔 시스템을 이용하는 횡단 측량 기술을 통해 측정된다. 이러한 단면 이미징 기술은 단면 이미지 세트의 생성 및 저장을 포함한다. 하전 입자 시스템은 이미징을 위한 전자 현미경(SEM) 및 슬라이싱을 위한 집속 이온 빔 시스템(focused ion beam system)(FIB), 또는 슬라이싱 및 이미징을 위한 이온 빔 시스템을 포함할 수 있다.
3D 메모리 칩(VNAND 또는 3D RAM)은 서로 평행하게 연장되는 많은 필러형 구조로 구성되며 때로는 메모리 채널 또는 "필러"라고도 지칭된다. 실시예 또는 본 발명에 따르면, 이러한 3D 메모리 디바이스를 포함하는 샘플은 FIB-SEM-현미경을 이용하는 단면 이미징 기술에 의해 연구될 수 있다. FIB(Focused Ion Beam)는 슬라이스에 의해 프로브 슬라이스로부터 얇은 재료층을 제거하는 데 사용된다. 예에서, FIB는 슬라이스가 필러/채널 축에 직교하여 배향되도록 배열되며, 각각의 새로운 노출된 표면은 대체로 원형 형상을 갖고 육각형 그리드를 형성하는 필러의 설치 공간을 포함할 것이다. 각각의 새로운 노출된 표면 또는 슬라이스는 FIB가 있는 프로브로부터 재료의 제거가 진행됨에 따라 SEM(scanning electron microscope) 또는 다른 하전 입자 이미징 현미경에 의해 하나씩 이미징된다. 필러의 3D 형상은 2D 슬라이스 이미지의 스택을 사용하여 재구성된다. 하나의 슬라이스에서 필러의 통상적인 설치 공간 개수는 수백 개에 이를 수 있다. 통상적인 이미지 슬라이스 스택은 수백 개의 이미지를 포함할 수 있다. 대부분의 용례에서, 3D로 필러를 재구성하는 동안 상당한 수준의 자동화가 필수적이다. 실시예에서, 이러한 재구성을 위한 자동화된 워크플로가 설명된다.
본 발명의 실시예에서, 적어도 하나의 HAR 구조의 단면 이미지는 집적 회로의 3D 체적 이미지의 교차 평면 내에서 이미지 처리 및/또는 패턴 인식에 의해 결정되고 추출된다. 이에 의해, 적어도 하나의 HAR 구조의 단면 이미지의 정확한 위치가 미리 결정된 체적 내에서 높은 정확도로 결정된다. 집적 회로의 3D 체적 이미지의 후속 교차 평면에서 적어도 하나의 HAR 구조의 후속 단면 이미지의 결정 및 추출을 반복함으로써, 집적 반도체 내의 미리 결정된 체적 내에서 HAR 구조의 격리된 3D 체적 이미지가 생성된다.
본 발명의 실시예에서, 적어도 하나의 HAR 구조의 단면 이미지는 단면의 측방향 치수와 같은 형상 속성을 추출하기 위해 이미지 처리에 의해 자동으로 평가된다. 예에서, 타원은 적어도 하나의 HAR 구조의 단면에 근사된다. 다른 예에서, 형상 속성은 단면 이미지의 면적을 포함한다. 예에서, HAR 구조의 형상 속성은 결함 검출 또는 결함 검토에 이용된다.
실시예에서, 평가는 3D 체적 이미지 내에서 적어도 하나의 HAR 구조의 단면 이미지의 중심을 높은 정확도로 추출하는 것을 더 포함한다. 중심의 추출은 적어도 하나의 HAR 구조의 단면 이미지의 무게 중심의 계산에 의해 달성될 수 있다.
집적 회로의 3D 체적 이미지의 후속 교차 평면에서 적어도 하나의 HAR 구조의 후속 단면 이미지의 평가를 반복함으로써, 3D 채널 궤적 또는 3D 궤적이 생성된다. 하나의 예에서, 3D 배치 편차 궤적은 이상적인 궤적 또는 설계 궤적으로부터 3D 궤적의 편차로부터 도출된다. 설계 궤적이 집적 반도체의 상단 표면에 직교하여 z 방향으로 연장되도록 좌표계가 배열될 수 있으므로, 3D 배치 편차 궤적은 채널의 3D 궤적을 따라 또는 z 방향으로 평가된다. 3D 배치 편차 궤적으로부터, 최대 배치 편차가 도출된다. 하나의 예에서, z 방향에 대한 3D 궤적의 최대 경사각이 도출된다. 하나의 예에서, z 방향에 대한 3D 궤적의 흔들림 또는 비틀림 형상이 도출된다.
실시예에서, 집적 반도체 내에서 미리 결정된 체적 내의 HAR 구조의 3D 궤적을 따른 형상 속성은 유사한 방식으로 반복적으로 생성된다. 설계 궤적이 집적 반도체의 상단 표면에 직교하여 z 방향으로 연장되도록 좌표계가 배열될 수 있으므로, 형상 속성은 채널의 3D 궤적을 따라 또는 z 방향으로 평가된다.
실시예에서, 채널의 전도도는 채널의 최소 단면적에 의해 결정된다. 다른 실시예에서, 채널 경계 표면 내의 피크, 결함 또는 파괴 또는 내포물이 추출된다.
실시예에서, HAR 구조의 3D 궤적 및 형상 속성은 적어도 2개의 HAR 구조에 대해 결정되고 평가된다. 개별 HAR 구조의 3D 궤적 및 형상 속성 외에도, 적어도 2개의 HAR 구조의 상대적 속성도 평가된다. 상대적 속성은 3D 궤적의 거리와 같은 채널 근접도 뿐만 아니라 적어도 2개의 HAR 채널의 외부 경계의 최소 거리를 포함한다.
실시예에서, 본 발명의 방법은 집적 반도체 디바이스 내의 HAR 구조 세트를 분석하는 방법을 포함하고, 이 방법은, 반도체 샘플의 3D 단층 촬영 이미지를 획득하는 단계, HAR 구조 세트의 단면 이미지를 각각 포함하는 3D 단층 촬영 이미지로부터 2D 단면 이미지 세그먼트의 서브세트를 선택하는 단계, 2D 단면 이미지의 서브세트에서 HAR 구조 세트 내의 각각의 HAR 구조의 윤곽을 식별하는 단계, HAR 구조 세트의 HAR 구조 윤곽으로부터 편차 파라미터를 추출하는 단계, 편차 파라미터를 분석하는 단계를 포함하고, 편차 파라미터는, 이상적인 위치로부터의 변위, 반경 또는 직경의 편차, 단면적으로부터의 편차, 단면의 형상으로부터의 편차 중 하나 이상을 포함한다.
실시예에서, 방법은 HAR 구조 세트의 적어도 하나의 HAR 구조의 적어도 하나의 편차 파라미터의 통계적 분석을 수행하는 단계를 더 포함한다. 예에서, 이상적인 위치로부터 변위의 편차 파라미터는 HAR 구조의 틸트 또는 흔들림을 포함한다.
실시예에서, 방법은, 3D 단층 촬영 이미지를 획득하는 단계가 적어도 하나의 하전 입자 광학 컬럼을 갖는 하전 입자 현미경에 의해 3D 단층 촬영 이미지를 획득하는 단계를 포함하는 것을 더 포함한다.
실시예에서, 방법은 45°내지 90°의 각도로 서로에 대해 배열된 집속 이온 빔 시스템(FIB) 및 주사 전자 현미경(SEM)을 포함하는 하전 입자 현미경을 추가로 이용한다. 예에서, 상대 각도는 90°이며, 그에 따라 FIB는 반도체 샘플의 표면에 평행하게 배향되고 SEM은 반도체 샘플의 표면에 직교하여 배향된다.
실시예에서, 방법은 각각의 HAR 구조의 적어도 윤곽의 식별 단계에서 이미지 처리, 에지 검출 또는 패턴 인식을 더 포함한다.
실시예에서, 방법은 HAR 구조 세트의 적어도 하나의 HAR 구조의 적어도 하나의 편차 파라미터의 최소값 또는 최대값의 계산을 더 포함한다.
실시예에서, 방법은 2개의 인접한 HAR 구조 사이의 거리 및 2개의 인접한 HAR 구조 사이의 최소 거리를 적어도 계산하는 단계를 더 포함한다.
실시예에서, 방법은 HAR 구조 세트의 적어도 하나의 HAR 구조에서 적어도 하나의 국소 결함 또는 내포물의 검출 및 국소화를 더 포함한다.
실시예에서, 방법은 고해상도 주사 전자 현미경을 이용한 이미지 취득, 및 코어 및 코어 둘레의 적어도 하나의 층을 포함하는 적어도 하나의 HAR 구조의 내부 구조의 식별 및 국소화를 더 포함한다.
실시예에서, 방법은 적어도 하나의 HAR 구조의 내부 구조의 윤곽으로부터 적어도 하나의 편차 파라미터의 추출을 수행하고 편차 파라미터를 분석하는 단계를 더 포함한다.
실시예에서, 방법은 제조 프로세스 특성화, 제조 프로세스 최적화 또는/및 제조 프로세스 모니터링 단계를 더 포함한다.
본 발명의 일 실시예에 따른 장치는 반도체 검사 디바이스이고, 이 반도체 검사 디바이스는 집적 반도체 샘플의 일련의 단면을 밀링하도록 구성된 집속 이온 빔 디바이스(FIB), 집적 반도체 샘플의 일련의 단면을 이미징하도록 구성된 주사 전자 빔 현미경(SEM), 및 방법의 적어도 하나의 실시예에 따른 단계를 수행할 수 있는 명령어 세트를 작동하기 위한 제어기를 포함하고, 집속 이온 빔(FIB)과 전자 빔 현미경(SEM)은 서로 약 90°의 각도를 형성한다.
실시예에서, 웨이퍼 검사 방법은 웨이퍼 내부의 검사 체적의 3D 체적 이미지를 획득하는 단계 및 검사 체적에서 관심 반도체 피처의 단면을 나타내는 템플릿 세트를 선택하는 단계를 포함한다. 관심 반도체 피처는 금속 라인, 비아, 접점, 핀, HAR 구조, HAR 채널 또는 게이트 구조 중 하나를 포함할 수 있다. 방법은, 예를 들어 템플릿을 3D 체적 이미지의 2D 단면 이미지 세트와 상관시킴으로써 검사 체적 내에서 관심 반도체 피처의 단면의 중앙 위치를 결정하는 단계를 더 포함한다. 방법은 3D 체적 이미지 내에서 관심 반도체 피처의 윤곽을 결정하는 단계 및 관심 반도체 피처의 윤곽과 일치하는 적어도 대표적인 프리미티브(primitive)의 파라미터를 결정하는 단계를 더 포함한다. 방법은 파라미터를 분석하는 단계를 더 포함한다. 예에서, 방법은 관심 반도체 피처의 복수의 단면의 서브세트를 특정 관심 반도체 피처에 할당하는 단계를 더 포함한다. 방법은 이중 빔 시스템을 이용하는 슬라이스 및 이미지 방법에 의해 샘플 피스로부터 3D 체적 이미지를 생성하는 단계를 더 포함할 수 있다. 이중 빔 시스템은 슬라이싱을 위한 FIB 빔 및 이미징을 위한 하전 입자 이미징 현미경, 예를 들어 SEM 또는 HIM(Helium Ion Microscope)을 포함할 수 있다. 방법은 웨이퍼로부터 샘플 피스를 리프트 아웃(lift out)하고 샘플 피스를 유지하는 단계를 더 포함할 수 있다. 리프트 아웃 단계는 샘플 피스를 프로브 바늘에 부착하고, 샘플 피스를 이동시키며, 샘플 피스를 홀더에 부착하는 단계를 포함할 수 있다. 예에서, 웨이퍼로부터 샘플 피스를 리프트 아웃하는 단계는 이중 빔 디바이스에서 수행된다. 이중 빔 디바이스는 웨이퍼로부터 반도체 샘플을 절단하도록 구성된 레이저 빔 디바이스를 더 포함할 수 있고 방법은 웨이퍼에 레이저 절단을 수행하는 단계를 포함할 수 있다. 파라미터를 분석하는 단계는 통계적 평균 및 통계적 편차의 계산, 기준 프리미티브에 대한 비교, 또는 웨이퍼 좌표와의 상관 중 적어도 하나를 포함할 수 있다. 결과적으로, 편차 파라미터 세트가 획득된다. 실시예에 따르면, 방법은 편차 파라미터를 특정 유형의 결함으로 분류하는 단계를 포함한다. 이러한 부류의 결함의 예는 "정렬 오류", "왜곡된 형상", "너무 작은 거리", "너무 작은 직경" 등이 있다.
본 발명의 양태에 따르면, 본 발명은 전술한 바와 같은 임의의 방법을 실행하도록 구성된 프로그램 코드를 갖는 컴퓨터 프로그램 제품에 관한 것이다. 코드는 임의의 가능한 프로그래밍 언어로 기입될 수 있으며 컴퓨터 제어 시스템에서 실행될 수 있다. 이와 같은 컴퓨터 제어 시스템은 하나 이상의 컴퓨터 또는 처리 시스템을 포함할 수 있다.
본 발명의 양태에 따르면, 본 발명은 전술한 바와 같은 실시예 중 어느 하나에 따른 방법 중 임의의 것을 수행하도록 구성된 반도체 검사 디바이스에 관한 것이다.
본 발명은 다음 도면을 참조하여 훨씬 더 완전하게 이해될 것이다:
도 1a,b는 반도체 디바이스의 예시를 도시한다.
도 2는 NAND 디바이스의 단면을 도시한다.
도 3은 필러와 필러 단면을 도시한다.
도 4는 이상적인 형상과 형태로부터 필러의 편차를 도시한다.
도 5는 본 발명의 실시예에 따른 방법 단계를 도시한다.
도 6은 크로스 빔 현미경 및 슬라이스 및 이미지 방법을 도시한다.
도 7은 NAND 구조의 3D 체적 이미지와 교차 이미지를 도시한다.
도 8은 이미지 처리 및 윤곽 추출의 결과를 도시한다.
도 9는 2개의 필러에 대한 윤곽 세트 및 필러 사이의 거리를 도시한다.
도 10은 하나의 교차 평면에서 필러 세트에 대한 변위 벡터를 도시한다.
도 11은 z를 통한 3개의 필러(x 좌표)의 궤적을 도시한다.
도 12는 z를 통한 3개의 필러의 윤곽 반경을 도시한다.
도 13은 z를 통한 3개의 필러 윤곽의 편심을 도시한다.
도 14는 z를 통한 필러 세트의 변위 벡터의 통계적 분석을 도시한다.
도 15는 필러의 내포물 또는 국소 결함을 도시한다.
도 16a는 필러 세트의 고해상도 SEM 이미지를 도시한다.
도 16b,c는 코어 및 필러층의 윤곽을 도시한다.
도 17은 필러를 통한 2D 단면 이미지 슬라이스의 단순화된 예시를 도시한다.
도 18은 자동화된 웨이퍼 검사의 준비 단계를 포함하는 웨이퍼 검사 방법의 예시를 도시한다.
일반적으로, "필러", "구멍" 또는 "채널"이라고도 지칭되는 HAR 구조는 금속층에 직교하여 배향된 집적 반도체 샘플의 상당한 부분을 통해 연장되는 미세한, 종종 필러 형상의 세장형 구조이다. 본 개시내용 전반에 걸쳐, "HAR 구조", "채널" 또는 "필러"라는 용어는 동의어로서 사용될 것이다. HAR 구조의 통상적인 예는 NAND 메모리 디바이스와 같은 반도체 메모리 디바이스(50)를 통한 이미지로 도 2에 도시되어 있다. 필러 또는 HAR 구조와 같은 HAR 구조 - 그 중 3개가 참조 번호 60으로 표시됨 - 는 집적 전자 디바이스에서 전하가 주입, 유지 또는 측정되고 소거되는 메모리 셀의 일부이다. HAR 구조는 인접한 층(54.1, ..., 54.k, ..., 54.z)의 시퀀스로 집적 반도체를 제조하는 동안 제조되며, 서로 상하로 적층된 세그먼트 시퀀스로부터 구축된다. HAR 구조의 예는 절연성, 전도성 또는 반도체성 재료 또는 이 둘의 조합으로 채워진다. HAR 구조의 다른 예는 임의의 재료가 비어 있다(채워지지 않은 구멍).
개별 HAR 구조(60)의 예가 도 3a 및 도 3b에 예시되어 있다. 이 예에서, 세그먼트의 시퀀스(필러 세그먼트(62)로서 3개가 도시됨)가 각각의 상단에 형성되어 길고 가는 필러(60)를 형성한다. 세그먼트는 얇은 간극(63)에 의해 분리될 수 있다. 도시되지 않은 다른 예에서, 일련의 빈 세그먼트는 길고 얇은 중공 필러로서 형성되고 나중에 채워질 수 있다. HAR 구조는 높이 H가 직경 D보다 훨씬 큰 고형상비(HAR)를 갖는다. 통상적인 형상비는 10 nm 내지 약 10 um(마이크로미터) 범위의 높이 H 및 수 nm 내지 약 1 um(마이크로미터) 범위의 직경 D를 갖는 H/D > 5이다. z-축에 직교하는 단면으로 도 3b에 예시된 이 예에서, HAR 구조(60)의 외부 윤곽(66)의 형상은 원형이다. 필러(60)의 궤적(64)은 z 방향에 평행하고 도 3b에 예시된 단면의 외부 윤곽(66)의 원형 형상의 무게 중심에 있다. 이상적인 필러(60)의 경우, 각각의 z 위치에서, 윤곽(66) 내부 단면의 설계 면적 A는 일정하다. 직경 D 외에도, 직경 D의 절반인 이상적인 원형 단면의 반경 R은 필러를 통해 일정하다.
HAR 구조는, 예를 들어 서로 상하로 적층된 각각의 후속 층의 큰 시리즈 또는 작은 금속 구조에 의해 형성된다. 따라서, HAR 구조는 개별 평면층의 처리 오류 뿐만 아니라 후속 평면층 사이의 오버레이 오류와 같은 여러 손상 또는 편차를 경험할 수 있다. 그러나, HAR 구조 내의 오류나 결함은 반도체 디바이스의 성능을 제한하거나 그러한 디바이스의 고장을 유발할 수 있다. 도 4는 단순화된 모델에서 그러한 결함의 예를 도시한다. 도 4a는 배치 또는 오버레이 오류의 영향을 도시한다. 예를 들어, 집적 반도체의 개별 층 사이의 체계적인 정렬 오류로 인해, HAR 구조(60)의 궤적(74.1)은 도 4a의 좌측 절반에 예시된 바와 같이 z-축에 대해 각도 θ(70)만큼 경사진다. 우측에 예시된 예에서, 비선형 또는 비틀림 형상의 궤적(74.2)은 통계적 정렬 오류의 결과이다. 집적 반도체의 개별 층 사이의 통계적 무작위 정렬 오류로 인해, 72.1에 의해 3개가 예시되어 있는 필러 세그먼트가 측방향으로 변위될 수 있다. 결과적으로, 필러(60)의 각각의 단면의 무게 중심을 통한 궤적은 설계 궤적을 벗어나고 최대 편차 Tmax(도시되지 않음)에 도달할 수 있다.
또한, 더 큰 직경 D1을 갖는 세그먼트(72.2) 또는 더 작은 직경 D2 < D1을 갖는 세그먼트(72.3)와 같은 필러 세그먼트는 이상적인 설계 크기 및 원형 형상에서 벗어날 수 있으며 이에 의해 궤적(74.2)의 측방향 위치도 변경될 수 있다. 측방향 크기와 형상의 이러한 편차는 도 4b에 예시되어 있다. 상부 절반은 단면의 z 위치에서 HAR 구조(60)의 직경 Dx(z) 및 Dy(z)를 갖는 타원형 형상의 윤곽(76.1)을 예시하고, 하부 절반은 HAR 구조(60)의 이상적인 원형 형상(66)으로부터의 단면의 원주방향 형상(76.2)의 일반적인 편차를 예시한다. 윤곽(76.2)은 최소 직경 D3을 사용하여 다양한 방향에서 다양한 직경을 도시한다. 이러한 오류 또는 편차는 평면 집적 기술의 제조 오류, 예를 들어 리소그래피 마스크 또는 이미징 오류로 인해 발생할 수 있다. HAR 구조는 또한 재료로 단지 부분적으로 채워질 수 있거나 잘못된 재료로 채워지는 것이 발생되었을 수 있거나 HAR 구조(60) 내에 간극이 존재할 수 있다. 이 결함 또는 내포물은 필러 전체에 있거나 필러를 따른 방향(z 방향)에서 더 작은 범위로 국소로 제한될 수 있다. 그 결과, HAR 구조의 단면적 A(z)는 설계 면적 A에서 벗어나 z에 걸쳐 변화할 수 있으며, 특정 z 위치에서 최소 면적 Amin을 가질 수 있다.
이상적인 또는 설계 파라미터로부터의 편차의 양은 집적 반도체 디바이스의 제조 프로세스 개발 및 제조 프로세스의 특성화에 중요하다. 편차는 집적 반도체 디바이스 자체의 신뢰성과 성능 뿐만 아니라 프로세스 수율 및 프로세스 안정성, 따라서 신뢰성에 대한 지표가 될 수 있다. 본 발명의 실시예에서, 궤적 T(Z) 또는 단면적 A(z)와 같은 이상적인 또는 설계 파라미터로부터의 편차의 양이 측정된다. 본 발명에 따른 방법의 구현이 도 5에 예시되어 있다. 방법은 집적 반도체 디바이스 내의 HAR 구조 세트를 분석하는 방법을 포함하고, 이 방법은, 반도체 샘플의 3D 단층 촬영 이미지를 획득하는 단계, HAR 구조 세트의 단면 이미지를 각각 포함하는 3D 단층 촬영 이미지로부터 2D 단면 이미지 세그먼트의 서브세트를 선택하는 단계, 2D 단면 이미지의 서브세트에서 HAR 구조 세트 내의 각각의 HAR 구조의 윤곽을 식별하는 단계, HAR 구조 세트의 HAR 구조 윤곽으로부터 편차 파라미터를 추출하는 단계, 및 편차 파라미터를 분석하는 단계를 포함한다. 편차 파라미터는, 이상적인 위치로부터의 변위, 반경 또는 직경의 편차, 단면적으로부터의 편차, 단면의 형상으로부터의 편차 중 하나 이상을 포함한다.
단계 S1에서, 반도체 디바이스의 샘플이 현미경 챔버에 로딩된다. 현미경은 아래에서 더 상세히 설명하기로 한다. 먼저, 집적 반도체 샘플은 본 기술 분야에 알려진 방법에 의해 후속하는 단층 촬영 이미징 접근법을 위해 준비된다. 샘플은 반도체 웨이퍼의 파손, 또는 레이저 절단과 같은 본 기술 분야에 알려진 임의의 다른 방법에 의해 생성되었을 수 있다. 대안으로서, 샘플은 또한 본 기술 분야에 알려진 레이저 절단 또는 하전 입자 빔 밀링 기술에 의해 현미경 챔버 내부의 반도체 웨이퍼로부터 제조될 수 있다. 홈이 집적 반도체의 상단 표면에 밀링되어 상단 표면에 대략 직교하는 단면에 접근할 수 있게 하거나, 블록 형상의 집적 반도체 샘플이 절단되어 집적 반도체 웨이퍼로부터 제거된다. 이 프로세스 단계는 때로는 "리프트 아웃"이라고 지칭된다. 추가 조사를 위해 웨이퍼로부터 리프트 아웃한 샘플은 바람직하게는 최대 수 mm 크기의 입방체 또는 블록 형상을 갖고, 바람직하게는 크기가 약 수백 μm이다. 그 다음, 샘플은 후속 단층 촬영 이미징 단계 S2를 위해 준비된다. 준비는 샘플의 정렬 및 등록, 샘플의 선택된 표면의 초기 밀링 및 폴리싱, 보호층의 퇴적, 뿐만 아니라 샘플 표면의 기준 마커의 생성을 포함할 수 있다. 기준 표면은 샘플의 적어도 단일 측면 또는 2개 이상의 표면일 수 있다.
단계 S2에서, 샘플의 3D 체적 이미지가 단층 촬영 이미징 접근법에 의해 생성된다. nm 스케일의 반도체 샘플로부터 3D 단층 촬영 데이터를 생성하는 일반적인 방법은, 예를 들어 이중 빔 또는 크로스 빔 디바이스에 의해 상술된 소위 슬라이스 및 이미지 접근법이다. 이러한 반도체 검사 디바이스에서는, 2개의 입자 광학 시스템이 비스듬히 배열되어 있다. 제1 입자 광학 시스템은 집적 반도체 샘플의 일련의 단면을 이미징하도록 구성된 주사 전자 현미경(SEM)일 수 있다. 제2 입자 광학 시스템은, 예를 들어 갈륨(Ga) 이온을 사용하고 집적 반도체 샘플의 일련의 단면의 밀링을 위해 구성된 집속 이온 빔 광학 시스템(FIB)일 수 있다. 반도체 검사 디바이스는 방법의 적어도 하나의 실시예에 따른 단계를 수행할 수 있는 명령어 세트를 작동시키기 위한 제어기를 더 포함한다.
적어도 제1 및 제2 단면 이미지를 획득하는 3D 단층 촬영 데이터 생성 방법은 집속 이온 빔으로 집적 반도체 샘플의 단면 표면층을 후속적으로 제거하여 이미징에 접근 가능한 새로운 단면을 만드는 단계, 및 집적 반도체 샘플의 새로운 단면을 하전 입자 빔으로 이미징하는 단계를 포함한다. Ga 이온의 집속 이온 빔(FIB)은 반도체 샘플 슬라이스의 에지에서 층을 슬라이스로 절단하는 데 사용되며 모든 단면은, 예를 들어 수 nm의 해상도를 갖는 고해상도 주사 전자 현미경(SEM)을 사용하여 이미징된다. 2개의 입자 광학 시스템 FIB 및 SEM은 서로에 대해 약 90°의 각도로 직교하여 또는 45°내지 90°의 각도로 배향될 수 있다. 2D 단면 이미지의 시퀀스로부터, 집적 반도체 구조의 3D 이미지가 재구성된다. 2D 단면 이미지의 거리(dz)는 FIB 밀링 또는 폴리싱 프로세스에 의해 제어될 수 있고 1 nm 내지 10 nm, 바람직하게는 약 3 내지 5 nm일 수 있다. 본 개시내용 전반에 걸쳐, "단면 이미지"와 "이미지 슬라이스"는 동의어로서 사용될 것이다.
도 6a는 크로스 빔 현미경(1)으로 집적 반도체 샘플의 3D 체적 이미지를 획득하기 위한 슬라이스 및 이미지 접근법의 개략도를 도시한다. 슬라이스 및 이미지 접근법을 사용하여, 3차원(3D) 체적 이미지 취득이 "단계 및 반복" 방식으로 달성된다. 간결성을 위해, 블록형 집적 반도체 샘플(10)에 대한 설명이 도시되지만, 본 발명은 블록형 샘플(10)로 제한되지 않는다. 이 재료 슬라이스는, 스침각으로, 그러나 때때로 집속 이온 빔(FIB)(5)에 의한 수직 입사에 더 가깝게 집속 이온 빔 밀링 또는 폴리싱의 사용을 포함하여 본 기술 분야에 알려진 여러 방법으로 제거될 수 있다. 예를 들어, 이온 빔(9)은 방향 x를 따라 스캐닝되어 새로운 단면(2)을 형성한다. 결과적으로, 새로운 단면 표면(11)은 주사 전자 빔(7)을 갖는 CPB(도시되지 않음)로 이미징하기 위해 접근 가능하다. 단면 표면층(11)은 하전 입자 빔(CPB), 예를 들어 전자 빔(7)에 의해 래스터 스캐닝되지만, 제2 FIB도 이미징을 위해 사용될 수 있다. 스캐닝 이미징 라인(8)의 단순화된 래스터가 예시되어 있다. 이미징 시스템의 광축은 z 방향에 평행하도록 배열될 수 있고, 따라서 FIB(5)의 축에 직교하거나, FIB 축 또는 y 방향에 대해 각도(6)로 경사질 수 있다. CPB 시스템은 2 nm 미만의 고해상도로 샘플의 작은 면적을 이미징하는 데 사용되었다. 2차 전자 뿐만 아니라 후방 산란된 전자는 검출기(도시되지 않음)에 의해 포집되어 집적 반도체 샘플 내부의 재료 대비를 드러내고, 단면 이미지(18)에서 상이한 그레이 레벨로 보일 수 있다. 금속 구조는 더 밝은 측정 결과를 생성한다. 표면층 제거 및 단면 이미지 프로세스는 동일한 거리(dz)에서 단면(3 및 4) 및 추가 표면을 통해 반복되며, 샘플을 통해 상이한 깊이의 2D 단면 이미지(20)의 시퀀스가 획득되어 3차원 3D 데이터 세트를 확립한다. 2개의 후속 이미지 슬라이스 사이의 거리(dz)는 1 nm - 10 nm일 수 있다. 높은 정밀도의 재구성을 위해, 일반적으로 3D 체적에서 단면 이미지의 정밀 배치를 나타내는 이미지 등록이 수행된다. 이미지 등록은, 예를 들어 위치 마커 또는 소위 피처 기반 등록을 참조하여 수행될 수 있다. 이러한 3D 체적 이미지 생성은 2019년 9월 20일자로 출원된 독일 특허 출원 DE 10 2019 006 645.6호에 설명되어 있고, 이 출원은 본 명세서에 참조로 완전히 포함된다. 대표적인 단면 이미지(18)는 14 nm 기술을 사용하는 상업용 Intel 프로세서 집적 반도체 칩의 측정값에 의해 획득된다. 크로스 빔 현미경(1)은 또한 샘플의 위치 설정 및 이동을 위한 여러 자유도가 있는 스테이지, 검출기, 퇴적용 가스 소스, 네비게이션용 오버뷰 카메라, 샘플을 조작하기 위한 조작기, 진공 챔버, 밸브 및 포트를 포함하는 인클로저, 전력 공급원 및 크로스 빔 현미경(1)을 제어하기 위한 제어 디바이스와 같은 여러 다른 디바이스 및 유닛을 포함한다.
도 6b는 단면 이미징 워크플로를 추가로 예시한다. 프로세스는 위에서 이미 설명한 바와 같이 각각의 부위 준비로 시작된다. 그 후, 직렬 FIB 측량 및 하전 입자 빔 이미징에 의해 2D 단면 이미지 스택이 생성된다. 밀링 및 이미징 중에, 슬라이스의 두께가 측정되고, FIB 뿐만 아니라 하전 입자 렌즈의 초점과 스티그메이션을 조절할 수 있어, 최적화된 슬라이싱 및 이미징 결과를 초래할 수 있다. 스티그메이션 단계는 본 기술 분야에 잘 알려져 있으며 초점 및 스폿 크기의 조절, 예를 들어 비점수차와 같은 수차를 최소화하기 위한 하전 입자 빔 컬럼의 미세 조절을 의미한다. 2D 단면 이미지 스택으로부터, 3D 데이터 세트를 결정할 수 있다. 단면 이미지는, 예를 들어 전술한 독일 특허 출원 DE 10 2019 006 645.6호에 설명된 방법에 의해 서로에 대해 높은 정밀도로 등록 및 정렬된다.
도 17은 필러 또는 HAR 구조에서 단면 이미징 방법의 단순화된 예를 예시한다. 2개의 2D 단면 이미지(18.3 및 18.4)를 포함하는 2D 단면 이미지 또는 이미지 슬라이스의 시퀀스가 생성된다. 각각은 관심 반도체 피처, 이 예에서 필러(60)의 단면, 예를 들어 단면(78.3 및 78.4)을 포함한다.
설명된 3D 단층 촬영에는 몇 가지 이점이 있다: 3D 구조 전체를 이미징할 수 있다. 이들 구조는 HAR(고형상비) 메모리 채널, FinFET, 금속 라인, 비아, 접점, 핀 또는 게이트 구조 등일 수 있지만 이들로 제한되지 않는다. 더욱이, 3D 체적을 임의의 방향으로부터 단면으로서 검토하여 구조 배치를 시각화할 수 있다. 달리 말하면, 임의의 가상 단면 이미지를 생성할 수 있다. 3D 모델은 임의의 방향으로부터 3D 모델의 3D 피처를 시각화하고 측정할 수 있도록 3D 데이터 세트로부터 결정될 수 있다. 또한, 2D 및 3D로 방대한 양의 차원 통계를 제공할 수 있다.
도 7a는 필러(60.1 및 60.2)를 비롯한 여러 필러를 포함하는 NAND 메모리 디바이스의 3D 체적 이미지를 도시한다. 샘플 체적의 3D 체적 이미지 내의 NAND 구조는 구조(69)에 의해 분리된 필러 또는 HAR 구조의 여러 세트 또는 그룹(68.1 또는 68.2)을 포함한다.
도 7b는 NAND 디바이스의 상단 표면에 평행한 3D 체적 이미지를 통한 교차 평면(75)의 2D 단면 또는 교차 이미지를 도시하는 것으로, 단면(78.1 및 78.2)을 포함하는 여러 필러의 단면을 보여준다. 단면은 또한 좌측에 있는 필러의 그룹(79)과 같은 필러 그룹 또는 HAR 구조 세트의 단면을 도시한다.
단계 S3에서, 3D 체적 이미지를 통해 교차 이미지의 z 시리즈를 선택한다. 선택은, 예를 들어 그래픽 사용자 인터페이스(graphical user interface)(GUI)를 이용하는 사용자 명령에 의해 수행될 수 있다. 예를 들어, 사용자는 필러를 함유하는 입방 체적의 경계를 형성하는 6개의 평면을 선택할 수 있다. 일상적인 검사의 다른 예에서, 선택은 3D 체적 이미지의 등록 및 이미지 분석과 조합하여 프로그래밍된 명령에 기초하여 자동으로 수행될 수 있다. 자동화 선택을 확인하기 위해 사용자 입력이 필요할 수 있거나, 또는 사용자가 그래픽 사용자 인터페이스를 통해 미세 조절을 수행할 수도 있다. 결과적으로, 그룹(68.1 또는 79)과 같은 필러 그룹이 선택된다. 교차 이미지의 z 시리즈는 3D 체적 이미지로부터 추출되며, 각각은 적어도 하나의 필러(60, 60.1 또는 60.2)의 78.1 또는 78.2와 같은 여러 단면 이미지를 포함한다. 교차 이미지의 z 시리즈는 HAR 구조의 긴 방향과 평행하게, 따라서 z 방향과 평행하게 연장된다. z 시리즈의 각각의 교차 이미지는 상이한 z 좌표에서 적어도 하나의 필러(60, 60.1 또는 60.2)의 x-y 단면(78.1 또는 78.2)을 나타낸다. 따라서, z 시리즈는 HAR 구조 세트 또는 필러의 교차 이미지를 포함한다.
일 실시예에서, 3D 체적 이미지는 반도체 샘플이 반도체 샘플의 상단층으로부터 시작하여 층별로 밀링되고 이미징되는 소위 평면도 슬라이스 및 이미징 방법으로 취득된다. 따라서, 하전 입자 현미경에 의해 획득된 2D 이미지의 서브세트는 필러의 단면을 포함하는 z 시리즈에 대응한다. 일 실시예에서, 이미지 면적 평면도 슬라이스 및 이미징 방법은 필러 또는 HAR 구조의 미리 결정된 세트를 포함하도록 선택되고, 후속적으로 취득된 3D 체적 이미지는 2D 단면 이미지 세그먼트의 z 시리즈에 대응한다.
단계 S4에서, 2D 교차 이미지의 z 시리즈에서 HAR 구조 세트의 필러 단면이 이미지 처리에 의해 국소화된다. 이미지 처리 방법은 대비 증폭, 필터링, 클리핑(clipping)과 같은 임계값 연산, 형태학적 연산에 의한 에지 검출, 또는 패턴 인식 또는 그 조합 또는 다른 방법을 포함할 수 있지만, 이들 모든 방법은 본 기술 분야에 잘 알려져 있다. 이미지 처리 후 일련의 필러를 보여주는 결과가 도 8에 도시되어 있다. 예를 들어, 필러(80)가 식별되고 필러(80)의 윤곽(82)이 에지 검출에 의해 도출된다. 윤곽 추출에 대한 다른 예는 Li Huanliang, 4th National Conference on Electrical, Electronics and Computer Engineering (NCEECE 2015), 1185 - 1189 (2016)로부터의 컴퓨터 기술 기반 이미지 윤곽 추출 방법에서 확인될 수 있다. 도 9a는 z를 통해 선택된 필러 그룹의 2개의 필러(90.1 및 90.2)의 z 시리즈의 윤곽(92)의 스택을 도시한다.
단계 S5에서, z 시리즈를 통해 필러 단면의 궤적 T(z) 또는 면적 A(z)와 같은 편차 파라미터가 도출된다. 편차 파라미터는 파라미터 대 설계 또는 이상적인 파라미터의 차이 또는 예를 들어 z를 통한 또는 여러 필러에 대한 파라미터의 변동인 반면, 파라미터는 z를 통해 또는 여러 필러에 대해 일정해야 한다는 점이 이해된다.
먼저, 일련의 필러의 수와 중심은 z 시리즈의 하나의 z 위치에서 계산된다. 중심은 필러의 단면 이미지의 무게 중심의 계산에 의해, 또는 본 기술 분야에 알려진 기하학적 또는 분석적 수단에 의한 윤곽의 중심의 계산에 의해 계산될 수 있다. 예를 들어, 최적 적합 원 또는 타원이 윤곽(82)과 같은 외부 윤곽에 끼워질 수 있다. 원이나 타원과 같은 단순화된 기하학적 형태의 끼워맞춤은 이상적인 또는 설계 형상으로부터 필러의 편차를 설명하는 데이터의 양을 감소시키는 데 도움이 된다. 원이나 타원의 경우, 중심이 잘 알려져 있다. 각각의 필러의 중심과 z 스캔에서의 각각의 z 위치로부터, 필러 중심의 상대적인 측방향 변위 벡터가 도출된다. 도 10은 도 8에 도시된 필러에 대한 확대된 스케일의 변위 벡터를 도시한다.
변위는 하나의 필러의 이상적인 필러 위치(96)를 이용하여 점으로 도시된 상대적인 이상적 필러 위치를 평가할 수 있다. 이상적 필러 위치는 각각 필러 위치의 설계 또는 CAD 데이터로부터 또는 모든 z 평면을 통해 필러 중심 어레이에 대한 규칙적인 그리드의 최적 적합에 의해 도출될 수 있다. CAD 데이터 파일은 GDSII(그래픽 설계 스테이션/그래픽 데이터 시스템 II) 포맷 또는 OASIS(open artwork system interchange standard) 포맷으로 될 수 있다. 예를 들어, 변위 벡터의 노름(norm)의 최소화에 의해 최적 적합이 달성될 수 있다. 변위 벡터(97)와 같은 한 필러의 잔여 변위 벡터는 z 시리즈를 통해 함께 샘플의 3D 체적을 통해 필러의 궤적 T(z)를 형성한다. 도 11은 상단층으로부터 또는 z 방향으로 깊이를 통해 3개의 필러의 변위 벡터 또는 궤적 T(z)의 x 성분을 도시한다.
실시예에서, 2개의 필러 n과 m 사이의 거리 Dnm(z)이 평가된다. 도 9a 및 도 9b에 예시된 바와 같이, 2개의 윤곽(92) 사이의 최소 거리 벡터(94)는 기하학적 또는 분석적 수단에 의해 2개의 이웃한 필러(90.1, 90.2)의 2개의 윤곽 사이의 최소 거리로서 계산된다. 최소 거리 벡터로부터, z 시리즈를 통한 필러의 거리 Dnm(z)은 z의 스칼라 함수로서 계산될 수 있다. 도 9b는 2개의 z 위치(z1 및 z2)에서 각각 필러(p2와 p2 또는 p3과 p4) 사이의 2개의 최소 거리 벡터 D23(z1) 또는 D34(z2)를 예시한다. 근접도가 너무 작은 이웃한 구조는 NAND 디바이스의 저하된 기능성 또는 신뢰성에 취약하다.
실시예에서, 단계 S5는 z를 통한 필러의 윤곽에 최적 적합 원의 반경 R(z)의 계산을 포함한다. 최적 적합 원의 계산은 최소 거리 방법 또는 본 기술 분야에 알려진 다른 방법에 의해 수행될 수 있다. 도 12는 z를 통한 3개의 필러에 대해 획득한 반경 R(z)을 도시한다.
실시예에서, 단계 S5는 필러의 윤곽에 대한 최적 적합 타원의 편심 E(z)의 계산을 포함한다. 최적 적합 타원의 계산은 최소 거리 방법 또는 본 기술 분야에 알려진 다른 방법에 의해 수행될 수 있다. 도 13은 z를 통한 3개의 필러에 대해 획득한 편심 E(z)를 도시한다.
실시예에서, 방법 단계 S5는 92의 스택 외부의 윤곽에 의해 둘러싸인 표면적 A(z)의 평가를 더 포함한다. 평가는 최적 적합 원 또는 최적 적합 타원으로부터 분석적으로 수행될 수 있거나 윤곽에 의해 덮인 면적의 수치 적분에 의해 수행될 수 있다. 일 실시예에서, 필러의 체적 V는, 예를 들어 면적 A(z)의 적분에 의해 윤곽(92)의 이들 스택으로부터 계산될 수 있다. 일 실시예에서, 최소 면적 Amin은 각각의 필러에 대해 계산되거나 설계 면적으로부터 측정 면적 A(z)의 편차가 계산되고 dA(z)로서 예시된다.
실시예에서, 단계 S6이 뒤따른다. 이 단계 S6에서, 단계 5에 의해 획득된 데이터는, 예를 들어 통계적 속성, 경사각 또는 최대값 또는 최소값에 대해 추가로 분석된다. 이러한 분석은 집적 반도체 디바이스의 제조에서 프로세스 최적화 뿐만 아니라 오류 추적에 유용하다. 예를 들어, 필러의 경사각은, 예를 들어 구배 계산 또는 T(z)의 도출에 의해 한 필러의 T(z)를 평가하여 계산된다. 통계적 분석은 편차 Tmean(z)의 평균값 뿐만 아니라 많은 필러에 대한 표준 편차 Tsigma를 보여주는, 많은 필러에 대한 궤적 T(z)의 분석을 포함할 수 있다. 도 14는 z를 통한 필러 세트의 평균값 계산 결과 뿐만 아니라 z에 걸쳐 증가하는 표준 편차를 도시한다. 동일한 방식으로, 2개의 이웃한 필러의 거리 Dnm(z) 또는 필러의 면적 A(z) 또는 dA(z)와 같은 편차가 분석될 수 있다. 이 예는 z 위치의 증가와 함께 평면층 개수가 증가함에 따른 오류 전파를 포함하여 반도체 회로 제조를 위한 평면 집적 기술의 안정성을 입증한다.
일 실시예에서, 편차의 최소값 또는 최대값이 계산된다. 일 예로서, 필러에 대한 최소 면적 Amin은 A(z)의 최소값으로서 평가된다. 최소 면적 Amin은 필러의 저항 R에 대한 지표가 될 수 있고, R = ρ·h / Amin이다. 여기서, R은 저항이고, ρ는 저항률이며, h는 길이이고, Amin은 단면적이다. 다른 실시예는 모든 필러에 대한 전역 최소 면적 Amin,g의 계산을 포함한다. 다른 예에서, 필러에 대한 최대 변위 Tmax는 T(z)의 노름의 최대값으로서 평가되고; 다른 실시예는 모든 필러에 대한 전역 최대 편차 Tmax,g의 계산을 포함한다.
단계 S7에서, 분석, 및 앞서 언급한 편차 파라미터와 같은 분석 결과가 나열되거나 파일 또는 메모리에 저장된다. 편차 파라미터는 임계값과 비교될 수 있거나 대규모 검사 실행 세트가 축적되어 검사 결과의 데이터베이스를 생성할 수 있다. 예를 들어, 최소 거리 Dmin가 임계값 미만이면, 반도체 디바이스의 전하가 누설될 수 있고 필러 블록이 오작동될 수 있다. 그러나, 본 발명에 따른 방법은 제조 동안 또는 프로세스 개발 동안 랜덤 샘플로 반도체 웨이퍼를 검사할 수 있게 하고, 설계 또는 목표 값으로부터의 편차를 나타낼 수 있고 따라서 프로세스 제어 또는 프로세스 최적화를 허용한다. 실시예에 따르면, 방법은 편차 파라미터를 특정 유형의 결함으로 분류하는 단계를 포함한다. 이러한 부류의 결함의 예는 "정렬 오류", "왜곡된 형상", "너무 작은 거리", "너무 작은 직경" 등이 있다.
일 실시예에서, 필러는 잘못된 재료에 의한 충전, 입자 결함, 오염 또는 임의의 다른 결함과 같은 국소 결함에 대해 평가되며, 이는 이하에서 내포물이라고도 명명되는 원주방향 단면의 국소 편차를 초래한다. 예는 도 15a에 예시되어 있다. 2개의 필러는 그 단면(101.1, 101.2)에서 그러한 내포물(102.1, 102.3)을 도시한다. 내포물은 교차 이미지의 z 시리즈의 소수 교차 이미지에 걸쳐 연장될 수 있다. 윤곽 추출(도 15b에 도시됨) 후, 윤곽(103.1 및 103.2) 및 내포물(104.1 및 104.2)의 면적이 추출된다. 결함이 있는 필러는 마크 "x"로 추가 식별된다. 내포물(104.1 및 104.2)의 면적은 필러의 외부 표면 윤곽의 거칠기를 증가시키고 오작동의 원인이 될 수 있다. 내포물(104.1 및 104.2)은, 예를 들어 기준 내포물과 비교되어 디바이스가 오작동하는지 적절하게 작동하는지의 여부를 결정한다. 실시예에서, 필러 세트 전체에 걸쳐 내포물 또는 마크의 개수가 평가되고, 따라서 프로세스 오류의 비율이 도출되며, 예를 들어 제조된 반도체 샘플 세트에 대해 모니터링된다.
실시예에서, 내부 필러 구조가 추가로 분석된다. 필러는, 예를 들어 상이한 전도성 또는 반도체성 재료로 제조된, 내부 채널 및 내부 채널 둘레의 여러 층을 포함한다. 예를 들어, 코어 채널 둘레의 여러 층은 터널층, 격리층, 전하 트랩층 및 차단층을 포함할 수 있다. 각각의 교차 이미지에서, 이들 층은 그 재료 대비에 의해 식별되며 전술한 것과 동일한 방식으로 분석될 수 있으며, 예를 들어 외부 윤곽 또는 윤곽, 층의 링 형상 면적의 궤적이 도출될 수 있다. 도 16a는 고해상도 모드에서 SEM에 의해 달성된 필러 어레이의 고해상도 교차 이미지의 예를 예시한다. 도면은 3행(109.1, 109.2 및 109.3)의 필러 세트를 도시한다. 행(109.3)에 있는 하나의 필러(105)의 예에서, 코어(106), 제1 중간층(107) 및 제2 외부층(108)이 예시되어 있고; 제2 외부층(108) 및 제1 중간층(107)은 격리층(110)에 의해 분리된다. 도 16b는 코어(106)의 추출된 윤곽(116, 117 및 118) 및 필러(105)의 윤곽(115)의 세트의 층(107 및 108)을 각각 일부 다른 필러의 윤곽, 예를 들어 이웃한 필러의 윤곽(111, 112)의 세트와 함께 예시한다.
각각의 윤곽 세트에 대해, 코어 및 층의 궤적 TC(z), TL1(z), TL2(z), ... 뿐만 아니라 필러의 코어 및 층의 각각의 면적 AC(z), AL1(z), AL2(z ), ...은 외부 윤곽에 대해 전술한 것과 동일한 방식으로 계산될 수 있다. 전술한 것과 동일한 방식으로, 층의 링 두께, 층 사이의 내부 거리가 계산될 수 있고, 최소 두께 또는 거리가 도출될 수 있다. 도 16c는 윤곽(116, 117 및 118)의 코어 TC(z)의 궤적에 대한 반경 RC(z), RL1(z) 및 RL2(z)을 예로 예시한다. 필러 세트의 생성된 모든 파라미터는 또한 전술한 바와 같이 통계적 수단에 의해 분석될 수 있다. 또한, 누설을 유발할 수 있는 층의 국소 결함이 검출되고 계산될 수 있다. 이는 코너와 층의 국소 결함이나 내포물, 또는 코어와 층 사이의 거리와 같은 필러의 내부 구조를 특성화하는 방대한 데이터 세트에 대한 상세한 통계적 분석을 가능하게 한다.
전술한 방법은 방대한 그래픽 데이터 세트를 취급할 수 있는 전용 컴퓨팅 시스템에 의해 수행될 수 있다. 본 발명의 방법은 컴퓨터 프로그램 제품으로 구현되고 전용 컴퓨팅 시스템의 내부 메모리에 저장된다. 제어기는 크로스 빔 현미경(1)과 같은 현미경의 작동을 제어하고, 현미경에 의해 생성된 이미지 데이터를 그래픽 프로세서 유닛(GPU)와 같은 처리 유닛으로 전달하며, 제어기는 방법 단계 S2 내지 S6에 따라 이미지 데이터를 처리하도록 추가로 제어하고, 제어기는 결과를 생성하고 메모리 디바이스(예를 들어, FLASH, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM) 또는 이들의 다른 적절한 변형)에 저장하도록 추가로 제어한다. 제어기는 컴퓨터 프로그램 코드에 따라 시스템을 자동으로 작동하도록 구성된다. 컴퓨터 프로그램 코드는 비일시적 컴퓨터 판독 가능 매체에서 구체화되고 앞서 개시된 바와 같은 임의의 개수의 기능 또는 알고리즘을 수행하도록 프로그래밍된다. 컴퓨터 프로그램 코드는, 제어기가 사용자 입력이 필요함을 그래픽 사용자 인터페이스(GUI)를 통해 사용자에게 수시로 통지하도록 추가로 구성된다. 제어기는 사용자 입력이 수행될 때까지 시스템을 대기 상태로 설정한다. 그러한 사용자 입력은, 예를 들어 이미지 프로세서에 의해 수행되는 2D 단면 이미지의 z 시리즈의 면적 선택 또는 2D 단면 이미지의 z 시리즈의 면적 선택의 확인일 수 있다. 메모리 디바이스에 저장된 편차 파라미터와 같은 결과는 표준 출력 파일 포맷으로 또는 그래픽 사용자 인터페이스를 통해 단계 S7에서 추가로 출력된다.
검사 또는 검토 애플리케이션에서, 복수의 단면 이미지 슬라이스에 의해 형성된 3D 데이터 스택을 분석하는 동안 상당한 수준의 자동화가 필요하다. 본 발명의 실시예에서, 3D 메모리 칩(VNAND 또는 3D RAM)과 같은 디바이스를 생산하는 동안 반도체 웨이퍼와 같은 반도체 웨이퍼의 3D 검사를 위한 자동화 워크플로가 제공된다. 예를 들어, 3D 메모리 칩은 서로 평행하게 연장되는 많은 필러형 구조로 구성되며 때로는 메모리 채널 또는 "필러"라고도 지칭된다. 이러한 3D 메모리 디바이스를 포함하는 샘플은 FIB-SEM-현미경을 이용하는 단면 이미징 기술에 의해 연구될 수 있다. 하나의 슬라이스에서 필러의 통상적인 설치 공간 개수는 수백에서 최대 1000개 이상에 이를 수 있다. 통상적인 이미지 슬라이스 스택은 수백 개의 이미지를 포함할 수 있다. 대부분의 용례에서, 3D로 필러를 재구성하는 동안 상당한 수준의 자동화가 필수적이다.
하나의 이미지 슬라이스에서 필러 또는 기타 반도체 구조의 통상적인 설치 공간 개수는 수백에서 최대 1000개 이상에 이를 수 있다. 통상적인 3D 데이터 스택은 수백 개의 단면 이미지 슬라이스를 포함할 수 있다. 따라서, 2D 단면 이미지의 3D 스택은 필러의 100,000개 초과의 단면을 포함할 수 있다. 다른 한편으로, 2 nm 미만의 해상도를 갖는 10 μm x 10 μm의 각각의 2D 이미지 슬라이스는 5 기가픽셀 초과 또는 심지어 10 기가픽셀 초과를 쉽게 포함할 수 있다. 이 많은 양의 3D 체적 이미지 데이터로부터, 약 100,000개의 필러 단면의 중앙 위치, 반경 및 타원율과 같은 소수의 파라미터가 도출되고 약 500,000개의 수치값이 추출된다. 예를 들어, 피팅 알고리즘 및 통계적 방법을 이용하여 수치값을 분석함으로써, 추가 감소가 달성되고 중요한 성능 지표가 제공된다. 성능 지표의 예로는 단면적 편차, 2개의 필러 사이의 최소 거리, 복수의 필러 내 필러의 최대 틸트, 및 복수의 필러의 최대 흔들림 파라미터와 같은 편차 파라미터의 최대값, 및 통계적 분산과 같은 이들 파라미터 중 임의의 파라미터의 변동에 대한 설명자가 있다. 자동화 워크플로의 실시예에 따르면, 필러 또는 일반적으로 반도체 구조의 최대 수천 개의 이미지 단면이 높은 처리량으로 분석된다. 실시예에 따른 방법의 세부 사항은 3D 메모리 칩의 필러 또는 HAR 구조의 예에서 설명되지만, 방법은 임의의 유형의 반도체 및 웨이퍼에 일반적으로 적용 가능하다.
실시예에 따른 방법은 3D 체적 이미지 내의 데이터 양을 감소시키기 위한 여러 단계를 포함한다. 각각의 슬라이스의 필러 설치 공간을 자동으로 검출하고 중앙 위치, 최적 적합 반경, 타원율과 같은 몇 가지 설명 파라미터를 자동으로 생성하는 제1 단계에서, M = 10 기가픽셀 이상의 많은 양이 약 N2 = 500,000 제1 수치값으로 감소된다. 예를 들어, 이미지 슬라이스 내 필러의 교차점에 위치된 중심 좌표의 X 및 Y 좌표 목록이 추출된다. 제1 수치값이 분석되고, 중앙 위치로부터, 예를 들어 각각의 필러에 대한 단일 틸트 각도가 도출되고, 약 N3 = 10,000 제2 수치값으로의 감소가 달성된다. 제2 수치값은 통계적 방법에 의해 추가로 처리되며, 예를 들어 10개 미만의 성능 지표로의 추가 감소가 도출된다. 제1 예는 고전적인 이미지 처리 기술을 이용하고, 제2 예는 기계 학습 기반(ML 기반) 접근법을 이용한다. 실시예에 따른 방법은 반도체 디바이스의 자동화 검사를 위한 준비 단계를 필요로 한다.
웨이퍼 검사를 위한 워크플로의 예는 전술한 FIB-SEM-현미경으로 획득한 3D 체적 이미지에 적용될 수 있는 반도체 피처의 재구성을 포함한다. 예는 도 18에 예시된 기존 이미지 처리 기술을 사용하는 자동화 검사를 위한 준비 단계를 포함한다. 제1 단계(C1)에서, 대표적인 3D 체적 이미지 데이터는, 예를 들어 전술한 바와 같은 단계 S1 및 S2에 따른 방법에 의해 생성된다. 이미지 취득 단계 C1 동안, 2D 단면 이미지 슬라이스는, 예를 들어 정렬 기준 또는 다른 이미지 정렬 방법에서 서로에 대해 정렬된다. 인접한 2D 단면 이미지 사이의 잔여 정렬 오류 또는 이동은 작고 미리 결정된 정렬 임계값을 초과하지 않는다. 단계 C1 이전에, 방법은 웨이퍼 테이블 상에 웨이퍼를 로딩하는 단계, 웨이퍼 정렬 및 등록, 웨이퍼 표면에 기준 피처를 형성하는 단계, 예를 들어 FIB 또는 레이저 빔으로 트렌치를 생성하는 단계, 및 예를 들어 샘플이 부착된 프로브 바늘을 이용하여 웨이퍼로부터 적어도 하나의 샘플을 리프트 아웃하는 단계를 더 포함할 수 있다. 이는 또한 이중 빔 검사 디바이스의 하전 입자 이미징 디바이스와 FIB의 교차점에 이동 및 위치 설정될 수 있는 홀더에 샘플을 위치 설정하는 단계를 포함할 수 있다.
2D 단면 이미지 세그먼트 또는 설치 공간의 주석 준비 단계 C2에서, 예를 들어 관심 필러 설치 공간은 조작자에 의해 주석이 달린다. 하나 이상의 설치 공간은 교차 상관에 대한 템플릿을 생성하거나 ML 기반 객체 검출기를 훈련하기 위해 조작자에 의해 주석이 달린다. 주석 단계 동안, 사용자는 하나 이상의 슬라이스에서 하나 이상의 설치 공간에 대화식으로 주석을 단다. 예에서, 주석은, 예를 들어 2D 단면 이미지의 디스플레이 위에 컴퓨터 마우스 또는 기타 입력 디바이스로 조작자에 의해 선택된 위치에 직사각형 또는 원을 디스플레이하도록 구성된 그래픽 사용자 인터페이스에 의해 지원된다. 예에서, 주석은 설치 공간 검출을 위한 이미지 처리 알고리즘에 의해 지원된다. 이러한 알고리즘은 필터 연산, 에지 검출 또는 윤곽 추출, 또는 형태학적 연산을 포함할 수 있다. 예에서, 설치 공간 검출을 위한 알고리즘은 데이터베이스에 저장된 이전에 획득된 템플릿을 이용하여 교차 상관 연산을 수행하거나 기계 학습("ML") 기반 객체 검출기를 이용하여 조작자가 관심 단면 이미지 세그먼트를 선택하는 것을 돕는다.
단계 C3 또는 템플릿 생성 단계에서, 관심 반도체 구조를 나타내는 단면 이미지 피처의 템플릿이 생성된다. 템플릿은, 예를 들어 교차 상관을 위해 구성된 이상적인 단면 이미지 피처이다. 예에서, 템플릿 또는 이상적인 단면 이미지 피처는 주석이 달린 단계 C2의 설치 공간으로부터 도출된다. 예를 들어, 주석이 달린 C2 단계의 설치 공간은 자동으로 정렬되고 평균이 계산된다. 또한, 노이즈 감소 또는 샤프닝과 같은 이미지 처리 기술을 적용할 수 있다. 따라서, 템플릿은, 예를 들어 HAR 구조 또는 필러의 관심 반도체 구조의 "통상적인" 또는 평균 설치 공간을 나타내는 이미지이다. 템플릿 생성 동안, 템플릿의 대표적인 중앙 위치가 결정되고, 대표적인 중앙 위치에 대해 템플릿 이미지가 조절된다. 예에서, 여러 관심 반도체 구조가 고려되고 단계 C2 및 C3은 여러 관심 반도체 구조에 대해 수행되어 관심 있는 제1 반도체 구조를 나타내는 적어도 제1 템플릿 및 관심 있는 반도체 구조를 나타내는 제2 템플릿을 생성한다.
단계 C4에서, 일련의 교차 상관이 수행된다. 단계 C3에서 생성된 템플릿과 2D 단면 이미지 슬라이스의 교차 상관이 수행된다. 결과적인 2D 교차 상관 이미지의 각각의 피크(각각의 2D 단면 이미지 슬라이스에서 템플릿의 각각의 일치 위치에 대해 하나씩)는 관심 반도체 구조의 검출된 설치 공간 또는 단면을 나타낸다. 설치 공간 검출의 감도 및/또는 견고성을 개선하기 위해, 교차 상관은 관심 있는 제1 반도체 구조를 나타내는 상이한 템플릿으로 여러 번 수행될 수 있다. 관심 있는 제1 반도체 구조를 나타내는 템플릿의 변경은, 예를 들어 각각의 교차 상관 연산 전에 일련의 스케일링 인자를 사용하여 스케일링될 수 있다. 또한, 상이한 단면 이미지 슬라이스 또는 예를 들어 3D 체적 이미지의 상이한 z 위치에 대해 상이한 템플릿을 사용할 수 있다.
단계 C5에서, 각각의 2D 이미지 단면 이미지 슬라이스에서 단계 C4에서 검출된 설치 공간에 대응하는 채널 설치 공간의 목록 설치 공간 좌표 또는 중심 좌표가 생성된다. 측방향 좌표는 2D 이미지 단면 이미지 슬라이스의 측방향 또는 x-y 위치로부터 도출되고 3D 체적 이미지의 z 좌표는 3D 체적 내의 2D 이미지 단면 이미지 슬라이스의 z 위치로부터 도출된다. 단계 C4에서 2D 단면 이미지 슬라이스에서 검출된 관심 반도체 구조의 2D 단면 이미지 피처의 중앙 위치는 단계 C3에서 결정된 템플릿의 대표적인 중앙 위치에 대응한다.
단계 C6에서, 설치 공간을 나타내는 2D 단면 이미지 피처가 분할되고, 즉, 설치 공간의 경계가 결정된다. 이는 개별 설치 공간에 대해 "국소로" 수행되고, 즉, 단계 C5에서 결정된 중앙 위치에서 각각 하나의 설치 공간만을 포함하는 복수의 2D 서브 이미지를 사용한다. 경계는 에지 검출, 형태학적 연산, 임계값 또는 동등한 방법과 같은 윤곽 추출을 위해 알려진 알고리즘을 사용하여 계산된다.
단계 C7에서, 단계 C6에서 결정된 윤곽 또는 경계는 관심 반도체 구조, 예를 들어 개별 HAR 구조 또는 필러에 할당된다. 인접한 2D 단면 이미지 슬라이스에서 동일한 필러/채널에 속하는 단계 C6에서 계산된 경계 또는 윤곽은, 예를 들어 측방향 중심 좌표에 따라 결정된다. 결과적으로, 관심 있는 각각의 반도체 구조에 대해, 상이한 2D 단면 이미지 슬라이스에서 해당 관심 반도체 구조에 속하는 윤곽/경계 목록이 생성된다.
단계 C1의 미리 결정된 정렬 임계값은, 예를 들어 2개의 이웃한 설치 공간 사이의 거리의 절반일 수 있다. 이러한 경우, 관심 있는 대응 반도체 구조에 윤곽을 할당할 때 임의의 모호함이 방지된다. 그러나, 예에서, 동일한 관심 반도체 구조에 속하는 윤곽의 식별 및 할당이 항상 가능한 것은 아니다. 이 예에서, 관심 반도체 구조에 명확하게 할당될 수 없는 2D 단면 이미지 피처의 윤곽은 모호한 것으로 플래그 지정된다.
단계 C8에서, 단계 C7에서 상이한 2D 단면 이미지 슬라이스에서 식별된 관심 있는 동일한 반도체 구조에 속하는 설치 공간이 분석되고 임의로 서로에 대한 2D 단면 이미지 슬라이스의 측방향 정렬이 개선된다. 이를 위해, 인접한 2D 단면 이미지 슬라이스의 대응 설치 공간에 대한 하나의 2D 단면 이미지 슬라이스의 모든 설치 공간의 평균값 또는 평균 이동이 인접한 2D 단면 이미지 슬라이스의 모든 쌍에 대해 계산된다. 그 후, 계산된 이동이 설치 공간의 대응 중심 좌표에 적용된다. 단계 C8의 결과는 일련의 목록이고, 각각의 목록에는 관심 있는 특정 반도체 구조, 예를 들어 HAR 채널 또는 필러에 속하는 보정된 중앙 위치 및 윤곽/경계가 함유된다.
예에서, 이동은 2D 단면 이미지 슬라이스의 정밀 정렬에서 고려되며 할당 단계 C7은 단계 C7에서 모호한 것으로 플래그 지정된 윤곽에 대해 반복된다.
단계 C9(3D 표면 생성)에서, 각각의 채널에 대해, 윤곽 좌표는 관심 있는 특정 반도체 구조의 표면에 위치된 표면 지점으로서 X, Y 및 Z 좌표로 추출된다. 표면 지점은 또한 시각화 또는 추가 분석을 위해 프리미티브 형태, 예를 들어, 삼각형 메시 또는 3D 폴리곤 프로파일로 조합될 수 있다. 이에 의해, 많은 양의 표면 또는 윤곽 좌표가 관심 반도체 구조 및 이상적인 형상으로부터의 미리 결정된 통상적인 편차를 나타내는 파라미터 세트에 의해 설명되는 미리 결정된 프리미티브 또는 프리미티브 형태로 감소된다. 프리미티브는 몇 가지 파라미터에 의해 설명되는 틸트 각도와 흔들림이 있는 실린더를 틸트시키거나 비틀 수 있다.
단계 C10에서, 관심 반도체 구조의 정량적 특성화가 수행된다. 관심 있는 각각의 반도체 구조에 대해, 관심 있는 전체 반도체 구조, 예를 들어 HAR 구조 또는 필러의 기하형상을 특성화하는 파라미터 세트가 추출되거나 도출된다. 그러한 파라미터의 예로는 필러의 평균 반경 및 타원율 뿐만 아니라 Z 좌표로부터 파라미터의 종속성, 필러 축의 경사 및 곡률, 관심 있는 이웃한 반도체 구조 사이의 근접도 또는 가장 가까운 거리가 있다. 많은 개수의 필러(예를 들어, 데이터 세트의 모든 필러)의 통계적 속성을 계산할 수 있다. 이러한 속성의 예로는 필러 세트의 평균 반경 및 표준 편차, 필러의 평균 틸트, 이웃한 필러의 평균 근접도, 또는 복수의 필러에 대한 파라미터의 최대값 및 최소값이 있다. 본 기술 분야의 숙련자는, 예를 들어 전용 제조 프로세스 단계의 모니터링에 적합하거나 제조된 반도체 디바이스의 대표적인 성능을 결정하는 데 적절한 성능 지표를 나타내는 복수의 다른 통계 정보를 정의할 수 있다. 단계 C10의 결과는 또한 동일한 또는 제2 웨이퍼로부터 추출된 다른 샘플의 다른 검사 측정값, 또는 샘플이 준비된 웨이퍼 상의 위치와 상관될 수 있다. 예로는, 예를 들어, 깊이에 따른 필러 단면의 변화, 특히 웨이퍼의 에지에서 웨이퍼의 외주를 향한 필러의 틸트, 웨이퍼에 대한 틸트 각도의 변동이 있다. 다른 예로는 필러 형상, 예를 들어 배럴 형상의 평균 양이 있다. 결과, 예를 들어 대표적인 프리미티브는 또한, 예를 들어 반도체 디바이스 설계의 CAD 데이터로부터 획득한 기준 프리미티브와 비교될 수 있다.
실시예의 예에서, 기계 학습("ML") 기반 객체 검출기가 적용된다. 단계 C3에서 설명된 바와 같은 템플릿을 생성하는 대신에, 수정된 단계 C3M에서, 기계 학습 알고리즘이 단계 C2 동안 식별된 주석이 달린 단면 이미지 피처로 훈련된다. 그 후, 관심 반도체 구조의 단면 이미지 피처의 자동 검출을 위해 수정된 단계 C4M에 기계 학습 알고리즘이 적용된다.
검사 방법은 또한 기계 학습(ML)에 기초한 로컬 분할을 이용하는 수정된 단계 C6M을 더 포함할 수 있다. 이전 단계에서 설치 공간의 좌표가 결정된 후, 설치 공간의 경계 또는 윤곽이 결정되고, 설치 공간이 분할되어 배경으로부터 분리된다. 경계 또는 윤곽은 ML 기반 분할 알고리즘을 사용하여 계산될 수도 있다.
위의 설명으로부터, 단계 C2 및 C3은 준비 단계이며 일상적인 검사 작업을 준비하기 위해 수행됨이 분명하다. 일상적인 검사 작업에서, 단계 C2 및 C3은 생략되고, 대신에 준비 워크플로에서 결정되고 예를 들어 데이터베이스에 저장된 미리 선택된 템플릿 세트가 단계 C4 이상에 이용된다. 또한, 일상적인 검사 중에 단계가 중첩될 수 있음이 이해된다. 예를 들어, 단계 C4는 단계 C1과 중첩될 수 있고, 템플릿과의 상관에 의한 설치 공간 식별은, 예를 들어 단계 C1 동안 획득한 제1 2D 단면 이미지로 시작할 수 있다. 또한, 일부 프로세스 단계를 변경된 순서로 수행할 수 있음이 가능하다. 예를 들어, 3D 표면 생성의 단계 C9는, 예를 들어 미세 정렬의 단계 C8 이전에 관심 반도체 구조의 대표적인 세트에서 수행될 수 있고, 단계 C8에 따른 미세 정렬의 실행은 대표적인 3D 표면 분석의 결과를 받을 수 있다. 미세 정렬의 단계 C8이 단계 C5 직후에 수행되는 것도 가능하다.
단계 C4 내지 C10 중 임의의 것을 포함하거나 수정된 단계 C4M 또는 C6M을 포함하는 방법은 더 빠른 계산 시간의 이점을 갖는다. 이 방법에서, 제1 단계에서, 3D 체적 이미지의 체적 데이터의 양은 제1 수치값으로 10000배 초과만큼 감소된다. 제1 수치값은, 예를 들어 단계 C5 내지 C7에서 획득한 바와 같이 관심 반도체 구조의 중앙 위치 및 윤곽 좌표의 목록을 포함한다. 제1 수치값은 C9 단계 동안 대표적인 프리미티브 형태의 파라미터로 더 감소된다. 이에 의해, 제1 수치값의 수는 약 50배만큼 제2 수치값으로 추가 감소된다. 방법은 대표적인 프리미티브의 생성 동안 단계 C9의 통계적 평균을 포함하는 통계적 평균화의 이점을 추가로 갖는다.
위의 예는 관심 반도체 구조로서 HAR 채널 또는 필러의 예에서 설명된다. 관심 있는 다른 반도체 구조는 로직 프로브의 비아일 수 있다. 비아는 다양한 IC 요소를 포함하는 로직 칩의 인접한 수평 층 사이의 수직 접촉 구조이다. 이러한 비아는 3D 메모리 프로브의 HAR 채널 또는 필러와 동일한 방식으로 취급될 수 있다. 다른 예로는 로직 칩의 금속 라인 또는 연결부가 있다. (예를 들어, 이용 가능한 설계 정보로부터) 서로 평행하다고 알려진 그러한 일련의 금속 라인은 3D 메모리 칩의 메모리 채널과 동일한 방식으로 취급될 수 있다.
본 발명에 따른 방법은 반도체 디바이스의 프로세스 개발 또는 제조를 위한 제조 프로세스 특성화, 제조 프로세스 최적화 또는/및 제조 프로세스 모니터링에 적용될 수 있다.
전술한 실시예는 완전히 또는 부분적으로 서로 조합될 수 있다. 또한, 본 발명의 범위 내에서 본 기술 분야의 숙련자에게 알려진 수정 또는 방법, 도출된 파라미터 또는 통계적 값이 가능하다. 도 5에 따른 방법이 시퀀스 S1 내지 S5에서 설명되지만, 방법 단계 S2 및 S3의 시퀀스와 같은 적어도 2개의 방법 단계의 시퀀스는 교환될 수 있다.
1 크로스 빔 현미경
2 단면 표면
3 단면 표면
4 단면 표면
5 집속 이온 빔(FIB)
6 CPB와 FIB 사이의 각도
7 하전 입자 빔(CPB)
8 래스터 스캔의 스캐닝 이미징 라인
9 이온 빔
10 블록 형상의 샘플
11 단면 표면
18 2D 단면 이미지
20 거리 dz에서 각각 2D 단면 이미지의 스택
50 집적 반도체
51 실리콘 기판
52 상단 표면
54.1, 54.2, ... 54.22, 54.1 ... 54.k ... 54.z
반도체 디바이스의 평면층
55 비아
56 금속 구조
57 게이트
58 도핑된 구조
59 접점
60 필러 또는 HAR 구조
62 필러 세그먼트
63 얇은 간극
64 필러의 궤적
66 HAR 구조의 외주
68.1, 68.2 필러의 그룹
69 분리 구조
70 경사각 θ
72.1 필러 세그먼트
72.2 더 큰 직경의 필러 세그먼트
72.3 더 작은 직경의 필러 세그먼트
74.1 경사진 궤적
74.2 비선형 궤적
75 교차 평면
76.1 타원형 형상의 원주
76.2 일반적인 형상의 원주
78.1, 78.2 필러의 단면
79 필러 그룹의 단면
80 하나의 식별된 필러의 예
82 필러(80)의 원주
90.1, 90.2 원주의 스택에 의해 설명되는 필러
92 원주의 스택
94 2개의 원주 사이의 최소 거리 벡터
96 한 필러의 중심
97 한 필러의 변위 벡터 또는 T(z)
101.1, 101.2 단면
102.1, 102.2 내포물 또는 결함
103.1, 103.2 단면(101.1, 101.2)의 원주
104.1, 104.2 내포물(102.1, 102.2)의 면적
105 하나의 필러
106 필러의 코어
107 제1 중간층
108 제2 외부층
109.1, 109.2, 109.3 필러의 행
110 격리층
111 필러의 윤곽 세트
112 필러의 윤곽 세트
115 필러(105)의 윤곽 세트
116 코어(106)의 추출된 윤곽
117 제1 중간층(107)의 추출된 윤곽
118 제2 외부층(108)의 추출된 윤곽

Claims (22)

  1. 집적 반도체 디바이스 내의 HAR 구조 세트를 분석하는 방법으로서,
    반도체 샘플의 3D 단층 촬영 이미지를 획득하는 단계,
    HAR 구조 세트의 단면 이미지를 각각 포함하는 3D 단층 촬영 이미지로부터 2D 단면 이미지 세그먼트의 서브세트를 선택하는 단계,
    2D 단면 이미지의 서브세트에서 HAR 구조 세트 내의 각각의 HAR 구조의 윤곽을 식별하는 단계,
    HAR 구조 세트의 HAR 구조 윤곽으로부터 편차 파라미터를 추출하는 단계,
    편차 파라미터를 분석하는 단계를 포함하고,
    편차 파라미터는:
    이상적인 위치로부터의 변위,
    반경 또는 직경의 편차,
    단면적으로부터의 편차,
    단면의 형상으로부터의 편차 중 하나 이상을 포함하는, 방법.
  2. 제1항에 있어서, 편차 파라미터를 분석하는 단계는 HAR 구조 세트의 적어도 하나의 HAR 구조의 적어도 하나의 편차 파라미터의 통계적 분석을 수행하는 단계를 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서, 이상적인 위치로부터 변위의 편차 파라미터는 HAR 구조의 틸트 또는 흔들림을 포함하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 3D 단층 촬영 이미지를 획득하는 단계는 적어도 하나의 하전 입자 광학 컬럼을 갖는 하전 입자 현미경에 의해 3D 단층 촬영 이미지를 획득하는 단계를 포함하는, 방법.
  5. 제4항에 있어서, 하전 입자 현미경은 45°내지 90°의 각도로 서로에 대해 배열된 집속 이온 빔 시스템(FIB) 및 주사 전자 현미경(SEM)을 포함하는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 각각의 HAR 구조의 적어도 윤곽을 식별하는 단계에서 이미지 처리, 에지 검출 또는 패턴 인식을 포함하는, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 편차 파라미터를 분석하는 단계는 HAR 구조 세트의 적어도 하나의 HAR 구조의 적어도 하나의 편차 파라미터의 최소값 또는 최대값의 계산을 포함하는, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 편차 파라미터를 추출하는 단계는 2개의 인접한 HAR 구조 사이의 거리 및 2개의 인접한 HAR 구조 사이의 최소 거리를 적어도 계산하는 단계를 더 포함하는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, HAR 구조 세트의 적어도 하나의 HAR 구조에서 적어도 하나의 국소 결함 또는 내포물의 검출 및 국소화를 더 포함하는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 고해상도 주사 전자 현미경을 이용한 이미지 취득, 및 코어 및 코어 둘레의 적어도 하나의 층을 포함하는 적어도 하나의 HAR 구조의 내부 구조의 식별 및 국소화를 더 포함하는, 방법.
  11. 제10항에 있어서, 적어도 하나의 HAR 구조의 내부 구조의 윤곽으로부터 적어도 하나의 편차 파라미터의 추출을 수행하고 편차 파라미터를 분석하는 단계를 더 포함하는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 제조 프로세스 특성화, 제조 프로세스 최적화 또는/및 제조 프로세스 모니터링 단계를 더 포함하는, 방법.
  13. 반도체 검사 디바이스로서,
    집적 반도체 샘플의 일련의 단면을 밀링하도록 구성된 집속 이온 빔 디바이스(FIB),
    집적 반도체 샘플의 일련의 단면을 이미징하도록 구성된 주사 전자 빔 현미경(SEM),
    제1항의 방법 단계를 수행할 수 있는 명령어 세트를 작동하기 위한 제어기를 포함하는, 반도체 검사 디바이스.
  14. 제13항에 있어서, 집속 이온 빔(FIB)과 전자 빔 현미경(SEM)은 서로 약 90°의 각도를 형성하는, 반도체 검사 디바이스.
  15. 제13항에 있어서, 웨이퍼로부터 집적 반도체 샘플을 절단하기 위한 레이저 빔 디바이스를 더 포함하는, 반도체 검사 디바이스.
  16. 웨이퍼 검사 방법으로서,
    검사 체적의 3D 체적 이미지를 획득하는 단계;
    관심 반도체 피처의 단면을 나타내는 템플릿 세트를 선택하는 단계;
    템플릿을 3D 체적 이미지의 2D 단면 이미지 세트와 상관시킴으로써 검사 체적 내에서 관심 반도체 피처의 단면의 중앙 위치를 결정하는 단계;
    검사 체적 내에서 관심 반도체 피처의 윤곽을 결정하는 단계;
    관심 반도체 피처의 윤곽과 일치하는 적어도 대표적인 프리미티브 형태의 파라미터를 결정하는 단계;
    파라미터를 분석하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 반도체 피처의 복수의 단면의 서브세트를 특정 관심 반도체 피처에 할당하는 단계를 더 포함하는, 방법.
  18. 제16항에 있어서, 이중 빔 시스템을 이용하는 슬라이스 및 이미지 방법에 의해 3D 체적 이미지를 생성하는 단계를 더 포함하는, 방법.
  19. 제16항에 있어서, 웨이퍼로부터 샘플 피스를 리프트 아웃하고 샘플 피스를 유지하는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서, 리프트 아웃 단계는 이중 빔 디바이스에서 수행되는, 방법.
  21. 제20항에 있어서, 리프트 아웃 단계는 레이저 디바이스를 포함하는 디바이스에서 수행되고 리프트 아웃 단계는 레이저 절단을 포함하는, 방법.
  22. 제21항에 있어서, 파라미터를 분석하는 단계는 통계적 평균 및 통계적 편차의 계산, 기준 프리미티브에 대한 비교, 또는 웨이퍼 좌표와의 상관 중 적어도 하나를 포함하는, 방법.
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