JP2017505540A5 - - Google Patents

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Claims (11)

  1. 半導体基板内に空洞を生成するための方法であって、
    担体の空洞位置上にめっき部分を形成するステップと、
    ガラス構造部を含む複合層を用いて前記担体をラミネートするステップであって、前記めっき部分が部分的に前記複合層内にラミネートされる、ステップと、
    前記担体を前記複合層に残留する前記めっき部分を有する前記複合層から分離するステップであって、前記ガラス構造部が前記基板の中心からオフセットされるように前記分離された複合層および前記めっき部分を含む基板を提供する、ステップと、その後の、
    露出されためっき部分をエッチングすることによって前記基板内に空洞を形成するステップであって、前記空洞が前記基板を通して部分的に延び、前記ガラス構造部までは延びない、ステップと
    を含む、方法。
  2. 前記担体上にシード層を形成するステップをさらに含む、請求項1に記載の方法。
  3. 前記めっき部分を露出させながら、前記基板をマスキングするステップをさらに含む、請求項1に記載の方法。
  4. マスキングされていない部分を除去するために前記基板をエッチングするステップをさらに含む、請求項3に記載の方法。
  5. 前記めっき部分が銅である、請求項1に記載の方法。
  6. 前記複合層が事前に充填された樹脂層およびシード層である、請求項1に記載の方法。
  7. 前記事前に充填された樹脂層がガラス構造部を含む、請求項6に記載の方法。
  8. 前記ガラス構造部は、事前に充填された樹脂層にわたって連続し、前記事前に充填された樹脂層の中心からオフセットされる、請求項7に記載の方法。
  9. 構造部であって、
    その第1の側に空洞を画定する基板と、
    前記基板上にラミネートされた誘電体層と、
    前記誘電体層内に埋め込まれたガラス構造部であって、前記誘電体層の中心からオフセットされており、第1の側から第2の側まで水平に複合層にわたって連続し、前記空洞によって切断されていない、ガラス構造部と
    を含む、構造部。
  10. 前記誘電体層が事前に充填された層である、請求項に記載の構造部。
  11. 前記空洞が、前記ガラス構造部の開始に近い点まで前記誘電体層を通して部分的に延びる、請求項に記載の構造部。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9788416B2 (en) * 2014-12-22 2017-10-10 Intel Corporation Multilayer substrate for semiconductor packaging
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
KR102255758B1 (ko) * 2017-04-26 2021-05-26 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US11164754B2 (en) * 2018-09-28 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming the same
DE102019117199A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out-packages und verfahren zu deren herstellung

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135752A (ja) * 1997-04-30 2001-05-18 Hitachi Chem Co Ltd 半導体装置用基板およびその製造方法並びに半導体装置
JP2007081423A (ja) * 2001-10-26 2007-03-29 Matsushita Electric Works Ltd 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP4392157B2 (ja) * 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
US7474538B2 (en) * 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
JP3591524B2 (ja) * 2002-05-27 2004-11-24 日本電気株式会社 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP2005236194A (ja) * 2004-02-23 2005-09-02 Cmk Corp プリント配線板の製造方法
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
JP5200870B2 (ja) * 2008-11-12 2013-06-05 株式会社村田製作所 部品内蔵モジュールの製造方法
TW201032689A (en) * 2009-02-20 2010-09-01 Unimicron Technology Corp Composite circuit substrate structure
JP5249173B2 (ja) * 2009-10-30 2013-07-31 新光電気工業株式会社 半導体素子実装配線基板及びその製造方法
EP2448378A1 (en) * 2010-10-26 2012-05-02 ATOTECH Deutschland GmbH Composite build-up materials for embedding of active components

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