JP2017218334A - Ｇａ２Ｏ３系結晶膜の成長方法及び結晶積層構造体 - Google Patents

Ｇａ２Ｏ３系結晶膜の成長方法及び結晶積層構造体 Download PDF

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Abstract

【課題】ドーパントの濃度を高い精度で制御し、かつドーパントの濃度分布の均一性を高めることができる、ＭＢＥ法によるＧａ２Ｏ３系結晶膜の成長方法、及びその成長方法を用いて製造される結晶積層構造体を提供する。【解決手段】ＭＢＥ法により、導電性を有するＧａ２Ｏ３系結晶膜を成長させるＧａ２Ｏ３系結晶膜の成長方法であって、Ｇａ蒸気及びＳｉ含有蒸気を発生させ、分子線としてＧａ２Ｏ３系結晶基板の表面に供給して、Ｓｉを含むＧａ２Ｏ３系単結晶膜を成長させる工程を含み、Ｓｉ又はＳｉ化合物とＧａとを接触させた状態で加熱することにより、前記Ｓｉ含有蒸気を発生させる、Ｇａ２Ｏ３系結晶膜の成長方法を提供する。【選択図】図２

Description

本発明は、Ｇａ２Ｏ３系結晶膜の成長方法及び結晶積層構造体に関する。
従来のＧａ２Ｏ３系結晶膜の成長方法として、ＭＢＥ法により、Ｓｎをドーパントとして含むＧａ２Ｏ３系結晶膜を成長させる方法が知られている（例えば、特許文献１参照）。
特許文献１によれば、Ｓｉをドーパントとして用いた場合、Ｓｉ原料であるＳｉ、ＳｉＯ、又はＳｉＯ２の蒸気の蒸気圧を制御することができず、Ｇａ２Ｏ３系結晶膜中のＳｉ濃度を制御することが難しい。そこで、Ｓｉの代わりにＳｎをドーパントとして用いて、Ｇａ２Ｏ３系結晶膜中のキャリア濃度を高い精度で制御している。
国際公開第２０１３／０８０９７２号
しかしながら、ＳｎをＧａ２Ｏ３系結晶膜のドーパントとして用いた場合、Ｇａ２Ｏ３系結晶膜の成長初期にはＳｎが膜中に取り込まれ難く（ドーピング遅れ）、成長表面にＳｎが偏析し易いという問題がある。
本発明の目的は、ドーパントの濃度を高い精度で制御し、かつドーパントの濃度分布の均一性を高めることができる、ＭＢＥ法によるＧａ２Ｏ３系結晶膜の成長方法、及びその成長方法を用いて製造される結晶積層構造体を提供することにある。
本発明の一態様は、上記目的を達成するために、［１］〜［５］のＧａ２Ｏ３系結晶膜の成長方法を提供する。
［１］ＭＢＥ法により、導電性を有するＧａ２Ｏ３系結晶膜を成長させるＧａ２Ｏ３系結晶膜の成長方法であって、Ｇａ蒸気及びＳｉ含有蒸気を発生させ、分子線としてＧａ２Ｏ３系結晶基板の表面に供給して、Ｓｉを含むＧａ２Ｏ３系単結晶膜を成長させる工程を含み、Ｓｉ又はＳｉ化合物とＧａとを接触させた状態で加熱することにより、前記Ｓｉ含有蒸気を発生させる、Ｇａ２Ｏ３系結晶膜の成長方法。
［２］前記Ｓｉ化合物が、ＳｉＯ２からなるＭＢＥ装置のセルであり、前記セル中に前記Ｇａを収容し、前記セルと前記Ｇａとを接触させた状態で加熱することにより、前記Ｓｉ含有蒸気を発生させる、前記［１］に記載のＧａ２Ｏ３系結晶膜の成長方法。
［３］ＭＢＥ装置のセル中に前記Ｓｉ又は前記Ｓｉ化合物と前記Ｇａを収容し、前記Ｓｉ又は前記Ｓｉ化合物と前記Ｇａとを接触させた状態で加熱することにより、前記Ｓｉ含有蒸気を発生させる、前記［１］に記載のＧａ２Ｏ３系結晶膜の成長方法。
［４］前記Ｓｉ化合物が、ＳｉＯ、ＳｉＯ２、又はこれらの混合物である、前記［３］に記載のＧａ２Ｏ３系結晶膜の成長方法。
［５］Ｇａ２Ｏ３系結晶基板と、前記Ｇａ２Ｏ３系結晶基板上に形成されたアンドープＧａ２Ｏ３系結晶膜と、前記アンドープＧａ２Ｏ３系結晶膜上に直接形成された第１のアンドープ（ＡｌＧａ）２Ｏ３結晶膜と、前記アンドープ（ＡｌＧａ）２Ｏ３結晶膜上に直接形成され、１０ｎｍ以下の厚さを有し、３．０×１０１７／ｃｍ３以上かつ３．５×１０１９／ｃｍ３以下の濃度のＳｉを含む（ＡｌＧａ）２Ｏ３結晶膜と、前記（ＡｌＧａ）２Ｏ３結晶膜上に直接形成された第２のアンドープ（ＡｌＧａ）２Ｏ３結晶膜と、を有する、結晶積層構造体。
本発明によれば、ドーパントの濃度を高い精度で制御し、かつドーパントの濃度分布の均一性を高めることができる、ＭＢＥ法によるＧａ２Ｏ３系結晶膜の成長方法、及びその成長方法を用いて製造される結晶積層構造体を提供することができる。
図１は、第１の実施の形態に係るＧａ２Ｏ３系結晶基板及びＧａ２Ｏ３系結晶膜の垂直断面図である。 図２は、Ｇａ２Ｏ３系結晶膜の成長に用いられるＭＢＥ装置の構成の一例を示す。 図３は、第３の実施の形態に係る結晶積層構造体の垂直断面図である。 図４は、第３の実施の形態に係る結晶積層構造体の具体例の垂直断面図である。 図５（ａ）は、ドーパントとして添加されたＳｉのＧａ２Ｏ３結晶膜及びＧａ２Ｏ３結晶基板中の厚さ方向の濃度分布を示す。図５（ｂ）は、ドーパントとして添加されたＳｎのＧａ２Ｏ３結晶膜及びＧａ２Ｏ３結晶基板中の厚さ方向の濃度分布を示す。 図６は、Ｇａ粉末を収容したＳｉＯ２からなる第２のセルの温度と、Ｇａ２Ｏ３結晶膜の実効ドナー濃度Ｎｄ−Ｎａとの関係を示す。
〔第１の実施の形態〕
（Ｇａ２Ｏ３系結晶膜）
図１は、第１の実施の形態に係るＧａ２Ｏ３系結晶基板及びＧａ２Ｏ３系結晶膜の垂直断面図である。
Ｇａ２Ｏ３系結晶膜１は、ＭＢＥ法を用いてＧａ２Ｏ３系結晶基板２上にＧａ２Ｏ３系単結晶をエピタキシャル成長させることにより形成される。ＭＢＥ法は、単体あるいは化合物からなる原料をセルと呼ばれる蒸発源で加熱し、加熱により生成された蒸気を分子線として基板表面に供給して、結晶をエピタキシャル成長させる結晶成長方法である。
Ｇａ２Ｏ３系結晶膜１は、ドーパントとしてのＳｉを含むｎ型のβ−Ｇａ２Ｏ３系単結晶からなる。ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。
Ｇａ２Ｏ３系結晶基板２はβ−Ｇａ２Ｏ３系単結晶からなり、Ｇａ２Ｏ３系結晶膜１及びＧａ２Ｏ３系結晶基板２が適用されるデバイスの種類によって、種々のドーパントを含んでもよい。例えば、Ｇａ２Ｏ３系結晶膜１及びＧａ２Ｏ３系結晶基板２を横型の半導体素子に適用する場合には、Ｍｇ等のドーパントを添加することによりＧａ２Ｏ３系結晶基板２を高抵抗化してもよいし、Ｇａ２Ｏ３系結晶膜１及びＧａ２Ｏ３系結晶基板２を縦型の半導体素子に適用する場合には、Ｓｉ、Ｓｎ等のドーパントを添加することによりＧａ２Ｏ３系結晶基板２を低抵抗化してもよい。
Ｇａ２Ｏ３系結晶基板２は、例えば、ＥＦＧ法により作製された、ドーパントが添加されたβ−Ｇａ２Ｏ３単結晶インゴットから切り出される。また、ＦＺ法によりβ−Ｇａ２Ｏ３単結晶インゴットを作製してもよい。作製されたインゴットは、所望の面方位が主面となるように、例えば１ｍｍ程度の厚さにスライス加工され、基板化される。そして、研削研磨工程にて３００〜６００μｍ程度の厚さに加工される。
（Ｇａ２Ｏ３系結晶膜の製造方法）
図２は、Ｇａ２Ｏ３系結晶膜の成長に用いられるＭＢＥ装置の構成の一例を示す。このＭＢＥ装置３は、真空槽１０と、この真空槽１０内に支持され、Ｇａ２Ｏ３系結晶基板２を保持する基板ホルダ１１と、基板ホルダ１１に保持されたＧａ２Ｏ３系結晶基板２を加熱するための加熱装置１２と、Ｇａ２Ｏ３系結晶膜１を構成する原子の原料が充填された複数のセル１３（１３ａ、１３ｂ、１３ｃ）と、セル１３を加熱するためのヒータ１４（１４ａ、１４ｂ、１４ｃ）と、真空槽１０内に酸素系ガスを供給するガス供給パイプ１５と、真空槽１０内の空気を排出するための真空ポンプ１６とを備えている。基板ホルダ１１は、シャフト１１０を介して図示しないモータにより回転可能に構成されている。
第１のセル１３ａには、Ｇａ２Ｏ３系結晶膜１のＧａ原料としてのＧａが収容されている。第１のセル１３ａに収容されるＧａの形態は特に限定されず、典型的には粉末状、粒子状等の固体である。第１のセル１３ａは、例えば、ＰＢＮ（Pyrolytic Boron Nitride）からなる。
第２のセル１３ｂはＳｉＯ２からなり、Ｇａ２Ｏ３系結晶膜１に添加されるＳｉの原料として用いられる。第２のセル１３ｂにはＧａが収容されている。第２のセル１３ｂに収容されるＧａの形態は特に限定されず、典型的には粉末状、粒子状等の固体である。通常、第２のセル１３ｂの最大容量の半分程度のＧａが収容される。
第３のセル１３ｃには、ＧａとＳｉ以外の原料、例えば、Ｇａ２Ｏ３系結晶膜１がβ−（ＡｌｘＧａ１−ｘ）２Ｏ３単結晶からなる場合のＡｌ原料が収容されている。Ｇａ２Ｏ３系結晶膜１がβ−Ｇａ２Ｏ３単結晶からなる場合は、第３のセル１３ｃは不要である。
第１のセル１３ａ、第２のセル１３ｂ、及び第３のセル１３ｃの開口部にはシャッターが設けられている。
まず、予め作製されたＧａ２Ｏ３系結晶基板２をＭＢＥ装置３の基板ホルダ１１に取り付ける。次に、真空ポンプ１６を作動させ、真空槽１０内の気圧を１×１０−８Ｐａ程度まで減圧する。そして、加熱装置１２によってＧａ２Ｏ３系結晶基板２を加熱する。なお、Ｇａ２Ｏ３系結晶基板２の加熱は、加熱装置１２の黒鉛ヒータ等の発熱源の輻射熱が基板ホルダ１１を介してＧａ２Ｏ３系結晶基板２に熱伝導することにより行われる。
Ｇａ２Ｏ３系結晶基板２が所定の温度に加熱された後、ガス供給パイプ１５から真空槽１０内に例えばオゾンガスや酸素ラジカルのような酸素系ガスを供給する。酸素系ガスのガス分圧は、例えば、５×１０−４Ｐａである。
真空槽１０内のガス圧が安定するのに必要な時間（例えば５分間）経過後、基板ホルダ１１を回転させながら第１のヒータ１４ａにより第１のセル１３ａ、第２のセル１３ｂ、及び必要であれば第３のセル１３ｃを加熱して、Ｇａ２Ｏ３系結晶膜１の原料を含む蒸気を発生させ、分子線としてＧａ２Ｏ３系結晶基板２の表面に照射する。これにより、Ｇａ２Ｏ３系結晶基板２上にβ−Ｇａ２Ｏ３系単結晶がＳｉを添加されながらエピタキシャル成長し、Ｇａ２Ｏ３系結晶膜１が形成される。
第１のセル１３ａは、例えば９００℃に加熱され、第１のセル１３ａに収容されたＧａからＧａ蒸気が発生する。Ｇａ蒸気のビーム等価圧力(ＢＥＰ；Beam Equivalent Pressure)は２×１０−４Ｐａである。
第２のセル１３ｂは、例えば６００〜９００℃に加熱され、ＳｉＯ２からなる第２のセル１３ｂと第２のセル１３ｂに収容されたＧａから、ＳｉとＧａを含む蒸気（以下、Ｓｉ含有蒸気と呼ぶ）が発生する。第２のセル１３ｂの加熱温度により、Ｓｉ含有蒸気のビーム等価圧力を変化させ、Ｇａ２Ｏ３系結晶膜１中のＳｉ濃度を制御することができる。
ここで、第２のセル１３ｂと第２のセル１３ｂに収容されたＧａは、互いに接触した状態で加熱され、Ｓｉ含有蒸気を発生させる。このようにして発生させたＳｉ含有蒸気を用いることにより、Ｇａ２Ｏ３系結晶膜１中のＳｉ濃度を高い精度で制御し、かつＳｉの濃度分布の均一性を高めることができる。
例えば、ＳｉＯ２からなる第２のセル１３ｂにＧａを収容しないで発生させたＳｉ蒸気や、ＰＢＮ等からなるセルにＳｉ、ＳｉＯ、ＳｉＯ２等のＳｉ原料を収容して発生させたＳｉ蒸気を用いた場合には、Ｇａ２Ｏ３系結晶膜１中のＳｉ濃度を高い精度で制御することができない。また、上述のように、Ｓｎをドーパントとして用いた場合には、ドーピング遅れが生じ、Ｇａ２Ｏ３系結晶膜１中にＳｎが偏析するおそれがある。
なお、上記の方法により発生させたＳｉ含有蒸気を用いることによる効果は、本発明者らにより、実験的に確かめられている。
Ｇａ２Ｏ３系結晶膜１を構成するβ−Ｇａ２Ｏ３系単結晶の成長温度及び成長速度は、例えば、それぞれ５４０℃、０．０１〜１０μｍ／ｈである。
Ｇａ２Ｏ３系結晶膜１の実効ドナー濃度Ｎｄ−Ｎａ（ドナー濃度Ｎｄからアクセプタ濃度Ｎａを引いたもの）は、Ｇａ２Ｏ３系結晶膜１中のＳｉ濃度の制御により、例えば、１×１０１５〜１×１０２０／ｃｍ３の範囲で制御される。
〔第２の実施の形態〕
第２の実施の形態は、Ｓｉ含有蒸気を発生させる方法において、第１の実施の形態と異なる。その他の点については第１の実施の形態と同様であるため、説明を省略又は簡略化する。
第２の実施の形態においては、第２のセル１３ｂはＳｉＯ２からなるものでなくてもよく、例えば、ＰＢＮからなる。また、第２のセル１３ｂは、Ｓｉ又はＳｉ化合物とＧａを収容する。Ｓｉ化合物は、ＳｉＯ、ＳｉＯ２、又はこれらの混合物である。Ｓｉ及びＳｉ化合物の形態は特に限定されず、典型的には粉末状、粒子状等の固体である。
第２のセル１３ｂに収容されたＳｉ又はＳｉ化合物とＧａは、互いに接触した状態で加熱され、Ｓｉ含有蒸気を発生させる。このように、Ｓｉ原料とＧａとを接触させた状態で加熱し、Ｓｉ含有蒸気を発生させる点において、第１の実施の形態と共通する。
〔第３の実施の形態〕
第３の実施の形態は、第１、２の実施の形態に係るＧａ２Ｏ３系結晶膜の成長方法を用いて形成される結晶積層構造体についての形態である。
図３は、第３の実施の形態に係る結晶積層構造体４の垂直断面図である。結晶積層構造体４は、Ｇａ２Ｏ３系結晶基板４０と、Ｇａ２Ｏ３系結晶基板４０上に形成されたアンドープＧａ２Ｏ３系結晶膜４１と、アンドープＧａ２Ｏ３系結晶膜４１上に直接形成された、Ｓｉをドーパントとして含むＧａ２Ｏ３系結晶膜４２と、Ｇａ２Ｏ３系結晶膜４２上に直接形成された第２のアンドープＧａ２Ｏ３系結晶膜４３と、を有する。
アンドープＧａ２Ｏ３系結晶膜４１、Ｇａ２Ｏ３系結晶膜４２、及びアンドープＧａ２Ｏ３系結晶膜４３からなる積層構造は、Ｇａ２Ｏ３系結晶基板４０上にＧａ２Ｏ３結晶を成長させる途中でドーパントの添加の開始及び停止を行うことにより形成される。ここで、「アンドープ」とは、意図的にドーパントを添加されていないことをいい、アンドープの結晶膜は、導電性に影響を与える程の濃度のドーパントは含まない。
なお、Ｇａ２Ｏ３系結晶基板４０とアンドープＧａ２Ｏ３系結晶膜４１との間に他のＧａ２Ｏ３系結晶膜が設けられてもよい。
Ｇａ２Ｏ３系結晶膜４２中のＳｉ濃度は、例えば、３．０×１０１７／ｃｍ３以上かつ３．５×１０１９／ｃｍ３以下である。
また、Ｇａ２Ｏ３系結晶膜４２の厚さは１０ｎｍ以下である。このため、Ｓｉの濃度を高い精度で制御できる第１、２の実施の形態に係るＧａ２Ｏ３系結晶膜の成長方法を用いることにより初めて、アンドープＧａ２Ｏ３系結晶膜４１、Ｇａ２Ｏ３系結晶膜４２、及びアンドープＧａ２Ｏ３系結晶膜４３からなる積層構造を形成することができる、
なお、Ｇａ２Ｏ３系結晶膜を形成する方法として、ＭＢＥ法以外にＰＬＤ（Pulsed Laser Deposition）法、スパッタリング法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、熱ＣＶＤ法、プラズマＣＶＤ法、ＨＶＰＥ（Halide Vapor Phase Epitaxy）法等があるが、これらの方法により結晶積層構造体４を製造することは困難である。
例えば、ＰＬＤ法とスパッタリング法では、成膜原料として用いるセラミックのＧａ２Ｏ３ターゲットの純度が膜の純度を決定するが、現在、世の中に高純度なＧａ２Ｏ３ターゲットが存在しないため、無視できない濃度の不純物の混入が避けられず、アンドープＧａ２Ｏ３系結晶膜４１、４３を形成することができない。
また、ＭＯＣＶＤ法、熱ＣＶＤ法、プラズマＣＶＤ法では、原料ガスから不純物が混入するため、やはりアンドープＧａ２Ｏ３系結晶膜４１、４３を形成することができない。ＨＶＰＥ法では、アンドープＧａ２Ｏ３系結晶膜４１、４３を形成することができるが、成長レートを低くすることができないため、厚さ１０ｎｍ以下のＧａ２Ｏ３系結晶膜４２を形成することは困難である。
図４は、結晶積層構造体４の具体例である結晶積層構造体５の垂直断面図である。結晶積層構造体５は、例えば、ＨＥＭＴ（High Electron Mobility Transistor）の製造に適している。
結晶積層構造体５は、Ｇａ２Ｏ３系結晶基板４０と、Ｇａ２Ｏ３系結晶基板４０上に形成されたアンドープＧａ２Ｏ３系結晶膜５４と、アンドープＧａ２Ｏ３系結晶膜５４上に直接形成されたアンドープ（ＡｌＧａ）２Ｏ３結晶膜５１と、アンドープ（ＡｌＧａ）２Ｏ３結晶膜５１上に直接形成され、１０ｎｍ以下の厚さを有し、３．０×１０１７／ｃｍ３以上かつ３．５×１０１９／ｃｍ３以下の濃度のＳｉを含む（ＡｌＧａ）２Ｏ３結晶膜５２と、（ＡｌＧａ）２Ｏ３結晶膜５２上に直接形成されたアンドープ（ＡｌＧａ）２Ｏ３結晶膜５３と、を有する。
結晶積層構造体５においては、結晶積層構造体４のアンドープＧａ２Ｏ３系結晶膜４１、Ｇａ２Ｏ３系結晶膜４２、アンドープＧａ２Ｏ３系結晶膜４３として、それぞれアンドープ（ＡｌＧａ）２Ｏ３結晶膜５１、（ＡｌＧａ）２Ｏ３結晶膜５２、アンドープ（ＡｌＧａ）２Ｏ３結晶膜５３が用いられている。また、Ｇａ２Ｏ３系結晶基板４０とアンドープ（ＡｌＧａ）２Ｏ３結晶膜５１との間にはアンドープＧａ２Ｏ３系結晶膜５４が形成されている。
アンドープ（ＡｌＧａ）２Ｏ３結晶膜５１、（ＡｌＧａ）２Ｏ３結晶膜５２、及びアンドープ（ＡｌＧａ）２Ｏ３結晶膜５３は（ＡｌＧａ）２Ｏ３単結晶からなる。ここで、（ＡｌＧａ）２Ｏ３単結晶とは、Ａｌが添加されたＧａ２Ｏ３単結晶、すなわち（ＡｌｚＧａ１−ｚ）２Ｏ３単結晶（０≦ｚ＜１）をいう。
（実施の形態の効果）
上記第１及び第２の実施の形態によれば、ドーパントの濃度を高い精度で制御し、かつドーパントの濃度分布の均一性を高めることができる、ＭＢＥ法によるＧａ２Ｏ３系結晶膜の成長方法を提供することができる。また、上記第３の実施の形態によれば、第１及び第２の実施の形態に係るＧａ２Ｏ３系結晶膜の成長方法を用いることにより、Ｓｉが添加された薄いＧａ２Ｏ３系結晶膜が２枚のアンドープＧａ２Ｏ３系結晶膜に挟まれた積層構造を含む結晶積層構造体を提供することができる。
ドーパントとしてＳｉ又はＳｎを用いた場合の、Ｇａ２Ｏ３系結晶膜中のドーパントの厚さ方向の濃度分布をＳＩＭＳ分析により調べた。
本実施例では、ドーパントとしてＳｉを用いて、図３に示される結晶積層構造体４の製造を試みた。具体的には、Ｇａ２Ｏ３系結晶基板４０、アンドープＧａ２Ｏ３系結晶膜４１、Ｇａ２Ｏ３系結晶膜４２、アンドープＧａ２Ｏ３系結晶膜４３として、それぞれＳｎが添加されたＧａ２Ｏ３結晶基板、厚さ４０ｎｍのアンドープＧａ２Ｏ３結晶膜、厚さ５ｎｍのＳｉをドーパントとして含むＧａ２Ｏ３結晶膜、厚さ４０ｎｍのアンドープＧａ２Ｏ３結晶膜を有する結晶積層構造体４（試料Ａとする）の作製を試みた。
また、比較例として、上記の試料１の厚さ５ｎｍのＳｉをドーパントとして含むＧａ２Ｏ３結晶膜の代わりに、厚さ５ｎｍのＳｎをドーパントとして含むＧａ２Ｏ３結晶膜を有する結晶積層構造体（試料Ｂとする）の作製を試みた。
Ｓｉが添加されたＧａ２Ｏ３結晶膜を有する試料Ａは、第１の実施の形態に係るＧａ２Ｏ３系結晶膜の成長方法により作製した。また、Ｓｎが添加されたＧａ２Ｏ３結晶膜を有する試料Ｂは、第１の実施の形態に係る方法において、第２のセル１３ｂの代わりに、Ｓｎ蒸気の発生源としてＳｎＯ２を収容したＰＢＮからなるセルを用いて作製した。
図５（ａ）は、ドーパントとしてＳｉを用いた試料Ａ中の厚さ方向のＳｉの濃度分布を示す。図５（ｂ）は、ドーパントとしてＳｎを用いた試料Ｂ中の厚さ方向のＳｎの濃度分布を示す。
図５（ａ）、（ｂ）の横軸は、Ｇａ２Ｏ３結晶膜表面からの深さを示している。図５（ａ）中の矢印「開」、「閉」は、それぞれＳｉＯ２からなる第２のセル１３ｂのシャッターを開けた瞬間のＧａ２Ｏ３結晶膜の表面の位置と、閉じた瞬間のＧａ２Ｏ３結晶膜の表面の位置を示している。また、図５（ｂ）中の矢印「開」、「閉」は、それぞれＳｎＯ２を収容したＰＢＮからなるセルのシャッターを開けた瞬間のＧａ２Ｏ３結晶膜の表面の位置と、閉じた瞬間のＧａ２Ｏ３結晶膜の表面の位置を示している。
図５（ａ）によれば、Ｇａ２Ｏ３結晶膜中のＳｉ濃度は、第２のセル１３ｂのシャッターを開けた瞬間に上昇し、また、閉めた瞬間に低下している。このことから、試料Ａの積層構造を設計通りに作製できていることがわかる。
一方、図５（ｂ）によれば、Ｇａ２Ｏ３結晶膜中のＳｎ濃度は、ドーピング遅れが生じるために、ＳｎＯ２を収容したセルのシャッターを開けた瞬間から緩やかに濃度が増加し、また、表面偏析の影響により、シャッターを閉めた瞬間から緩やかに濃度が低下している。このことから、試料Ｂの積層構造が設計通りに作製されていないことがわかる。
上記第１の実施の形態における、Ｇａを収容したＳｉＯ２からなる第２のセル１３ｂの加熱温度と、形成されるＧａ２Ｏ３系結晶膜１の実効ドナー濃度Ｎｄ−Ｎａとの関係を実験により調べた。
この実験においては、第２のセル１３ｂに収容するＧａとしてＧａメタルを用いて、Ｇａ２Ｏ３系結晶膜１、Ｇａ２Ｏ３系結晶基板２として、それぞれＧａ２Ｏ３結晶膜、Ｇａ２Ｏ３結晶基板を用いた。
図６は、Ｇａメタルを収容したＳｉＯ２からなる第２のセル１３ｂの温度と、Ｇａ２Ｏ３結晶膜の実効ドナー濃度Ｎｄ−Ｎａとの関係を示す。
第２のセル１３ｂの温度が６６０℃、６８０℃、７５０℃のときの実効ドナー濃度は、第１のセル１３ａと第２のセル１３ｂを用いて形成したＧａ２Ｏ３結晶膜の実効ドナー濃度である。また、第２のセル１３ｂの温度が９００℃のときの実効ドナー濃度は、第１のセル１３ａを用いずに第２のセル１３ｂのみを用いて形成したＧａ２Ｏ３結晶膜の実効ドナー濃度である。
第１の実施の形態の方法によれば、第２のセル１３ｂのみを用いてＧａ２Ｏ３結晶膜を形成したときに実効ドナー濃度が最大となるため、第２のセル１３ｂの温度が９００℃のときの実効ドナー濃度である３．５×１０１９ｃｍ−３がＧａ２Ｏ３結晶膜の実効ドナー濃度の最大値とほぼ等しいと考えられる。また、第２のセル１３ｂの温度が６６０℃のときの実効ドナー濃度が３．６×１０１７ｃｍ−３であることから、Ｇａ２Ｏ３結晶膜の制御可能な実効ドナー濃度の下限値はおよそ３．０×１０１７／ｃｍ３又はそれよりも小さいと考えられる。なお、Ｇａ２Ｏ３結晶膜中のＳｉ濃度と実効ドナー濃度はほとんど等しい。
以上の実験結果から、第１、２の実施の形態の方法によれば、Ｇａ２Ｏ３系結晶膜の実効ドナー濃度を少なくともおよそ３．０×１０１７／ｃｍ３以上かつ３．５×１０１９／ｃｍ３以下の範囲で制御できるといえる。
なお、ＳｉＯ２からなる第２のセル１３ｂにＧａを収容せずに加熱したところ、温度を１０００℃程度まで上げてもＧａ２Ｏ３結晶膜中にＳｉは取り込まれなかった。おそらく、ＳｉＯ２の蒸気圧が低いため、第２のセル１３ｂから十分な量のフラックスが発生しなかったことによると考えられる。
このことから、ＳｉＯ２とＧａを接触させた状態で加熱し、Ｓｉ、Ｇａ及びＯの間で何らかの化学反応を生じさせ、適度な蒸気圧のＳｉ含有蒸気を生成することが、Ｇａ２Ｏ３系結晶膜中のドーパントの濃度を高い精度で制御するために重要であることが確認された。
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…Ｇａ２Ｏ３系結晶膜、２…Ｇａ２Ｏ３系結晶基板、３…ＭＢＥ装置、１３ｂ…第２のセル

Claims (5)

  1. ＭＢＥ法により、導電性を有するＧａ２Ｏ３系結晶膜を成長させるＧａ２Ｏ３系結晶膜の成長方法であって、
    Ｇａ蒸気及びＳｉ含有蒸気を発生させ、分子線としてＧａ２Ｏ３系結晶基板の表面に供給して、Ｓｉを含むＧａ２Ｏ３系単結晶膜を成長させる工程を含み、
    Ｓｉ又はＳｉ化合物とＧａとを接触させた状態で加熱することにより、前記Ｓｉ含有蒸気を発生させる、
    Ｇａ２Ｏ３系結晶膜の成長方法。
  2. 前記Ｓｉ化合物が、ＳｉＯ２からなるＭＢＥ装置のセルであり、
    前記セル中に前記Ｇａを収容し、前記セルと前記Ｇａとを接触させた状態で加熱することにより、前記Ｓｉ含有蒸気を発生させる、
    請求項１に記載のＧａ２Ｏ３系結晶膜の成長方法。
  3. ＭＢＥ装置のセル中に前記Ｓｉ又は前記Ｓｉ化合物と前記Ｇａを収容し、前記Ｓｉ又は前記Ｓｉ化合物と前記Ｇａとを接触させた状態で加熱することにより、前記Ｓｉ含有蒸気を発生させる、
    請求項１に記載のＧａ２Ｏ３系結晶膜の成長方法。
  4. 前記Ｓｉ化合物が、ＳｉＯ、ＳｉＯ２、又はこれらの混合物である、
    請求項３に記載のＧａ２Ｏ３系結晶膜の成長方法。
  5. Ｇａ２Ｏ３系結晶基板と、
    前記Ｇａ２Ｏ３系結晶基板上に形成されたアンドープＧａ２Ｏ３系結晶膜と、
    前記アンドープＧａ２Ｏ３系結晶膜上に直接形成された第１のアンドープ（ＡｌＧａ）２Ｏ３結晶膜と、
    前記アンドープ（ＡｌＧａ）２Ｏ３結晶膜上に直接形成され、１０ｎｍ以下の厚さを有し、３．０×１０１７／ｃｍ３以上かつ３．５×１０１９／ｃｍ３以下の濃度のＳｉを含む（ＡｌＧａ）２Ｏ３結晶膜と、
    前記（ＡｌＧａ）２Ｏ３結晶膜上に直接形成された第２のアンドープ（ＡｌＧａ）２Ｏ３結晶膜と、
    を有する、結晶積層構造体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200142482A (ko) * 2020-08-13 2020-12-22 한국세라믹기술원 도펀트 활성화 기술을 이용한 전력반도체용 갈륨옥사이드 박막 제조 방법
CN114059173A (zh) * 2022-01-17 2022-02-18 浙江大学杭州国际科创中心 一种制备氧化镓料棒的装置及方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7008293B2 (ja) * 2017-04-27 2022-01-25 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
WO2019155444A1 (en) * 2018-02-12 2019-08-15 King Abdullah University Of Science And Technology Semiconductor devices with two iii‑oxide layers having different phases and method of production
CN111106167A (zh) * 2019-11-27 2020-05-05 太原理工大学 一种择优取向的Ga2O3和SnO2混相膜基传感器的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235961A (ja) * 2004-02-18 2005-09-02 Univ Waseda Ｇａ２Ｏ３系単結晶の導電率制御方法
WO2013035472A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 エピタキシャル成長用基板及び結晶積層構造体
WO2013035841A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系ＨＥＭＴ
WO2013080972A1 (ja) * 2011-11-29 2013-06-06 株式会社タムラ製作所 Ｇａ2Ｏ3系結晶膜の製造方法
JP2015228495A (ja) * 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体、半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140132970A1 (en) * 2012-11-09 2014-05-15 Xerox International Partners Networked printing systems
JP6142357B2 (ja) * 2013-03-01 2017-06-07 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶体のドナー濃度制御方法、及びオーミックコンタクト形成方法
JP5984069B2 (ja) * 2013-09-30 2016-09-06 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶膜の成長方法、及び結晶積層構造体

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235961A (ja) * 2004-02-18 2005-09-02 Univ Waseda Ｇａ２Ｏ３系単結晶の導電率制御方法
WO2013035472A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 エピタキシャル成長用基板及び結晶積層構造体
WO2013035841A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系ＨＥＭＴ
WO2013080972A1 (ja) * 2011-11-29 2013-06-06 株式会社タムラ製作所 Ｇａ2Ｏ3系結晶膜の製造方法
JP2015228495A (ja) * 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体、半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200142482A (ko) * 2020-08-13 2020-12-22 한국세라믹기술원 도펀트 활성화 기술을 이용한 전력반도체용 갈륨옥사이드 박막 제조 방법
KR102201924B1 (ko) * 2020-08-13 2021-01-11 한국세라믹기술원 도펀트 활성화 기술을 이용한 전력반도체용 갈륨옥사이드 박막 제조 방법
US11476116B2 (en) 2020-08-13 2022-10-18 Korea Institute Of Ceramic Engineering And Technology Manufacturing method of gallium oxide thin film for power semiconductor using dopant activation technology
CN114059173A (zh) * 2022-01-17 2022-02-18 浙江大学杭州国际科创中心 一种制备氧化镓料棒的装置及方法
CN114059173B (zh) * 2022-01-17 2022-04-01 浙江大学杭州国际科创中心 一种制备氧化镓料棒的装置及方法

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