JP2017212241A

JP2017212241A - 電子装置

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Publication number: JP2017212241A
Application number: JP2016102162A
Authority: JP
Inventors: 淳史倉内; Junji Kurauchi
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 2016-05-23
Filing date: 2016-05-23
Publication date: 2017-11-30
Anticipated expiration: 2036-05-23
Also published as: JP6475662B2

Abstract

【課題】
電子装置において、外来電磁放射雑音の影響を低減し且つ筐体外部への電磁放射雑音の放出量を低減すると共に、当該電子装置内部での電磁放射雑音を介した回路ブロック間の干渉を効果的に低減すること。
【解決手段】
電気回路を構成する電気部品（１３０等）が搭載された回路基板（１００）を有し、前記回路基板上には、少なくとも一つの電気部品を囲むように少なくとも一つのグランドパターン（１５０、１６０）が設けられ、且つ、前記グランドパターンの少なくとも一つと並走するように少なくとも一つの補助グランドパターン（１５２、１５４、１６２、１６４）が設けられている。
【選択図】図１

Description

本発明は、車両制御等に用いられる電子装置に関し、特に電磁両立性（EMC、Electro-Magnetic Compatibility）の高い電子装置に関する。

車両の駆動系装置等の制御を行うＥＣＵ（電子制御ユニット、Electronic Control Unit）は、エンジンの運転に伴う火花放電やモータへの動作電流の変動等に伴って非常に大きな電磁放射ノイズに曝されることから、極めて高いノイズイミュニティ（雑音耐性、noise immunity）又は低い電磁感受性（EMS、Electro Magnetic Susceptibility）が要求される。

また、車両制御においては様々なセンサからの出力に応じて種々のアクチュエータを制御する必要から、複数のＥＣＵが協働して制御動作を行うことが多い。このため、各ＥＣＵは、電磁雑音放射によって他のＥＣＵへの動作に影響を与えないことが求められる（すなわち、電磁妨害（EMI、Electro Magnetic Interference）を生じないことが求められる）。

すなわち、上記のようなＥＣＵにおいては、電磁感受性（EMS）が低く且つ電磁妨害（EMI）を発生しにくい、高い電磁両立性（EMC、Electro-Magnetic Compatibility）を有することが求められる。

さらに、そのようなＥＣＵでは、その内部においても、当該ＥＣＵを構成する複数の回路ブロック（例えば、センサ信号を処理するデジタル回路で構成される演算処理回路ブロックや、アクチュエータ等の負荷を駆動するための大電力のアナログ信号を出力する駆動回路ブロック）の間で電磁放射を介した干渉が発生しないように、回路配置等についての特別の対策が必要となる。

従来、このような電磁放射を低減する技術として、例えば、電子回路を構成する多層回路基板において、当該基板の外周部に沿って各層にグランドパターンを設け、各層のグランドパターンをビアで接続すると共に電気コネクタを介して電源のグランドラインに接続することで、上記多層回路基板の端部で回折して層間絶縁膜に侵入する電磁ノイズを低減することが知られている（特許文献１）。また、この技術の応用として、回路基板上に構成された複数の回路ブロックのそれぞれを囲むように上記構成のグランドパターンを設けて、回路ブロック間での電磁放射を介した干渉を低減することが考えられる。

このような、回路ブロックを囲むように設けられるグランドパターンは、外来から到来する又は内部から放出される電磁放射雑音をシールドして当該電磁放射雑音の内部回路への影響及び又は筐体外部へ漏えいを低減することができる。しかしながら、例えば制御の高速化や複雑化に伴って電磁放射雑音の発生量は今後益々増加する傾向があり、且つ、その一方で装置の小型化への要求は不変であるため、限られた面積を持つ回路基板上において電磁放射雑音の影響を更に効率的に除去する構成の実現が望まれている。

特開２０１３−２５４７５９号公報

上記背景より、電子装置において、外部から到来する電磁放射雑音の影響を低減し且つ当該電子装置が外部へ放出する電磁放射雑音を低減すると共に、当該電子装置の内部においても、回路ブロック間（又は電気部品間）での電磁放射雑音を介した干渉を効果的に低減すること、が望まれている。

本発明の一の態様は、電気回路を構成する電気部品が搭載された回路基板を有する電子装置である。当該電子装置は、前記回路基板上に、少なくとも一つの電気部品を囲むように少なくとも一つのグランドパターンが設けられ、且つ、前記グランドパターンの少なくとも一つと並走するように少なくとも一つの補助グランドパターンが設けられている。
本発明の他の態様によると、前記電気回路は、複数の回路ブロックで構成され、前記補助グランドパターンが並走するように設けられた前記グランドパターンの一つは、少なくともその一部が導電性の筐体に電気的に接続されており、当該一部から所定の距離の範囲内において当該補助グランドパターンと接続されている。
本発明の他の態様によると、前記補助グランドパターンが並走するように設けられた前記グランドパターンの他の一つは、前記補助グランドパターンが並走するように設けられた前記グランドパターンの前記一つと、一つの接続パターンを介して電気的に接続されており、前記グランドパターンの前記他の一つと並走するように設けられた前記補助グランドパターンは、前記接続パターンと電気的に接続されている。
本発明の他の態様によると、前記グランドパターンの前記一つは、前記グランドパターンの前記他の一つの全部又は一部を囲むように構成されている。
本発明の他の態様によると、前記電気回路は、デジタル信号を処理する演算処理回路ブロックと、制御対象を駆動する駆動回路ブロックと、で構成され、前記グランドパターンの前記他の一つは、前記演算処理回路ブロックを構成する電気部品の実装部分を囲むように構成され、前記グランドパターンの前記一つは、前記回路基板の外周の全部又は一部に沿って、前記回路基板の内部を囲むように構成されている。
本発明の他の態様によると、前記電子装置は、車両に搭載されて当該車両の機能の少なくとも一部を制御する電子制御装置である。

本発明の一実施形態に係る電子装置の構成を示す図である。

以下、図面を参照して、本発明の実施の形態を説明する。
図１は、本発明の一実施形態に係る電子装置の構成を示す図である。本電子装置１０は、例えば車両に搭載されて当該車両における少なくとも一つの機能制御を行う電子制御装置（ＥＣＵ）である。ただし、本実施形態に示す電子装置１０の構成は、これに限らず、広く一般の電子装置に用いることができる。

本電子装置１０は、制御回路を構成する電気部品が搭載された印刷回路基板である回路基板１００と、回路基板１００に配されたコネクタ１０２と、回路基板１００及びコネクタ１０２を収容する筐体１０４と、を有している。なお、回路基板１００は筐体１０４内に収容されているため、筐体１０４の外部から回路基板１００を視認することはできないが、図１においては、説明のため、筐体１０４の内部に収容されている部分についても実線を用いて示している。

回路基板１００は、例えば、一枚の基板の表裏に回路パターンが形成される両面基板、あるいは、複数の基板が積層された多層基板とすることができる。

筐体１０４には、その外側面にフランジ１０６、１０８、１１０が設けられている。筐体１０４及びフランジ１０６、１０８、１１０は、金属（例えばアルミニウム）等の導電性材料により構成されており、筐体１０４は、フランジ１０６、１０８、１１０により導電性の車体１１２に機械的に固定されると共に、車体１１２に対し電気的に接続される。

車体１１２には、車載発電機ＡＣＧ（オルタネータ、Alternating Current Generator）１１４のグランド端子（図示「ＧＮＤ」側の端子）が電気的に接続されている。ＡＣＧ１１４は、エンジンの回転運動により発電する発電機により構成されており、コネクタ１０２を介して電子装置１０に電力を供給している。

また、コネクタ１０２には、ケーブル１１６、１１８、１２０を介して、センサ１２２、制御対象１２４、１２６がそれぞれ接続されている。これにより、電子装置１０は、例えばセンサ１２２から得られる検知信号（センサ信号）を入力信号とし受信し、これに基づいて２つの制御対象１２４、１２６の動作を制御するための出力信号を出力する。ここで、制御対象１２４、１２６は、例えば車両を駆動するモータや、ブレーキを駆動するアクチュエータであるものとすることができる。

なお、本実施形態では、電子装置１０は、一つのセンサ１２２からの信号を入力信号として受信し、２つの制御対象１２４、１２６への出力信号を出力するものとしたが、これに限らず、電子装置１０は、任意の数の信号及び又は任意の種類の信号を入力信号として受信し及び又は出力信号として出力するものとすることができる。

回路基板１００上に構成される制御回路は、例えば、複数の回路ブロックで構成されており、回路基板１００上には、例えば、制御対象１２４を駆動するための駆動回路ブロックを構成するＭＯＳ−ＦＥＴ１３０、１３２と、制御対象１２６を駆動するための駆動回路ブロックを構成するＭＯＳ−ＦＥＴ１３４、１３６と、センサ１２２からのセンサ信号を処理してデジタル信号処理により制御対象１２４、１２６の制御量を決定するための演算処理回路ブロックを構成するＤＡＣ（Digital-to-Analog Converter）１４０、１４２、ＣＰＵ（Central Processing Unit）１４４、電源回路１４６、ＡＤＣ（Analog-to-Digital Converter）１４８と、が搭載されている。

この演算処理回路ブロックは、ＡＤＣ１４８によりセンサ１２２からのセンサ信号（アナログ信号）をデジタル信号に変換し、ＣＰＵ１４４により制御対象１２４、１２６への２つの出力信号の大きさをそれぞれデジタル値として決定し、当該決定されたデジタル値をそれぞれＤＡＣ１４０、１４２によりアナログ信号に変換して、それぞれ、上述した２つの駆動回路ブロックへ出力する。

回路基板１００上には、また、上記演算処理回路ブロックを構成するＣＰＵ１４４等の電気部品にグランド電位を与える（又は、これら電気部品のグランド電流を流し出す）ロジックグランド（ＬＧ、Logic Ground）１５０と、上記２つの駆動回路ブロックを構成するＭＯＳ−ＦＥＴ１３０、１３４等の電気部品にグランド電位を与える（又は、これら電気部品のグランド電流を流し出す）パワーグランド（ＰＧ、Power Ground）１６０と、が設けられている。

なお、図１は、回路基板１００のウラ面を見た図であるものとし、回路基板１００のウラ面に設けられたＬＧ１５０及びＰＧ１６０を実線で示し、回路基板１００のオモテ面に実装されたＭＯＳ−ＦＥＴ１３０、１３２、１３４、１３６、ＤＡＣ１４０、１４２、ＣＰＵ１４４、電源回路１４６、及びＡＤＣ１４８の各電気部品を点線で示している。また、冗長な記載及び不要な説明を避けて理解を容易にするため、図１には、回路基板１００のオモテ面（又は内層面）に設けられた、これら各電気部品とＬＧ１５０又はＰＧ１６０とのグランド接続のみを点線で示し、信号線の接続についての記載を省略している。

特に、本実施形態では、ＬＧ１５０は、当該ＬＧ１５０によりグランド電位が与えられる演算処理回路ブロックを構成する電気部品（例えば、ＤＡＣ１４０、１４２、ＣＰＵ１４４、電源回路１４６、ＡＤＣ１４８）を三方から囲むように、略Ｕ字状に構成されている。また、上記駆動回路ブロックを構成する電気部品（例えば、ＭＯＳ−ＦＥＴ１３０、１３２、１３４、１３６）は、回路基板１００上において、上記演算処理回路ブロックを構成する上記電気部品の搭載領域より上記ＬＧ１５０を挟んで外側の領域に搭載されている。さらに、ＰＧ１６０は、上記演算処理回路ブロックを構成する上記電気部品が搭載された領域、ＬＧ１５０、及び上記駆動回路ブロックを構成する電気部品が搭載された領域、の全体を三方から囲むように、回路基板１００の外周に沿って略Ｕ字状に構成されており、３つの導体板（例えば銅板）１７０、１７２、１７４により筐体１０４と電気的に接続されている。

これにより、駆動回路ブロックを構成する電気部品（ＭＯＳ−ＦＥＴ１３０等）は、これらを囲うように配されたＰＧ１６０により、外部から到来する電磁放射雑音に対してシールドされて保護されると共に、演算処理回路ブロックを構成する電気部品（ＣＰＵ１４４等）は、これらを囲うように配されたＬＧ１５０及びＰＧ１６０により、外部から到来する電磁放射雑音に対してシールドされて保護される。逆に、駆動回路ブロックを構成する電気部品（ＭＯＳ−ＦＥＴ１３０等）から放出される電磁放射雑音、及び演算処理回路ブロックを構成する電気部品（ＣＰＵ１４４等）から放出される電磁放射雑音は、筐体１０４によりシールドされるほか、それぞれＰＧ１６０、及びＬＧ１５０とＰＧ１６０と、によりそれぞれシールドされ、筐体１０４の外部への漏えいが効果的に防止される。

また、ＬＧ１５０とＰＧ１６０とは、略Ｕ字状に形成されたＬＧ１５０の２つの腕（アーム部）を接続する部分（図示右側の図示縦方向に延在する部分）と、略Ｕ字状に形成されたＰＧ１６０の２つの腕（アーム部）を接続する部分（図示右側の図示縦方向に延在する部分）と、を接続する一つの接続パターン１８０を介して互いに電気的に接続されている。

これにより、演算処理回路ブロックを構成する各電気部品（ＣＰＵ１４４等）は、接続パターン１８０を介して、略Ｕ字状に延在するＰＧ１６０の一部分においてのみグランド電位を共有するので、駆動回路ブロックを構成する電気部品（ＭＯＳ−ＦＥＴ１３０等）のグランド電流の変動によってＰＧ１６０の各部の電位が異なるものとなった場合（例えば、ＰＧ１６０が持つ僅かな電気抵抗に起因する電圧降下により、ＰＧ１６０に空間的及び又は時間的に一様でないグランド電位分布が生じた場合）でも、同一のグランド電位に基づいて正しく動作することができる。

さらに、本実施形態の電子装置１０では、ＬＧ１５０の外側（すなわち、ＬＧ１５０を挟んで、演算処理回路ブロックを構成する電気部品が実装された領域の外側）に、略Ｕ字状に構成されたＬＧ１５０の２つの腕のそれぞれに沿って並走するように、補助グランドパターン１５２、１５４が設けられており、当該補助グランドパターン１５２、１５４は、接続パターン１８０に接続されている。

これにより、演算処理回路ブロックを構成するＣＰＵ１４４等の電気部品は、これらを囲むように構成されたＬＧ１５０と、補助グランドパターン１５２、１５４とにより二重にシールドされるので、更に効果的に外来の電磁放射雑音（筐体１０４の外部から到来する電磁放射雑音、及び又は駆動回路ブロックを構成するＭＯＳ−ＦＥＴ１３０等の電気部品が放出する電磁放射雑音）から守られると共に、自身が放出する電磁放射雑音の、筐体１０４外部への漏えいや、駆動回路ブロックを構成するＭＯＳ−ＦＥＴ１３０等の動作への影響が、更に効果的に低減される。

また、補助グランドパターン１５２、１５４は接続パターン１８０に接続されているので、電磁放射雑音により補助グランドパターン１５２、１５４に誘導される雑音電流は、即座に接続パターン１８０を介してＰＧ１６０へ流れ出し、演算処理回路ブロックを構成する各電気部品のグランド電位には影響を与えない。

また、さらに、本実施形態の電子装置１０では、ＰＧ１６０より内側（すなわち、ＰＧ１６０を挟んで、回路基板１００の外周に対し内側）には、略Ｕ字状に構成されたＰＧ１６０の２つの腕のそれぞれに沿って、補助グランドパターン１６２、１６４が設けられており、当該補助グランドパターン１６２、１６４は、それぞれ、筐体１０４に接続された導体板１７０、１７２とＰＧ１６０との接続部分の近傍（すなわち、当該接続部分から所定の距離範囲内の近傍）において、ＰＧ１６０に接続されている。

これにより、駆動回路ブロックを構成するＭＯＳ−ＦＥＴ１３０等の電気部品、及び演算処理回路ブロックを構成するＣＰＵ１４４等の電気部品は、これらを囲むように構成されたＰＧ１６０と補助グランドパターン１６２、１６４とにより二重にシールドされるので、更に効果的に外来の電磁放射雑音（筐体１０４の外部から到来する電磁放射雑音）から守られると共に、これらの電気部品が放出する電磁放射雑音の、筐体１０４外部への漏えいが、更に効果的に低減される。また、補助グランドパターン１６２、１６４は、導体板１７０、１７２とＰＧ１６０との接続部分の近傍においてＰＧ１６０に接続されているので、電磁放射雑音により補助グランドパターン１６２、１６４に誘導される雑音電流は、即座に導体板１７０、１７２を介して筐体１０４へ排出され、駆動回路ブロックや演算処理回路ブロックを構成する各電気部品のグランド電位に影響を与えない。

その結果、以上の構成を有する電子装置１０は、外部から到来する電磁放射雑音の影響を効果的に低減し且つ筐体１０４外部へ放出する電磁放射雑音を効果的に低減することができると共に、電子装置１０を構成する回路ブロック間での電磁放射雑音を介した干渉も効果的に低減することができる。

なお、本実施形態では、ＰＧ１６０に並走する補助グランドパターン１６２、１６４は、筐体１０４に接続された導体板１７０、１７２とＰＧ１６０とのそれぞれの接続部の近傍においてＰＧ１６０に接続されるものとしたが、これに限らず、ＬＧ１５０に並走する補助グランドパターン１５２、１５４と同様に、接続パターン１８０に接続されるものとしてもよい。

また、本実施形態では、ＬＧ１５０及びＰＧ１６０にそれぞれ並走する補助グランドパターン１５２、１５４及び１６２、１６４の幅が、ＬＧ１５０及びＰＧ１６０より狭いものとして図示されているが（図１）、これに限らず、補助グランドパターン１５２、１５４及び１６２、１６４の幅をＬＧ１５０及びＰＧ１６０と同等又はそれ以上としてもよい。

また、本実施形態では、ＬＧ１５０及びＰＧ１６０のそれぞれに、補助グランドパターン１５２、１５４及び１６２、１６４を設けるものとしたが、これに限らず、少なくとも一つのグランドパターンに、当該グランドパターンに並走する（すなわち、当該グランドパターンに沿って且つ当該グランドパターンから所定の距離だけ離れた）補助グランパターンが設けられるものとすることができる。例えば、外来電磁放射雑音に対する耐力の低い演算処理回路ブロックを囲むＬＧ１５０にのみ補助グランドパターン１５２、１５４を設け、ＰＧ１６０には補助グランドパターン１６２、１６４を設けないものとすることができる。このような構成でも、少なくとも演算処理回路ブロックを構成するＣＰＵ１４４等の電気部品について、外来電磁放射雑音に対する耐力を向上し、及び自身が発生する電磁放射雑音についての、他の回路ブロックへの影響及び筐体外部への漏えい量を低減することができる。

また、本実施形態では、回路基板１００上において、ＬＧ１５０より回路基板１００の外側に補助グランドパターン１５２、１５４を設け、ＰＧ１６０より回路基板１００の内側に補助グランドパターン１６２、１６４を設けるものとしたが、これに限らず、少なくとも一つのグランドパターンと並走するように、少なくとも一つの補助グランドパターンが設けられていれば、電磁放射雑音の低減効果を得ることができる。例えば、ＬＧ１５０の外側に設けられた補助グランドパターン１５２、１５４に加えて、ＬＧ１５０の内側（ＬＧ１５０のパターンを挟んで補助グランドパターン１５２、１５４のそれぞれと対向する位置）にも補助グランドパターンを設けるものとすることができる。この場合、当該内側に設けた補助グランドパターンも接続パターン１８０に接続して、演算処理回路ブロックについての電磁放射雑音のシールド効果を更に高めることができる.

また、本実施形態では、電子装置１０が、センサ１２２からのセンサ信号をデジタル信号に変換して処理する演算処理回路ブロックと、制御対象１２４、１２６を駆動する駆動回路ブロックと、により構成され、回路基板１００上には、演算処理回路ブロックを構成するＣＰＵ１４４等の電気部品を囲むように配されたグランドパターンであるＬＧ１５０と、駆動回路ブロックを構成するＭＯＳ−ＦＥＴ１３０等の電気部品を囲むように配されたグランドパターンであるＰＧ１６０と、が設けられているものとしたが、電子装置１０及び回路基板１００の構成は、これには限られない。例えば、電子装置１０を、任意の機能を有する複数の回路ブロックにより構成されるものとし、それらの各回路ブロック又はそれらの回路ブロックの各グループを囲むように、少なくとも一つのグランドパターンが設けられ、それらのグランドパターンの少なくとも一つに、当該グランドパターンと並走する少なくとも一つの補助グランドパターンを設けるものとしてもよい。

また、本実施形態では、演算処理回路ブロックを構成するＣＰＵ１４４等の電気部品の実装領域を三方から囲むように略Ｕ字状のグランドパターンであるＬＧ１５０が構成され、ＬＧ１５０の外側に駆動回路ブロックを構成するＭＯＳ−ＦＥＴ１３０等の電気部品が実装され、これらの全体を三方から囲むように略Ｕ字状のグランドパターンであるＰＧ１６０が構成されるものとしたが、回路ブロックの配置及びグランドパターンの形状は、これには限られない。例えば、電子装置１０を構成する複数の回路ブロックのそれぞれを、例えば格子状に並べて構成し、当該回路ブロックのそれぞれ、又は当該回路ブロックのグループのそれぞれを囲むように（例えば矩形枠状の）少なくとも一つのグランドパターンを設け、それらグランドパターンの少なくとも一つに、当該グランドパターンと並走する少なくとも一つの補助グランドパターンを設けるものとしてもよい。

また、本実施形態では、ＬＧ１５０からグランド電位を得る演算処理回路ブロックの各電気部品が一つのグランド電位を共有して適正に動作するように、ＬＧ１５０とＰＧ１６０とが一つの接続パターン１８０でのみ電気的に接続されるものとした。ただし、ＰＧ１６０に流れる電流が当該ＰＧ１６０において有意な電圧降下を発生しない程度の大きさである場合には、ＬＧ１５０とＰＧ１６０とを複数の箇所において互いに電気的に接続するものとしてもよい。

また、本実施形態では、ＬＧ１５０は、演算処理回路ブロックを構成するＣＰＵ１４４等の電気部品の実装領域の三方を囲むように構成されるものとし、ＰＧ１６０は、回路基板１００に搭載されたＣＰＵ１４４、ＭＯＳ−ＦＥＴ１３０等の電気部品の全体を三方から囲むように、回路基板１００の外周の一部に（より具体的には、図１における回路基板１００の図示上下及び図示左方の３つの辺部分に沿って）設けられるものとしたが（図１参照）、ＬＧ１５０等のグランドパターンによる電気部品実装領域の囲み方はこれには限られない。例えば、ＬＧ１５０を、演算処理回路ブロックを構成するＣＰＵ１４４等の電気部品の実装領域の四方全部を囲むように構成しても良いし、及び又はＰＧ１６０を、回路基板１００の全周に沿って、回路基板１００の実装領域の全体を四方から囲むように構成してもよい。

また、本実施形態では、ＰＧ１６０が３つの導体板１７０、１７２、１７４により筐体１０４と電気的に接続されるものとしたが、筐体１０４とＰＧ１６０との電気的接続の態様は、これには限られない。例えば、筐体１０４が導電性のベースとカバーとで構成され、ベースとカバーとにより回路基板１００のＰＧ１６０の部分を挟み込むことで、ＰＧ１６０と筐体１０４との電気的接続が行われるものとしてもよい。

１０・・・電子装置、１００・・・回路基板、１０２・・・コネクタ、１０４・・・筐体、１０６、１０８、１１０・・・フランジ、１１２・・・車体、１１４・・・オルタネータ（ＡＣＧ）、１１６、１１８、１２０・・・ケーブル、１２２・・・センサ、１４、１２６・・・制御対象、１３０、３２、１３４、１３６・・・ＭＯＳ−ＦＥＴ、１４０、１４２・・・ＤＡＣ、１４４・・・ＣＰＵ、１４６・・・電源回路、１４８・・・ＡＤＣ、１５０・・・ＬＧ、１６０・・・ＰＧ、１５２、１５４、１６２、１６４・・・補助グランドパターン、１７０、１７２、１７４・・・導体板、１８０・・・接続パターン。

Claims

電気回路を構成する電気部品が搭載された回路基板を有する電子装置であって、
前記回路基板上には、少なくとも一つの電気部品を囲むように少なくとも一つのグランドパターンが設けられ、且つ、
前記グランドパターンの少なくとも一つと並走するように少なくとも一つの補助グランドパターンが設けられている、
電子装置。
前記電気回路は、複数の回路ブロックで構成され、
前記補助グランドパターンが並走するように設けられた前記グランドパターンの一つは、少なくともその一部が導電性の筐体に電気的に接続されており、当該一部から所定の距離の範囲内において当該補助グランドパターンと接続されている、
請求項１に記載の電子装置。
前記補助グランドパターンが並走するように設けられた前記グランドパターンの他の一つは、前記補助グランドパターンが並走するように設けられた前記グランドパターンの前記一つと、一つの接続パターンを介して電気的に接続されており、
前記グランドパターンの前記他の一つと並走するように設けられた前記補助グランドパターンは、前記接続パターンと電気的に接続されている、
請求項２に記載の電子装置。
前記グランドパターンの前記一つは、前記グランドパターンの前記他の一つの全部又は一部を囲むように構成されている、
請求項３に記載の電子装置。
前記電気回路は、デジタル信号を処理する演算処理回路ブロックと、制御対象を駆動する駆動回路ブロックと、で構成され、
前記グランドパターンの前記他の一つは、前記演算処理回路ブロックを構成する電気部品の実装部分を囲むように構成され、
前記グランドパターンの前記一つは、前記回路基板の外周の全部又は一部に沿って、前記回路基板の内部を囲むように構成されている、
請求項４に記載の電子装置。
前記電子装置は、車両に搭載されて当該車両の機能の少なくとも一部を制御する電子制御装置である、
請求項１ないし５のいずれか一項に記載の電子装置。