JP2017208609A - 出力回路 - Google Patents

Abstract

【課題】電圧又は電流の出力切り替えに起因する特性劣化を抑制する出力回路を提供する。
【解決手段】出力回路は、第１トランジスタと、第２トランジスタと、基準電圧と入力電圧との差に応じた制御電圧を出力するオペアンプと、制御信号に応じて、第１出力電圧及び第２出力電圧の出力を制御するスイッチ回路と、を備え、制御信号が第１の状態の場合、スイッチ回路が制御電圧を第１トランジスタのゲートに供給して第１トランジスタをオンにし、第１トランジスタのドレインをオペアンプと電気的に接続することにより、第１トランジスタのドレインから第１出力電圧が出力され、制御信号が第２の状態の場合、スイッチ回路が制御電圧を第２トランジスタのゲートに供給して第２トランジスタをオンにし、第２トランジスタのドレインをオペアンプと電気的に接続することにより、第２トランジスタのドレインから第２出力電圧が出力される。
【選択図】図１

Description

本発明は、出力回路に関する。

携帯電話等の移動体通信機においては、基地局へ送信する無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅するために電力増幅回路が用いられる。電力増幅回路では、増幅器にバイアス電圧又はバイアス電流を供給するためのバイアス回路が用いられる。電力増幅回路は、複数の動作モードに応じた複数の増幅器を備えることがある。このような電力増幅回路においては、動作モードに応じた増幅器を動作させるために、バイアス電圧又はバイアス電流の出力経路の制御が行われる。例えば、特許文献１には、増幅器に供給されるバイアス電圧をスイッチにより切り替えることにより、動作モードに応じた増幅器を動作させる構成が開示されている。

特開２００５−２１７５６２号公報

特許文献１に示された構成によると、当該スイッチにバイアス電流が流れる際に、当該スイッチのオン抵抗に起因する電圧降下が生じ、バイアス回路の特性が劣化するという問題がある。

本発明は、かかる事情に鑑みてなされたものであり、電圧又は電流の出力切り替えに起因する特性劣化を抑制する出力回路を提供することを目的とする。

かかる目的を達成するため、本発明の一側面に係る出力回路は、第１出力電圧又は出力電流をドレインから出力可能な第１トランジスタと、第２出力電圧又は出力電流をドレインから出力可能な第２トランジスタと、第１入力端子に供給される基準電圧と第２入力端子に供給される入力電圧との差に応じた制御電圧を出力するオペアンプと、制御信号に応じて、第１出力電圧又は出力電流、及び、第２出力電圧又は出力電流の出力を制御するスイッチ回路と、を備え、制御信号が第１の状態の場合、スイッチ回路が、制御電圧を第１トランジスタのゲートに供給して第１トランジスタをオンにし、第１トランジスタのドレインをオペアンプの第２入力端子と電気的に接続することにより、第１トランジスタのドレインから、基準電圧に応じた第１出力電圧又は出力電流が出力され、制御信号が第２の状態の場合、スイッチ回路が、制御電圧を第２トランジスタのゲートに供給して第２トランジスタをオンにし、第２トランジスタのドレインをオペアンプの第２入力端子と電気的に接続することにより、第２トランジスタのドレインから、基準電圧に応じた第２出力電圧又は出力電流が出力される。

本発明によれば、電圧又は電流の出力切り替えに起因する特性劣化を抑制する出力回路を提供することができる。

本発明の第１実施形態に係る出力回路の回路図である。 本発明の第１実施形態に係る出力回路の比較例を示す回路図である。 本発明の第２実施形態に係る出力回路の回路図である。 本発明の第３実施形態に係る出力回路の回路図である。 本発明の第４実施形態に係る出力回路の回路図である。 本発明の第５実施形態に係る出力回路の回路図である。 本発明の第６実施形態に係る出力回路の回路図である。 本発明の第１実施形態に係る出力回路の適用例を示す図である。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
＝＝第１実施形態＝＝

図１は、本発明の出力回路の一例である出力回路１００Ａを示す図である。出力回路１００Ａは、所定の基準電圧Ｖｒｅｆに基づき、目的レベルの出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を出力する。出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、例えば、２つの電力増幅器（不図示）の各々に供給されるバイアス電圧として用いられる。

図１に示すように、出力回路１００Ａは、オペアンプＯＰ、スイッチ回路１０、及びＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（ＭＰ１，ＭＰ２）を備える。

オペアンプＯＰは、反転入力端子（第１入力端子）に基準電圧Ｖｒｅｆが供給され、非反転入力端子（第２入力端子）にＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧Ｖｄ１，Ｖｄ２のうちいずれか一方の電圧（入力電圧）が供給され、出力端子から制御電圧Ｖｃｏｎｔを出力する。オペアンプＯＰのイマジナリショートの効果により、オペアンプＯＰは、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレイン電圧Ｖｄ１，Ｖｄ２が基準電圧Ｖｒｅｆと同電位となるように制御電圧Ｖｃｏｎｔを制御する。なお、基準電圧Ｖｒｅｆは、例えば、バンドギャップ・リファレンス回路（不図示）を用いて生成することができる。

ＰチャネルＭＯＳＦＥＴ（ＭＰ１）（第１トランジスタ）は、ソースに電源電圧Ｖｄｄが供給され、ゲートに制御電圧Ｖｃｏｎｔが供給され、ドレインから出力電圧Ｖｏｕｔ１（第１出力電圧）を出力する。ＰチャネルＭＯＳＦＥＴ（ＭＰ１）は、ゲート電圧（＝制御電圧Ｖｃｏｎｔ）とソース電圧（＝電源電圧Ｖｄｄ）との差であるゲート・ソース間電圧に応じてソースからドレインに電流を流し、ドレイン電圧Ｖｄ１を出力する。

同様に、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）（第２トランジスタ）は、ソースに電源電圧Ｖｄｄが供給され、ゲートに制御電圧Ｖｃｏｎｔが供給され、ドレインから出力電圧Ｖｏｕｔ２（第２出力電圧）を出力する。ＰチャネルＭＯＳＦＥＴ（ＭＰ２）は、ゲート電圧（＝制御電圧Ｖｃｏｎｔ）とソース電圧（＝電源電圧Ｖｄｄ）との差であるゲート・ソース間電圧に応じてソースからドレインに電流を流し、ドレイン電圧Ｖｄ２を出力する。

スイッチ回路１０は、回路の外部から供給される制御信号Ｓｃｏｎｔに応じて各スイッチが動作することで、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を切り替える。スイッチ回路１０は、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を備える。なお、以下の説明において、制御信号Ｓｃｏｎｔは、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のオン及びオフについて、１がオン、０がオフの状態を示していることとする。

スイッチＳＷ１（第１スイッチ）は、一端がオペアンプＯＰの出力端子に接続され、他端がＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のいずれか一方のゲートに接続されるように動作する。具体的には、制御信号Ｓｃｏｎｔが第１の状態（例えば、（ＭＰ１，ＭＰ２）＝（１，０））の場合は、スイッチＳＷ１の他端がＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートに接続され、制御信号Ｓｃｏｎｔが第２の状態（例えば、（ＭＰ１，ＭＰ２）＝（０，１））の場合は、スイッチＳＷ１の他端がＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲートに接続される。これにより、オペアンプＯＰが出力する制御電圧Ｖｃｏｎｔを、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のいずれか一方のゲートに供給することができる。

スイッチＳＷ２（第２スイッチ）は、一端がオペアンプＯＰの非反転入力端子に接続され、他端がＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のいずれか一方のドレインに接続されるように動作する。具体的には、制御信号Ｓｃｏｎｔが第１の状態（例えば、（ＭＰ１，ＭＰ２）＝（１，０））の場合は、スイッチＳＷ２の他端がＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレインに接続され、制御信号Ｓｃｏｎｔが第２の状態（例えば、（ＭＰ１，ＭＰ２）＝（０，１））の場合は、スイッチＳＷ２の他端がＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレインに接続される。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のいずれか一方のドレイン電圧Ｖｄ１，Ｖｄ２をオペアンプＯＰの非反転入力端子に供給することができ、オペアンプＯＰ及びＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）により、負帰還回路が構成される。

スイッチＳＷ３（第３スイッチ），ＳＷ４（第４スイッチ）は、それぞれ、制御信号Ｓｃｏｎｔに応じて、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲートと電源電圧との間を接続又は開放し、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のオン及びオフを切り替える。具体的には、制御信号Ｓｃｏｎｔが第１の状態（例えば、（ＭＰ１，ＭＰ２）＝（１，０））の場合は、スイッチＳＷ４がオンとなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート電圧が電源電圧Ｖｄｄ（第２電圧）に維持される。また、スイッチＳＷ３がオフとなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧がオペアンプＯＰによって制御可能な状態となる。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）はオフに維持されつつＰチャネルＭＯＳＦＥＴ（ＭＰ１）はオンとなり、ゲート・ソース間電圧に応じた電流が流れる。一方、制御信号Ｓｃｏｎｔが第２の状態（例えば、（ＭＰ１，ＭＰ２）＝（０，１））の場合は、スイッチＳＷ３がオンとなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート電圧が電源電圧Ｖｄｄ（第１電圧）に維持される。また、スイッチＳＷ４がオフとなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲート電圧がオペアンプＯＰによって制御可能な状態となる。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）はオフに維持されつつＰチャネルＭＯＳＦＥＴ（ＭＰ１）はオンとなり、ゲート・ソース間電圧に応じた電流が流れる。

上述のスイッチ回路１０により、例えば、制御信号Ｓｃｏｎｔが第１の状態である場合、スイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４）＝（ＭＰ１側，ＭＰ１側，オフ，オン）となり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）＝（オン，オフ）となる（図１参照）。一方、制御信号Ｓｃｏｎｔが第２の状態である場合、スイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４）＝（ＭＰ２側，ＭＰ２側，オン，オフ）となり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）＝（オフ，オン）となる。従って、出力回路１００Ａは、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２のいずれか一方の電圧を選択的に出力することができる。これにより、例えば、移動体通信機において、入力信号の信号レベルに応じて増幅モード（ローパワーモード又はハイパワーモード等）を切り替える電力増幅回路に出力回路１００Ａを適用すると、複数の電力増幅器のうちいずれかの電力増幅器に選択的にバイアス電圧を供給することができる。なお、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、例えば、ＭＯＳＦＥＴやヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを用いて構成することができる。

次に、図２を参照しつつ、出力回路１００Ａの比較例である、出力電圧を切り替え可能な他の回路図について説明する。

図２は、本発明の第１実施形態に係る出力回路１００Ａの比較例を示す回路図である。比較例は、出力回路１００Ａと比較して、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）及びスイッチＳＷ１，ＳＷ２，ＳＷ４を備えず、代わりに、スイッチＳＷａ，ＳＷｂを備える。

図２に示す比較例においては、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）がオペアンプＯＰと負帰還回路を構成する。そして、スイッチＳＷａ，ＳＷｂの相補的なオンオフによって、出力電圧Ｖｏｕｔ１又は出力電圧Ｖｏｕｔ２が出力される。

ここで、例えば、スイッチＳＷａ，ＳＷｂをトランジスタにより構成し、スイッチＳＷａ，ＳＷｂのオン抵抗がｒａ，ｒｂである場合、スイッチＳＷａ，ＳＷｂがオンとなるときに電流Ｉａ，Ｉｂが流れ、ｒａ×Ｉａ、ｒｂ×Ｉｂの電圧降下が生じる。従って、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、Ｖｏｕｔ１＝Ｖｄ１−ｒａ×Ｉａ、Ｖｏｕｔ２＝Ｖｄ１−ｒｂ×Ｉｂとなり、電圧Ｖｄ１より低い電圧となる。

一方、図１に示す出力回路１００Ａによれば、図２に示すＳＷａ，ＳＷｂを用いずに出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の切り替えを行うことができる。具体的には、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレインが、スイッチ等を通じずに出力端子と直接接続され、ドレイン電圧Ｖｄ１，Ｖｄ２を直接出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２として出力することができる。そのため、図２に示す比較例に比べ、スイッチＳＷａ，ＳＷｂの内部抵抗による電圧降下、及び当該電圧降下による出力電圧の低下が抑制され、出力回路の特性の劣化が抑制される。また、電圧降下を考慮する必要がないため、設計が容易となる。

また、図２に示す比較例においては、スイッチＳＷａ，ＳＷｂにＰチャネルＭＯＳＦＥＴ（ＭＰ１）の出力電流が流れる。この出力電流は、図１に示すスイッチＳＷ１，ＳＷ２経由でＰチャネルＭＯＳＦＥＴ（ＭＰ１）とオペアンプＯＰとの間に流れる電流より遥かに大きいため、スイッチＳＷａ，ＳＷｂとして、スイッチＳＷ１，ＳＷ２よりも素子サイズが大きいトランジスタ（例えば、図１に示すスイッチＳＷ１，ＳＷ２の素子サイズの数十〜数百倍程度）を用いる必要がある。従って、比較例においては、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）、スイッチＳＷａ，ＳＷｂの３つの素子について素子サイズの比較的大きなトランジスタを用いる必要があり、回路面積の増大を招く。

一方、図１に示す出力回路１００Ａによれば、電流を流す素子はＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）の２つである。また、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４をトランジスタにより構成するとしても、これらのスイッチに流れる電流は微小であるため、素子サイズが比較的小さな（例えば、最小サイズの）トランジスタによって構成することができる。従って、出力回路１００Ａは、図２に示す比較例と比べて、スイッチの個数が増加するとしても、回路全体として回路面積を削減することができる。

なお、出力回路１００Ａにおいては、ＰチャネルＭＯＳＦＥＴの数を２つとしたが、ＰチャネルＭＯＳＦＥＴの数は２つに限られず、３つ以上でもよい。その場合、ＰチャネルＭＯＳＦＥＴの数に応じて、出力電圧の数を増やすことができる。
＝＝第２実施形態＝＝

図３は、本発明の出力回路の他の一例である出力回路１００Ｂを示す図である。なお、出力回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

出力回路１００Ｂは、図１に示す出力回路１００Ａの構成と比較して、抵抗素子Ｒ１，Ｒ２をさらに備える点を除き、同等である。

抵抗素子Ｒ１（第１抵抗素子）は、一端がオペアンプＯＰの非反転入力端子に接続され、他端がスイッチＳＷ２の一端に接続される。

抵抗素子Ｒ２（第２抵抗素子）は、一端が抵抗素子Ｒ１の一端に接続され、他端が接地される。

出力回路１００Ｂでは、例えば、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）＝（オン，オフ）の場合は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレイン電圧Ｖｄ１を、抵抗素子Ｒ１，Ｒ２の抵抗値に応じて分圧した電圧Ｖｒｅｆ１がオペアンプＯＰの非反転入力端子に供給される（図３参照）。具体的には、スイッチＳＷ２のオン抵抗をｒｓ２、抵抗素子Ｒ１の抵抗値をｒ１、抵抗素子Ｒ２の抵抗値をｒ２とすると、電圧Ｖｄ１＝（（ｒｓ２＋ｒ１＋ｒ２）／ｒ２）×Ｖｒｅｆ１となる。オペアンプＯＰのイマジナリショートの効果により、Ｖｒｅｆ＝Ｖｒｅｆ１となるようにオペアンプＯＰが動作するため、出力回路１００Ｂにおいては、出力電圧Ｖｏｕｔ１＝（（ｒｓ２＋ｒ１＋ｒ２）／ｒ２）×Ｖｒｅｆとなる。なお、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）＝（オフ，オン）の場合については、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）＝（オン，オフ）の場合と同様であるため、詳細な説明は省略する。このような構成においても、出力回路１００Ａと同様の効果を得ることができる。また、抵抗素子Ｒ１，Ｒ２の抵抗値を調整することにより、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を調整することができる。
＝＝第３実施形態＝＝

図４は、本発明の出力回路の他の一例である出力回路１００Ｃを示す図である。なお、出力回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

出力回路１００Ｃは、図３に示す出力回路１００Ｂの構成と比較して、抵抗素子Ｒ１，Ｒ２の代わりに抵抗素子Ｒ３〜Ｒ６を備える点を除き、同等である。

抵抗素子Ｒ３（第３抵抗素子）は、一端がスイッチＳＷ２の他端のＰチャネルＭＯＳＦＥＴ（ＭＰ１）側に接続され、他端がＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレインに接続される。

抵抗素子Ｒ４（第４抵抗素子）は、一端が抵抗素子Ｒ３の一端に接続され、他端が接地される。

抵抗素子Ｒ５（第５抵抗素子）は、一端がスイッチＳＷ２の他端のＰチャネルＭＯＳＦＥＴ（ＭＰ２）側に接続され、他端がＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレインに接続される。

抵抗素子Ｒ６（第６抵抗素子）は、一端が抵抗素子Ｒ５の一端に接続され、他端が接地される。

図４に示す出力回路１００Ｃは、抵抗素子Ｒ３，Ｒ４及び抵抗素子Ｒ５，Ｒ６の配置が、図３に示す出力回路１００Ｂの抵抗素子Ｒ１，Ｒ２と異なる。具体的には、出力回路１００Ｂにおいては、抵抗素子Ｒ１がスイッチＳＷ２とオペアンプＯＰとの間に配置されるが、出力回路１００Ｃにおいては、抵抗素子Ｒ３，Ｒ５が、それぞれ、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレインとスイッチＳＷ２との間に設置される。これにより、抵抗素子Ｒ３の抵抗値をｒ３、抵抗素子Ｒ４の抵抗値をｒ４とすると、電圧Ｖｄ１＝（（ｒ３＋ｒ４）／ｒ４）×Ｖｒｅｆ２となる。従って、スイッチＳＷ２のオン抵抗の抵抗値に依存せずに電圧Ｖｒｅｆ２が決定されるため、設計が容易となる。なお、電圧Ｖｒｅｆ３については、電圧Ｖｒｅｆ２と同様であるため、詳細な説明は省略する。

このような構成においても、出力回路１００Ａと同様の効果を得ることができる。また、出力回路１００Ｂと比較して、設計が容易となる。
＝＝第４実施形態＝＝

図５は、本発明の出力回路の他の一例である出力回路１００Ｄを示す図である。なお、出力回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

出力回路１００Ｄは、図１に示す出力回路１００Ａの構成に加えて、負荷２０，２２、及びＰチャネルＭＯＳＦＥＴ（ＭＰ３）をさらに備え、スイッチ回路１０の代わりにスイッチ回路１２を備える点を除き、同等である。

負荷２０（第１負荷）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレインと接地との間に接続され、ＰチャネルＭＯＳＦＥＴ（ＭＰ１）のドレインに基準電圧Ｖｒｅｆに応じた電流Ｉｒｅｆ１を流す。本実施形態においては、負荷２０は、例えば、直列接続された抵抗素子Ｒ７（第７抵抗素子）、及びダイオードＤ１により構成することができる。ここで、抵抗素子Ｒ７の抵抗値をｒ７、ダイオードＤ１のアノード電圧をＶＤとすると、電流Ｉｒｅｆ１は、Ｉｒｅｆ１＝（Ｖｄ１−ＶＤ）／ｒ７となる。なお、電流Ｉｒｅｆ１は、ダイオードＤ１のアノード電圧ＶＤの温度特性により変化する。

負荷２２（第２負荷）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレインと接地との間に接続され、ＰチャネルＭＯＳＦＥＴ（ＭＰ２）のドレインに基準電圧Ｖｒｅｆに応じた電流Ｉｒｅｆ２を流す。本実施形態においては、負荷２２は、例えば、抵抗素子Ｒ８（第８抵抗素子）により構成することができる。ここで、抵抗素子Ｒ８の抵抗値をｒ８とすると、電流Ｉｒｅｆ２は、Ｉｒｅｆ２＝Ｖｄ２／ｒ８となる。

なお、負荷２０，２２の構成要素についてはこれらに限られず、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレインに所定の電流が流れる負荷であればよい。

スイッチ回路１２は、スイッチ回路１０の構成に加えて、スイッチＳＷ５をさらに備える。スイッチＳＷ５（第５スイッチ）は、一端がＰチャネルＭＯＳＦＥＴ（ＭＰ３）のゲートに接続され、他端がＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲート又はＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲートに接続される。スイッチＳＷ５は、外部から供給される制御信号Ｓｃｏｎｔに応じて、制御信号Ｓｃｏｎｔが第１の状態（例えば、（ＭＰ１，ＭＰ２）＝（１，０））の場合は、スイッチＳＷ５の他端をＰチャネルＭＯＳＦＥＴ（ＭＰ１）のゲートに接続し、制御信号Ｓｃｏｎｔが第２の状態（例えば、（ＭＰ１，ＭＰ２）＝（０，１））の場合は、スイッチＳＷ５の他端をＰチャネルＭＯＳＦＥＴ（ＭＰ２）のゲートに接続する。

ＰチャネルＭＯＳＦＥＴ（ＭＰ３）（第３トランジスタ）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）と電流ミラー接続される。具体的には、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）は、ソースに電源電圧Ｖｄｄが供給され、ゲートにＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲート電圧が供給され、ドレインから出力電流Ｉｏｕｔ（第３出力電流）を出力する。これにより、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）のドレインに流れる出力電流Ｉｏｕｔは、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）とＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）とのサイズ比に応じた電流量となる。例えば、ＰチャネルＭＯＳＦＥＴ（ＭＰ３）は、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）と同じ電流密度とすることができ、その場合、Ｉｏｕｔ＝Ｉｒｅｆ１又はＩｏｕｔ＝Ｉｒｅｆ２となる。

このような構成においても、出力回路１００Ａと同様に、スイッチの挿入による出力回路の特性の劣化を抑制しつつ、出力電流Ｉｏｕｔの切り替えを行うことができる。

また、出力回路１００Ｄは、例えば、マルチモード（例えば、２Ｇ（第２世代移動通信システム）及び３Ｇ（第３世代移動通信システム））に対応する移動体通信機において、出力電流Ｉｏｕｔを当該移動体通信機の電力増幅器に提供する場合、適用するモードに応じて出力電流Ｉｏｕｔを切り替えることができる。具体的には、一方のモード適用時はＰチャネルＭＯＳＦＥＴ（ＭＰ１）をオンとして、電流Ｉｒｅｆ１に応じた出力電流Ｉｏｕｔを出力し、他方のモード適用時はＰチャネルＭＯＳＦＥＴ（ＭＰ２）をオンとして、電流Ｉｒｅｆ２に応じた出力電流Ｉｏｕｔを出力することができる。これにより、例えば、適用するモードにより異なる特性（例えば、温度特性の考慮の有無等）を選択することができる。

なお、出力回路１００Ｄにおいては、電流ミラー接続されるＰチャネルＭＯＳＦＥＴの数を１つとしたが、当該ＰチャネルＭＯＳＦＥＴの数は１つに限られず、２つ以上のＰチャネルＭＯＳＦＥＴを並列接続してもよい。
＝＝第５実施形態＝＝

図６は、本発明の出力回路の他の一例である出力回路１００Ｅを示す図である。なお、出力回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

出力回路１００Ｅは、図１に示す出力回路１００Ａの構成と比較して、スイッチ回路１０の代わりに、スイッチ回路１４を備える点を除き、同等である。スイッチ回路１４は、スイッチ回路１０におけるスイッチＳＷ１，ＳＷ２の代わりに、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂを備える。

スイッチＳＷ１ａ，ＳＷ１ｂ（第１スイッチ）は、いずれも一端がオペアンプＯＰの出力端子に接続され、他端が、それぞれ、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のゲートに接続されるように動作する。具体的には、制御信号Ｓｃｏｎｔが第１の状態（例えば、（ＭＰ１，ＭＰ２）＝（１，０））の場合は、スイッチＳＷ１ａのみがオンとなり、制御信号Ｓｃｏｎｔが第２の状態（例えば、（ＭＰ１，ＭＰ２）＝（０，１））の場合は、スイッチＳＷ１ｂのみがオンとなり、制御信号Ｓｃｏｎｔが第３の状態（例えば、（ＭＰ１，ＭＰ２）＝（１，１））の場合は、スイッチＳＷ１ａ，ＳＷ１ｂの双方がオンとなる。

スイッチＳＷ２ａ，ＳＷ２ｂ（第２スイッチ）は、いずれも一端がオペアンプＯＰの非反転入力端子に接続され、他端が、各々、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレインに接続されるように動作する。具体的には、制御信号Ｓｃｏｎｔが第１の状態（例えば、（ＭＰ１，ＭＰ２）＝（１，０））の場合は、スイッチＳＷ２ａのみがオンとなり、制御信号Ｓｃｏｎｔが第２の状態（例えば、（ＭＰ１，ＭＰ２）＝（０，１））の場合は、スイッチＳＷ２ｂのみがオンとなり、制御信号Ｓｃｏｎｔが第３の状態（例えば、（ＭＰ１，ＭＰ２）＝（１，１））の場合は、スイッチＳＷ２ａ，ＳＷ２ｂの双方がオンとなる。

このような構成においても、出力回路１００Ａと同様の効果を得ることができる。

また、出力回路１００Ｅは、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂが同時にオンとなり、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）が同時にオンとなり得る点において、図１に示す出力回路１００Ａと異なっている（図６参照）。これにより、出力回路１００Ｅによれば、例えば、キャリアアグリゲーションに対応した移動体通信機において、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を同時に複数の電力増幅器に提供することができる。
＝＝第６実施形態＝＝

図７は、本発明の出力回路の他の一例である出力回路１００Ｆを示す図である。なお、出力回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

出力回路１００Ｆは、図１に示す出力回路１００Ａの構成と比較して、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）の代わりにＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）を備え、スイッチ回路１０の代わりにスイッチ回路１６を備える点を除き、同等である。

ＮチャネルＭＯＳＦＥＴ（ＭＮ１）（第１トランジスタ）は、ソースが接地に接続され、ゲートに制御電圧Ｖｃｏｎｔが供給され、ドレインから出力電圧Ｖｏｕｔ１を出力する。ＮチャネルＭＯＳＦＥＴ（ＭＮ１）は、ゲート電圧（制御電圧Ｖｃｏｎｔ）とソース電圧（接地電位）との差であるゲート・ソース間電圧に応じてドレインからソースに電流を流し、ドレイン電圧Ｖｄ１を出力する。

同様に、ＮチャネルＭＯＳＦＥＴ（ＭＮ２）（第２トランジスタ）は、ソースが接地に接続され、ゲートに制御電圧Ｖｃｏｎｔが供給され、ドレインから出力電圧Ｖｏｕｔ２を出力する。ＮチャネルＭＯＳＦＥＴ（ＭＮ２）は、ゲート電圧（制御電圧Ｖｃｏｎｔ）とソース電圧（接地電位）との差であるゲート・ソース間電圧に応じてドレインからソースに電流を流し、ドレイン電圧Ｖｄ２を出力する。

オペアンプＯＰは、非反転入力端子（第１入力端子）に基準電圧Ｖｒｅｆが供給され、反転入力端子（第２入力端子）に、ＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）のドレイン電圧Ｖｄ１，Ｖｄ２のうちいずれか一方の電圧が供給され、出力端子から制御電圧Ｖｃｏｎｔを出力する。

スイッチ回路１６は、スイッチ回路１０におけるスイッチＳＷ３，ＳＷ４の代わりに、スイッチＳＷ３ａ，ＳＷ４ａを備える。

スイッチＳＷ３ａ（第３スイッチ），ＳＷ４ａ（第４スイッチ）は、それぞれ、制御信号Ｓｃｏｎｔに応じて、ＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）のゲートと接地との間を接続又は開放し、ＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）のオン及びオフを制御する。スイッチＳＷ３ａ，ＳＷ４ａの具体的な動作については、図１に示すスイッチＳＷ３，ＳＷ４と同様であるため、詳細な説明は省略する。

このような構成においても、出力回路１００Ａと同様の効果を得ることができ、ＮチャネルＭＯＳＦＥＴのみを用いて出力回路を構成することができる。
＝＝適用例＝＝

図８は、本発明の第１実施形態に係る出力回路の適用例を示す図である。なお、出力回路１００Ａと同一の要素には同一の符号を付して説明を省略する。

図８に示されるように、出力回路１００Ａは、電力増幅器ＰＡ１，ＰＡ２のバイアス電圧出力回路として適用し得る。電力増幅器ＰＡ１，ＰＡ２は、例えば、携帯電話等の移動体通信機においてＲＦ信号の電力を増幅する増幅器であってもよい。例えば、電力増幅器ＰＡ１はＲＦ信号ＲＦｉｎ１を増幅したＲＦ信号ＲＦｏｕｔ１を出力し、電力増幅器ＰＡ２はＲＦ信号ＲＦｉｎ２を増幅したＲＦ信号ＲＦｏｕｔ２を出力する。出力回路１００Ａから出力される出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、各々、電力増幅器ＰＡ１，ＰＡ２に供給され、当該電力増幅器ＰＡ１，ＰＡ２のバイアス電圧として用いられる。出力回路１００Ａが備えるスイッチＳＷ１〜ＳＷ４を切り替えることにより、動作させる電力増幅器ＰＡ１，ＰＡ２を切り替えてもよい。また、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２のレベルに応じて電力増幅器ＰＡ１，ＰＡ２のゲイン特性が制御されてもよい。

なお、出力回路１００Ｂ〜１００Ｆについても出力回路１００Ａと同様に、電力増幅器に接続し、バイアス電圧又は電流出力回路として適用してもよい。また、出力電圧や出力電流が供給される回路は電力増幅器に限らず、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）等の他の増幅器であってもよい。

以上、本発明の例示的な実施形態について説明した。出力回路１００Ａ〜１００Ｆは、複数のＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）又はＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）について、一方のＭＯＳＦＥＴのゲートとオペアンプの出力端子との接続を切り替えるスイッチＳＷ１、一方のＭＯＳＦＥＴのドレインとオペアンプの入力端子との接続を切り替えるスイッチＳＷ２、及びＭＯＳＦＥＴのオン及びオフを切り替えるスイッチＳＷ３（ＳＷ３ａ），ＳＷ４（ＳＷ４ａ）を備える。これにより、出力電圧又は電流の切り替えに起因する特性劣化を抑制しつつ、所定レベルの電圧又は電流を複数の経路に切り替えて出力することができる。

また、図６に示したように、出力回路１００Ｅは、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）を同時にオンとするスイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂをさらに備える。これにより、複数経路について同時に出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を出力することができる。

また、図３に示したように、出力回路１００Ｂは、スイッチＳＷ２とオペアンプＯＰの入力端子との間に接続された抵抗素子Ｒ１と、抵抗素子Ｒ１とオペアンプＯＰとの接続点に一端が接続され他端が接地される抵抗素子Ｒ２とを備える。これにより、抵抗素子Ｒ１，Ｒ２の抵抗値を調整することにより、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を調整することができる。

また、図４に示したように、出力回路１００Ｃは、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）のドレインとスイッチＳＷ２との間に接続された抵抗素子Ｒ３，Ｒ５と、抵抗素子Ｒ３，Ｒ５とスイッチＳＷ２との接続点に一端が接続され他端が接地される抵抗素子Ｒ４，Ｒ６とを備える。これにより、抵抗素子Ｒ３，Ｒ４の抵抗値を調整することにより、出力電圧Ｖｏｕｔ１を調整することができる。また、抵抗素子Ｒ５，Ｒ６の抵抗値を調整することにより、出力電圧Ｖｏｕｔ２を調整することができる。

また、図５に示したように、出力回路１００Ｄは、ＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）と電流ミラー接続されたＰチャネルＭＯＳＦＥＴ（ＭＰ３）、スイッチＳＷ５、及び負荷２０，２２をさらに備える。これにより、出力電流Ｉｏｕｔの特性を切り替えることができる。

また、図５に示したように、負荷２０，２２は、例えば、抵抗素子Ｒ７，Ｒ８及びダイオードＤ１により構成することができる。

なお、出力回路１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｆにおいても、出力回路１００Ｅと同様に、スイッチ回路１４を適宜適用してＰチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）又はＮチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）が同時にオンとなるように構成してもよい。

また、出力回路１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅにおいても、出力回路１００Ｆと同様に、ＰチャネルＭＯＳＦＥＴの代わりにＮチャネルＭＯＳＦＥＴを適宜用いて構成してもよい。

以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ 出力回路
１０，１２，１４，１６ スイッチ回路
２０，２２ 負荷
ＭＰ１、ＭＰ２、ＭＰ３ ＰチャネルＭＯＳＦＥＴ
ＭＮ１、ＭＮ２ ＮチャネルＭＯＳＦＥＴ
ＯＰ オペアンプ
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷａ，ＳＷｂ，ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ａ，ＳＷ４ａ スイッチ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８ 抵抗素子
Ｄ１ ダイオード
ＰＡ１，ＰＡ２ 電力増幅器

Claims (7)

1. 第１出力電圧又は出力電流をドレインから出力可能な第１トランジスタと、
   第２出力電圧又は出力電流をドレインから出力可能な第２トランジスタと、
   第１入力端子に供給される基準電圧と第２入力端子に供給される入力電圧との差に応じた制御電圧を出力するオペアンプと、
   制御信号に応じて、前記第１出力電圧又は出力電流、及び、前記第２出力電圧又は出力電流の出力を制御するスイッチ回路と、
   を備え、
   前記制御信号が第１の状態の場合、前記スイッチ回路が、前記制御電圧を前記第１トランジスタのゲートに供給して前記第１トランジスタをオンにし、前記第１トランジスタのドレインを前記オペアンプの前記第２入力端子と電気的に接続することにより、前記第１トランジスタのドレインから、前記基準電圧に応じた前記第１出力電圧又は出力電流が出力され、
   前記制御信号が第２の状態の場合、前記スイッチ回路が、前記制御電圧を前記第２トランジスタのゲートに供給して前記第２トランジスタをオンにし、前記第２トランジスタのドレインを前記オペアンプの前記第２入力端子と電気的に接続することにより、前記第２トランジスタのドレインから、前記基準電圧に応じた前記第２出力電圧又は出力電流が出力される、
   出力回路。
2. 請求項１に記載の出力回路であって、
   前記スイッチ回路は、
   前記制御信号が前記第１の状態の場合、前記制御電圧を前記第１トランジスタのゲートに供給し、前記制御信号が前記第２の状態の場合、前記制御電圧を前記第２トランジスタのゲートに供給する第１スイッチと、
   前記制御信号が前記第１の状態の場合、前記第１トランジスタのドレインを前記オペアンプの前記第２入力端子と電気的に接続し、前記制御信号が第２の状態の場合、前記第２トランジスタのドレインを前記オペアンプの前記第２入力端子と電気的に接続する第２スイッチと、
   前記制御信号が前記第２の状態の場合、前記第１トランジスタをオフとするための第１電圧を前記第１トランジスタのゲートに供給し、前記制御信号が前記第１の状態の場合、前記第１電圧の前記第１トランジスタのゲートへの供給を停止する、第３スイッチと、
   前記制御信号が前記第１の状態の場合、前記第２トランジスタをオフとするための第２電圧を前記第２トランジスタのゲートに供給し、前記制御信号が前記第２の状態の場合、前記第２電圧の前記第２トランジスタのゲートへの供給を停止する第４スイッチと、をさらに備える、
   出力回路。
3. 請求項２に記載の出力回路であって、
   前記制御信号が第３の状態の場合、前記スイッチ回路が、前記制御電圧を前記第１及び第２トランジスタのゲートに供給して前記第１及び第２トランジスタをオンにし、前記第１及び第２トランジスタのドレインを前記オペアンプの前記第２入力端子と電気的に接続することにより、前記第１及び第２トランジスタのドレインから、前記基準電圧に応じた前記第１出力電圧又は出力電流及び前記第２出力電圧又は出力電流が出力され、
   前記第１スイッチは、前記制御信号が前記第３の状態の場合、前記制御電圧を前記第１及び第２トランジスタのゲートに供給し、
   前記第２スイッチは、前記制御信号が前記第３の状態の場合、前記第１及び第２トランジスタのドレインを前記オペアンプの前記第２入力端子と電気的に接続し、
   前記第３スイッチは、前記制御信号が前記第３の状態の場合、前記第１電圧の前記第１トランジスタのゲートへの供給を停止し、
   前記第４スイッチは、前記制御信号が前記第３の状態の場合、前記第２電圧の前記第２トランジスタのゲートへの供給を停止する、
   出力回路。
4. 請求項２又は３に記載の出力回路であって、
   前記オペアンプの前記第２入力端子と前記第２スイッチとの間に電気的に接続された第１抵抗素子と、
   一端が前記第１抵抗素子と前記オペアンプの前記第２入力端子との接続点に接続され、他端が接地される第２抵抗素子と、をさらに備える、
   出力回路。
5. 請求項２又は３に記載の出力回路であって、
   前記第１トランジスタのドレインと前記第２スイッチとの間に電気的に接続された第３抵抗素子と、
   一端が前記第３抵抗素子と前記第２スイッチとの接続点に接続され、他端が接地される第４抵抗素子と、
   前記第２トランジスタのドレインと前記第２スイッチとの間に電気的に接続された第５抵抗素子と、
   一端が前記第５抵抗素子と前記第２スイッチとの接続点に接続され、他端が接地される第６抵抗素子と、をさらに備える、
   出力回路。
6. 請求項２に記載の出力回路であって、
   前記第１トランジスタのドレインと接地との間に電気的に接続された第１負荷と、
   前記第２トランジスタのドレインと接地との間に電気的に接続された第２負荷と、
   第３出力電流をドレインから出力可能な第３トランジスタと、をさらに備え、
   前記スイッチ回路は、
   前記制御信号が前記第１の状態の場合、前記第１トランジスタのゲート電圧を前記第３トランジスタのゲートに供給し、前記制御信号が前記第２の状態の場合、前記第２トランジスタのゲート電圧を前記第３トランジスタのゲートに供給する第５スイッチをさらに備え、
   前記第３トランジスタのドレインから、前記基準電圧に応じた前記第３出力電流が出力される、
   出力回路。
7. 請求項６に記載の出力回路であって、
   前記第１負荷は、直列接続された第７抵抗素子とダイオードとを備え、
   前記第２負荷は、第８抵抗素子を備える、
   出力回路。

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