JP2009025044A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009025044A
JP2009025044A JP2007186119A JP2007186119A JP2009025044A JP 2009025044 A JP2009025044 A JP 2009025044A JP 2007186119 A JP2007186119 A JP 2007186119A JP 2007186119 A JP2007186119 A JP 2007186119A JP 2009025044 A JP2009025044 A JP 2009025044A
Authority
JP
Japan
Prior art keywords
output
bonding
pmos transistor
external terminal
bonding wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007186119A
Other languages
English (en)
Inventor
Masayuki Koizumi
正幸 小泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007186119A priority Critical patent/JP2009025044A/ja
Publication of JP2009025044A publication Critical patent/JP2009025044A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】複数のボンディングワイヤが接続される外部端子のワイヤー断線不良を電気的特性のバラツキの影響を受けずに検出することのできる半導体装置を提供する。
【解決手段】半導体装置１は、ボンディングパッドＰ１１、Ｐ１２がボンディングワイヤＷ１１、Ｗ１２で外部端子Ｔ１に接続され、ボンディングパッドＰ２１、Ｐ２２がボンディングワイヤＷ２１、Ｗ２２で外部端子Ｔ２に接続され、ボンディングパッドＰ１１、Ｐ２１間にはＰＭＯＳトランジスタＭ１が接続され、ボンディングパッドＰ１２、Ｐ２２間にはＰＭＯＳトランジスタＭ２が接続されている。このＰＭＯＳトランジスタＭ１、Ｍ２のゲート電極には、ＰＭＯＳトランジスタＭ１、Ｍ２を制御するＯＰアンプＯＰ１の出力信号の伝達／遮断を制御するスイッチＳＷ１、ＳＷ２が、それぞれ接続されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に１つの外部端子に複数のボンディングワイヤが接続される半導体装置に関する。
電圧レギュレータなどの大電流駆動回路を内蔵する半導体装置では、大電流駆動回路に接続される外部端子の中に大電流の入力電流あるいは出力電流が流れる外部端子がある。このような大電流の流れる外部端子をボンディングワイヤによりチップ内のボンディングパッドに接続するとき、ボンディングワイヤの電流容量の制約により、１つの外部端子に複数のボンディングワイヤを接続することが行われる。
このような半導体装置では、製造工程中に、ボンディングワイヤの断線等の接続不良が生じることがある。そこで、この断線等の不良を検査し、不良の生じた半導体装置を除去する必要がある。
通常、ボンディングワイヤの不良の検出は、外部端子の導通試験により行なわれる。ところが、上述したような複数のボンディングワイヤが接続される外部端子では、例えば１本のボンディングワイヤに断線があっても、導通試験では正常に動作し、不良品が良品と判定される、という問題が発生する。
そのため、従来、大電流駆動回路を複数のユニットセルに分け、それぞれのボンディングパッドを配置し、それぞれのボンディングパッドに独立したボンディングワイヤの一端を接続し、他端を共通の外部端子に接続する半導体装置が提案されている（例えば、特許文献１参照。）。この提案された半導体装置では、ボンディングワイヤに断線があった場合、この端子に接続されるユニットセルの数が変化し、その出力素子のオン抵抗が増大する。そのため、このオン抵抗を測定することにより、ボンディングワイヤの断線を検知できる。
しかし、このオン抵抗は、製造バラツキなどによる半導体装置の電気的特性にバラツキがあると、大きく変動する。そのため、ボンディングワイヤの断線によるオン抵抗の変化が、半導体装置の電気的特性のバラツキの範囲内に含まれる場合、オン抵抗を測定しただけでは、ボンディングワイヤの断線と判定できない、という問題があった。
特開平９−２６６２２６号公報 （第４−５ページ、図１）
そこで、本発明の目的は、複数のボンディングワイヤが接続される外部端子のワイヤー断線不良を電気的特性のバラツキの影響を受けずに検出することのできる半導体装置を提供することにある。
本発明の一態様によれば、出力制御手段と、入力端、出力端および前記出力制御手段の出力信号が入力される制御端をそれぞれ有する複数の出力手段と、前記複数の出力手段のそれぞれの入力端が接続される複数の第１のボンディングパッドと、前記複数の出力手段のそれぞれの出力端が接続される複数の第２のボンディングパッドと、前記複数の第１のボンディングパッドのそれぞれに一端が接続された複数のボンディングワイヤの他端が共通に接続される第１の外部端子と、前記複数の第２のボンディングパッドのそれぞれに一端が接続された複数のボンディングワイヤの他端が共通に接続される第２の外部端子と、前記出力制御手段の出力端と前記複数の出力手段のそれぞれの前記制御端の間にそれぞれ挿入され、前記出力制御手段の出力信号の前記複数の出力手段のそれぞれの前記制御端への伝達／遮断を独立に制御する複数のスイッチ手段とを備えることを特徴とする半導体装置が提供される。
また、本発明の別の一態様によれば、出力制御手段と、入力端、出力端および前記出力制御手段の出力信号が入力される制御端をそれぞれ有する複数の出力手段と、前記複数の出力手段のそれぞれの入力端が接続される複数の第１のボンディングパッドと、前記複数の出力手段のそれぞれの出力端が接続される複数の第２のボンディングパッドと、前記複数の第１のボンディングパッドのそれぞれに一端が接続された複数のボンディングワイヤの他端が共通に接続される第１の外部端子と、前記複数の第２のボンディングパッドのそれぞれに一端が接続された複数のボンディングワイヤの他端が共通に接続される第２の外部端子と、定電流源と、前記出力制御手段の出力端と前記複数の出力手段の複数の前記制御端の間に挿入され、前記複数の出力手段の前記複数の制御端を前記出力制御手段の出力端へ接続するか、前記定電流源へ接続するかを切り替えるスイッチ手段とを備えることを特徴とする半導体装置が提供される。
本発明によれば、複数のボンディングワイヤが接続される外部端子のワイヤー断線不良を半導体装置の電気的特性のバラツキの影響を受けずに検出することができる。
以下、本発明の実施例を図面を参照して説明する。
図１は、本発明の実施例１に係る半導体装置の構成の例を示す模式的回路図である。
本実施例の半導体装置１は、出力用のＰＭＯＳトランジスタＭ１およびＭ２と、このＰＭＯＳトランジスタＭ１、Ｍ２ゲートの電圧を制御するＯＰアンプＯＰ１と、を有する。
ＰＭＯＳトランジスタＭ１の一端はボンディングパッドＰ１１に接続され、ＰＭＯＳトランジスタＭ１の他端はボンディングパッドＰ２１に接続される。同様に、ＰＭＯＳトランジスタＭ２の一端はボンディングパッドＰ１２に接続され、ＰＭＯＳトランジスタＭ２の他端はボンディングパッドＰ２２に接続される。
ボンディングパッドＰ１１にはボンディングワイヤＷ１１が接続され、ボンディングパッドＰ１２にはボンディングワイヤＷ１２が接続される。ボンディングワイヤＷ１１の他端およびボンディングワイヤＷ１２の他端は、共通に外部端子Ｔ１に接続される。
また、ボンディングパッドＰ２１にはボンディングワイヤＷ２１が接続され、ボンディングパッドＰ２２にはボンディングワイヤＷ２２が接続される。ボンディングワイヤＷ２１の他端およびボンディングワイヤＷ２２の他端は、共通に外部端子Ｔ２に接続される。
ＯＰアンプＯＰ１とＰＭＯＳトランジスタＭ１のゲート電極の間にはスイッチＳＷ１が挿入されている。スイッチＳＷ１は制御信号ＴＳ１により制御され、ＯＰアンプＯＰ１の出力信号のＰＭＯＳトランジスタＭ１のゲート電極への伝達／遮断を行う。
同様に、ＯＰアンプＯＰ１とＰＭＯＳトランジスタＭ２のゲート電極の間にはスイッチＳＷ２が挿入されている。スイッチＳＷ２は制御信号ＴＳ２により制御され、ＯＰアンプＯＰ１の出力信号のＰＭＯＳトランジスタＭ２のゲート電極への伝達／遮断を行う。
なお、ＰＭＯＳトランジスタＭ１の他端と接地端子の間には抵抗Ｒ１およびＲ２が直列に接続され、抵抗Ｒ１とＲ２の接続点がＯＰアンプＯＰ１の入力の一方へ接続される。ＯＰアンプＯＰ１の入力の他方は基準電圧Ｖｒｅｆに接続される。
このような構成の半導体装置１は、電圧レギュレータとして動作する。
図２に、電圧レギュレータの基本的構成を示す。
基本的な電圧レギュレータは、ＯＰアンプＯＰ１と、ＰＭＯＳトランジスタＭ１と、抵抗Ｒ１、Ｒ２により構成される。ボンディングパッドＰ１１に接続されるＰＭＯＳトランジスタＭ１の一端をボンディングワイヤＷ１１により外部端子Ｔ１に接続し、ボンディングパッドＰ２１に接続されるＰＭＯＳトランジスタＭ１の他端をボンディングワイヤＷ２１により外部端子Ｔ２に接続する。外部端子Ｔ１に入力電圧を印加すると、外部端子Ｔ２から一定電圧の出力電圧が得られる。
このとき、ＰＭＯＳトランジスタＭ１を流れる電流が少ないときは、外部端子Ｔ１および外部端子Ｔ２に接続するボンディングワイヤは１本で済むが、ＰＭＯＳトランジスタＭ１を流れる電流が多いときは、ボンディングワイヤの数を増加させる必要がある。そのとき、単純にＰＭＯＳトランジスタＭ１の両端にボンディングパッドを追加し（例えば、ボンディングパッドＰ１２、Ｐ２２）、ボンディングワイヤを追加（例えば、ボンディングワイヤＷ１２、Ｗ２２）しただけでは、いずれかのボンディングワイヤに断線があった場合、その不良を検出することができない。
そこで、本実施例では、そのようなボンディングワイヤ断線不良を検出できるようにするため、ＰＭＯＳトランジスタＭ２を追加し、かつ、ＰＭＯＳトランジスタＭ１およびＭ２へのＯＰアンプＯＰ１の出力信号の伝達／遮断を制御するスイッチＳＷ１およびＳＷ２を設ける。
ボンディングワイヤ導通試験を行なうときは、制御信号ＴＳ１、ＴＳ２によりスイッチＳＷ１およびＳＷ２を制御して、ＰＭＯＳトランジスタＭ１あるいはＭ２のいずれか一方と、ＯＰアンプＯＰ１の出力との接続を遮断する。
なお、ＯＰアンプＯＰ１の出力との接続を遮断したＰＭＯＳトランジスタのゲート電極は、外部端子Ｔ１に接続される側のボンディングパッドに接続するようにする。したがって、ボンディングワイヤが正常に接続されている場合、そのＰＭＯＳトランジスタのゲート電極には電源電圧である入力電圧が入力され、そのＰＭＯＳトランジスタはオフする。一方、ボンディングワイヤ断線している場合、そのＰＭＯＳトランジスタのゲート電極はフローティング状態となり、その出力は不定となる。いずれにしろ、ＯＰアンプＯＰ１の出力との接続を遮断すると、そのＰＭＯＳトランジスタは正常動作しなくなる。
このスイッチＳＷ１、ＳＷ２を制御することにより、ボンディングワイヤの断線が検出可能であることを図３〜図４を用いて説明する。
図３（ａ）に示すように、ボンディングワイヤＷ１１の断線があった場合、ＰＭＯＳトランジスタＭ２のゲート電極とＯＰアンプＯＰ１の出力との接続を遮断するよう、スイッチＳＷ２を制御したときに、外部端子Ｔ２の出力電圧が異常となって、このボンディングワイヤＷ１１の断線を検出することができる。
これは、スイッチＳＷ２の制御によりＰＭＯＳトランジスタＭ２がオフしたとき、ボンディングワイヤＷ１１が断線していると、ＰＭＯＳトランジスタＭ１も電源電圧が入力されずにオフしているため、外部端子Ｔ２がフローティング状態になるからである。
また、図３（ｂ）に示すように、ボンディングワイヤＷ１２の断線があった場合、ＰＭＯＳトランジスタＭ１のゲート電極とＯＰアンプＯＰ１の出力との接続を遮断するよう、スイッチＳＷ１を制御したときに、外部端子Ｔ２の出力電圧が異常となって、このボンディングワイヤＷ１１の断線を検出することができる。
これは、スイッチＳＷ１の制御によりＰＭＯＳトランジスタＭ１がオフしたとき、ボンディングワイヤＷ１２が断線していると、ＰＭＯＳトランジスタＭ２も電源電圧が入力されずにオフしているため、外部端子Ｔ２がフローティング状態になるからである。
一方、図４（ａ）に示すように、ボンディングワイヤＷ２１の断線があった場合、ＰＭＯＳトランジスタＭ２のゲート電極とＯＰアンプＯＰ１の出力との接続を遮断するよう、スイッチＳＷ２を制御したときに、外部端子Ｔ２の出力電圧が異常となって、ボンディングワイヤに断線があったことを検出することができる。
これは、スイッチＳＷ２の制御によりＰＭＯＳトランジスタＭ２がオフしたとき、ＰＭＯＳトランジスタＭ１のゲート電極とＯＰアンプＯＰ１の出力とを接続するようスイッチＳＷ１を制御しても、ボンディングワイヤＷ２１が断線しているため、ＰＭＯＳトランジスタＭ１の出力が外部端子Ｔ２に出力されず、外部端子Ｔ２がフローティング状態になるからである。
また、図４（ｂ）に示すように、ボンディングワイヤＷ２２の断線があった場合、ＰＭＯＳトランジスタＭ１のゲート電極とＯＰアンプＯＰ１の出力との接続を遮断するよう、スイッチＳＷ１を制御したときに、外部端子Ｔ２の出力電圧が異常となって、ボンディングワイヤに断線があったことを検出することができる。
これは、スイッチＳＷ１の制御によりＰＭＯＳトランジスタＭ１がオフしたとき、ＰＭＯＳトランジスタＭ２のゲート電極とＯＰアンプＯＰ１の出力とを接続するようスイッチＳＷ２を制御しても、ボンディングワイヤＷ２２が断線しているため、ＰＭＯＳトランジスタＭ２の出力が外部端子Ｔ２に出力されず、外部端子Ｔ２がフローティング状態になるからである。
このような本実施例によれば、電圧レギュレータの出力電圧が出力される外部端子の電圧を測定し、その電圧が正常であるかどうかによってボンディングワイヤに断線があったかどうかを検出することができる。この出力電圧が正常であるかどうかの違いは、半導体装置の電気的特性にバラツキがあっても、さほど変わらない。すなわち、半導体装置の電気的特性のバラツキの影響を受けずに、ボンディングワイヤの断線を検出することができる。
図５は、本発明の実施例２に係る半導体装置の構成の例を示す模式的回路図である。ここで、図５において、図１に示した実施例１と同じ機能を有する部分には図１と同一の符号を付し、ここではその詳細な説明を省略する。
本実施例の半導体装置２は、出力用のＰＭＯＳトランジスタＭ１およびＭ２と、ＰＭＯＳトランジスタＭ１のゲート電圧を制御するＯＰアンプＯＰ１と、ＰＭＯＳトランジスタＭ２のゲート電圧を制御するＯＰアンプＯＰ２と、を有する。
ＯＰアンプＯＰ１とＰＭＯＳトランジスタＭ１のゲート電極の間には、スイッチＳＷ３が挿入されている。スイッチＳＷ３は制御信号ＴＳ３により制御され、ＯＰアンプＯＰ１の出力信号のＰＭＯＳトランジスタＭ１のゲート電極への伝達／遮断を行う。
ＯＰアンプＯＰ１の出力信号を遮断するとき、スイッチＳＷ３は、ボンディングパッドＰ１１とＯＰアンプＯＰ１の出力とを接続する。これにより、ボンディングワイヤＷ１１の接続が正常であるときは、外部端子Ｔ１に印加された入力電圧が、ボンディングパッドＰ１１を介してＰＭＯＳトランジスタＭ１のゲート電極へ入力される。したがって、このとき、ＰＭＯＳトランジスタＭ１はオフする。
これに対して、ボンディングワイヤＷ１１が切断しているときは、ＯＰアンプＯＰ１の出力がＰＭＯＳトランジスタＭ１のゲート電極へ入力されるが、ＰＭＯＳトランジスタＭ１へ電源電圧が入力されないため、このときもＰＭＯＳトランジスタＭ１はオフする。
一方、ＯＰアンプＯＰ２とＰＭＯＳトランジスタＭ２のゲート電極の間には、スイッチＳＷ４が挿入されている。スイッチＳＷ４は制御信号ＴＳ４により制御され、ＯＰアンプＯＰ２の出力信号のＰＭＯＳトランジスタＭ２のゲート電極への伝達／遮断を行う。
ＯＰアンプＯＰ２の出力信号を遮断するとき、スイッチＳＷ４は、ボンディングパッドＰ１２とＯＰアンプＯＰ２とを接続する。これにより、ボンディングワイヤＷ１２の接続が正常であるときは、外部端子Ｔ１に印加された入力電圧が、ボンディングパッドＰ１２を介してＰＭＯＳトランジスタＭ２のゲート電極へ入力される。したがって、このとき、ＰＭＯＳトランジスタＭ２はオフする。
これに対して、ボンディングワイヤＷ１２が切断しているときは、ＯＰアンプＯＰ２の出力がＰＭＯＳトランジスタＭ２のゲート電極へ入力されるが、ＰＭＯＳトランジスタＭ２へ電源電圧が入力されないため、このときもＰＭＯＳトランジスタＭ２はオフする。
したがって、本実施例においても、ＰＭＯＳトランジスタＭ１あるいはＰＭＯＳトランジスタＭ２のいずれかがオフとなるように、制御信号ＴＳ３、ＴＳ４によりスイッチＳＷ３、スイッチＳＷ４を制御することにより、実施例１と同様のボンディングワイヤ導通試験を行なうことができる。
このような本実施例によれば、ＯＰアンプの出力信号の伝達／遮断を制御するスイッチを２端子構造とすることができるので、スイッチを小型化することができる。
図６は、本発明の実施例３に係る半導体装置の構成の例を示す模式的回路図である。ここで、図６においても、図１に示した実施例１と同じ機能を有する部分には図１と同一の符号を付し、ここではその詳細な説明を省略する。
本実施例の半導体装置３は、出力用のＰＭＯＳトランジスタＭ１およびＭ２と、このＰＭＯＳトランジスタＭ１、Ｍ２ゲートの電圧を制御するＯＰアンプＯＰ１と、を有する。
ＯＰアンプＯＰ１と、ＰＭＯＳトランジスタＭ１およびＭ２のゲート電極との間にはスイッチＳＷ５が挿入されている。スイッチＳＷ５は制御信号ＴＳ５により制御され、ＯＰアンプＯＰ１の出力信号のＰＭＯＳトランジスタＭ１およびＭ２のゲート電極への伝達／遮断を行う。
ＯＰアンプＯＰ１の出力信号を遮断するとき、スイッチＳＷ５は、ＰＭＯＳトランジスタＭ１およびＭ２のゲート電極を、定電流源Ｉ１でバイアスされるＰＭＯＳトランジスタＭ３の一端に接続する。ＰＭＯＳトランジスタＭ３の他端は、ボンディングパッドＰ１に接続される。
スイッチＳＷ５によりＰＭＯＳトランジスタＭ３が接続されたとき、ＰＭＯＳトランジスタＭ１およびＭ２は、それぞれＰＭＯＳトランジスタＭ３とカレントミラー回路を構成する。
図７に、カレントミラー回路を構成するときに、各ＰＭＯＳトランジスタに流れる電流の関係を示す。
いま、ＰＭＯＳトランジスタＭ３の寸法と、ＰＭＯＳトランジスタＭ１およびＭ２の寸法との比を、それぞれ１：ｎとすると、ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ１、およびＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ２は、それぞれ、ミラー比１：ｎのカレントミラー回路を構成する。
したがって、ＰＭＯＳトランジスタＭ３を流れる電流をＩＭ３とすると、ＰＭＯＳトランジスタＭ１を流れる電流、ＰＭＯＳトランジスタＭ２を流れる電流は、それぞれｎＩＭ３となる。
その結果、総てのボンディングワイヤが正常に接続されているときは、外部端子Ｔ２から出力される電流は、ＰＭＯＳトランジスタＭ１を流れる電流とＰＭＯＳトランジスタＭ２を流れる電流が合算されて、２ｎＩＭ３となる。
しかし、いずれかのボンディングワイヤが断線しているときは、外部端子Ｔ２から出力される電流は、２ｎＩＭ３より少なくなる。
そこで、本実施例では、ボンディングワイヤ導通試験を行なうときは、スイッチＳＷ５を図７に示す状態に切り替えた上で、外部端子Ｔ２から出力される電流を測定し、ボンディングワイヤの断線の有無を判定する。その判定の例を図８および図９に示す。
図８は、ボンディングワイヤＷ１１が断線しているときの様子を示す。
ボンディングワイヤＷ１１が断線していると、ＰＭＯＳトランジスタＭ３に電源電圧が供給されない。そのため、ＰＭＯＳトランジスタＭ３に電流が流れず、ＰＭＯＳトランジスタＭ１およびＭ２にも電流が流れない。したがって、外部端子Ｔ２からも、電流が出力されない。これにより、ボンディングワイヤが断線していると、判定することができる。
図９は、ボンディングワイヤＷ１２が断線しているときの様子を示す。
この場合、ＰＭＯＳトランジスタＭ３に電流ＩＭ３が流れ、ＰＭＯＳトランジスタＭ１には電流ｎＩＭ３が流れる。しかし、ボンディングワイヤＷ１２が断線しているためＰＭＯＳトランジスタＭ２には電源電圧が供給されず、ＰＭＯＳトランジスタＭ２には電流が流れない。したがって、外部端子Ｔ２から出力される電流は、ｎＩＭ３となる。すなわち、ボンディングワイヤの接続が正常であるときに比べると、外部端子Ｔ２から出力される電流が１／２となり、この場合も、ボンディングワイヤが断線していると、判定することができる。
また、ボンディングワイヤＷ２１あるいはＷ２２が断線しているときも、外部端子Ｔ２から出力される電流がｎＩＭ３、すなわち正常時の１／２となり、とボンディングワイヤが断線していると、判定することができる。
このような本実施例によれば、ボンディングワイヤの断線の有無を出力電流の相対比で判定することができる。この相対比は、半導体装置の電気的特性にバラツキがあっても、一定である。したがって、半導体装置の電気的特性のバラツキの影響を受けずに、ボンディングワイヤの断線を検出することができる。
なお、上述の各実施例では、各外部端子へ共通に接続されるボンディングワイヤの数を２本とした場合を例にとって説明したが、ボンディングワイヤの数が３本以上であっても、そのボンディングワイヤの数に合わせて、各実施例で示した付加回路を追加することにより、ボンディングワイヤの断線を検出することができる。
本発明の実施例１に係る半導体装置の構成の例を示す模式的回路図。 電圧レギュレータの基本的構成を示す図。 実施例１の半導体装置におけるボンディングワイヤ導通試験を説明するための図。 実施例１の半導体装置におけるボンディングワイヤ導通試験を説明するための図。 本発明の実施例２に係る半導体装置の構成の例を示す模式的回路図。 本発明の実施例３に係る半導体装置の構成の例を示す模式的回路図。 実施例３の半導体装置におけるボンディングワイヤ導通試験を説明するための図。 実施例３の半導体装置におけるボンディングワイヤ導通試験を説明するための図。 実施例３の半導体装置におけるボンディングワイヤ導通試験を説明するための図。
符号の説明
１、２、３ 半導体装置
Ｍ１、Ｍ２、Ｍ３ ＰＭＯＳトランジスタ
ＯＰ１、ＯＰ２ ＯＰアンプ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５ スイッチ
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２ ボンディングパッド
Ｗ１１、Ｗ１２、Ｗ２１、Ｗ２２ ボンディングワイヤ
Ｔ１、Ｔ２ 外部端子
Ｉ１ 電流源
Ｒ１、Ｒ２ 抵抗

Claims (5)

  1. 出力制御手段と、
    入力端、出力端および前記出力制御手段の出力信号が入力される制御端をそれぞれ有する複数の出力手段と、
    前記複数の出力手段のそれぞれの入力端が接続される複数の第１のボンディングパッドと、
    前記複数の出力手段のそれぞれの出力端が接続される複数の第２のボンディングパッドと、
    前記複数の第１のボンディングパッドのそれぞれに一端が接続された複数のボンディングワイヤの他端が共通に接続される第１の外部端子と、
    前記複数の第２のボンディングパッドのそれぞれに一端が接続された複数のボンディングワイヤの他端が共通に接続される第２の外部端子と、
    前記出力制御手段の出力端と前記複数の出力手段のそれぞれの前記制御端の間にそれぞれ挿入され、前記出力制御手段の出力信号の前記複数の出力手段のそれぞれの前記制御端への伝達／遮断を独立に制御する複数のスイッチ手段と
    を備えることを特徴とする半導体装置。
  2. 前記出力制御手段を複数備え、
    前記複数のスイッチ手段が、前記複数の出力制御手段のそれぞれの出力端と前記出力手段のそれぞれの前記制御端との間に１つずつ挿入される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記複数のスイッチ手段を制御する信号が、前記ボンディングワイヤの導通試験のときに入力される
    ことを特徴とする請求項１または２に記載の半導体装置。
  4. 出力制御手段と、
    入力端、出力端および前記出力制御手段の出力信号が入力される制御端をそれぞれ有する複数の出力手段と、
    前記複数の出力手段のそれぞれの入力端が接続される複数の第１のボンディングパッドと、
    前記複数の出力手段のそれぞれの出力端が接続される複数の第２のボンディングパッドと、
    前記複数の第１のボンディングパッドのそれぞれに一端が接続された複数のボンディングワイヤの他端が共通に接続される第１の外部端子と、
    前記複数の第２のボンディングパッドのそれぞれに一端が接続された複数のボンディングワイヤの他端が共通に接続される第２の外部端子と、
    定電流源と、
    前記出力制御手段の出力端と前記複数の出力手段の複数の前記制御端の間に挿入され、前記複数の出力手段の前記複数の制御端を前記出力制御手段の出力端へ接続するか、前記定電流源へ接続するかを切り替えるスイッチ手段と
    を備えることを特徴とする半導体装置。
  5. 前記スイッチ手段を制御する信号が、前記ボンディングワイヤの導通試験のときに入力される
    ことを特徴とする請求項４に記載の半導体装置。
JP2007186119A 2007-07-17 2007-07-17 半導体装置 Pending JP2009025044A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007186119A JP2009025044A (ja) 2007-07-17 2007-07-17 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007186119A JP2009025044A (ja) 2007-07-17 2007-07-17 半導体装置

Publications (1)

Publication Number Publication Date
JP2009025044A true JP2009025044A (ja) 2009-02-05

Family

ID=40397000

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007186119A Pending JP2009025044A (ja) 2007-07-17 2007-07-17 半導体装置

Country Status (1)

Country Link
JP (1) JP2009025044A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2515787A (en) * 2013-07-04 2015-01-07 Silicon Sensing Systems Ltd Pickoff transducer wire bond bit detection
JP2016145720A (ja) * 2015-02-06 2016-08-12 トヨタ自動車株式会社 半導体チップと、その半導体チップにボンディングされるワイヤの断線検出方法
US10050592B2 (en) 2016-05-16 2018-08-14 Murata Manufacturing Co., Ltd. Output circuit
US10261369B2 (en) 2016-12-30 2019-04-16 Au Optronics Corporation Integrated circuit structure, display module, and inspection method thereof
WO2019146258A1 (ja) * 2018-01-26 2019-08-01 三菱電機株式会社 半導体装置及び電力変換装置
JP2022509721A (ja) * 2019-03-07 2022-01-21 ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ パワーモジュールの半導体の接続部を監視する方法及び装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2515787A (en) * 2013-07-04 2015-01-07 Silicon Sensing Systems Ltd Pickoff transducer wire bond bit detection
GB2515787B (en) * 2013-07-04 2018-04-18 Silicon Sensing Systems Ltd Pickoff transducer wire bond bit detection
US10330719B2 (en) 2013-07-04 2019-06-25 Silicon Sensing Systems Limited Pickoff transducer wire bond bit detection
JP2016145720A (ja) * 2015-02-06 2016-08-12 トヨタ自動車株式会社 半導体チップと、その半導体チップにボンディングされるワイヤの断線検出方法
US10050592B2 (en) 2016-05-16 2018-08-14 Murata Manufacturing Co., Ltd. Output circuit
US10361669B2 (en) 2016-05-16 2019-07-23 Murata Manufacturing Co., Ltd. Output circuit
US10261369B2 (en) 2016-12-30 2019-04-16 Au Optronics Corporation Integrated circuit structure, display module, and inspection method thereof
WO2019146258A1 (ja) * 2018-01-26 2019-08-01 三菱電機株式会社 半導体装置及び電力変換装置
JPWO2019146258A1 (ja) * 2018-01-26 2020-07-30 三菱電機株式会社 半導体装置及び電力変換装置
JP2022509721A (ja) * 2019-03-07 2022-01-21 ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ パワーモジュールの半導体の接続部を監視する方法及び装置
JP7146110B2 (ja) 2019-03-07 2022-10-03 ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ パワーモジュールの半導体の接続部を監視する方法及び装置

Similar Documents

Publication Publication Date Title
JP2009025044A (ja) 半導体装置
US7960983B2 (en) Circuit for detecting bonding defect in multi-bonding wire
US10746812B2 (en) Semiconductor device, electronic circuit, and method of inspecting semiconductor device
US9726709B2 (en) Semiconductor chip and method for detecting disconnection of wire bonded to semiconductor chip
JP2010210238A (ja) プローブカード、それを備えた半導体検査装置及びプローブカードのヒューズチェック方法
US9159453B2 (en) Memory device and method for measuring resistance of memory cell
TW200817706A (en) V/I source and test system incorporating the same
US6490142B1 (en) Fuse protected shunt regulator having improved control characteristics
JP2020527700A (ja) リレー異常診断システムおよび方法
WO2020217925A1 (ja) 半導体集積回路装置および半導体集積回路装置の検査方法
US20210255253A1 (en) Multi ground line disconnection inspection device and method and electronic control device including the same
US7541612B2 (en) Multi-chip package semiconductor device and method of detecting a failure thereof
JP2017175073A (ja) 半導体集積回路
JP2010272825A (ja) 半導体集積回路装置
JP5500333B2 (ja) 直流試験装置及び半導体試験装置
JP2008224558A (ja) 半導体試験装置
JP2006269901A (ja) 半導体集積回路、およびボンディングオプションパッドの検査方法
JP5411843B2 (ja) 駆動装置、スイッチ装置、および試験装置
US8330483B2 (en) Semiconductor device to detect abnormal leakage current caused by a defect
EP2701028A1 (en) An integrated circuit with an external reference resistor network
JP6695214B2 (ja) 半導体装置、電池監視システムおよび診断方法
JP2016066862A (ja) 半導体装置
JP2008016812A (ja) 半導体検査装置および半導体集積回路の検査方法
JP4718517B2 (ja) 基板検査装置
JP2023184192A (ja) 半導体チップ、半導体装置