JP2017199813A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2017199813A
JP2017199813A JP2016089818A JP2016089818A JP2017199813A JP 2017199813 A JP2017199813 A JP 2017199813A JP 2016089818 A JP2016089818 A JP 2016089818A JP 2016089818 A JP2016089818 A JP 2016089818A JP 2017199813 A JP2017199813 A JP 2017199813A
Authority
JP
Japan
Prior art keywords
conductor layer
electrode terminal
semiconductor device
insulating substrate
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016089818A
Other languages
English (en)
Other versions
JP6665664B2 (ja
Inventor
文彦 百瀬
Fumihiko Momose
文彦 百瀬
玄之 能川
Haruyuki Nokawa
玄之 能川
西村 芳孝
Yoshitaka Nishimura
芳孝 西村
英司 望月
Eiji Mochizuki
英司 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016089818A priority Critical patent/JP6665664B2/ja
Priority to US15/453,032 priority patent/US10090223B2/en
Publication of JP2017199813A publication Critical patent/JP2017199813A/ja
Application granted granted Critical
Publication of JP6665664B2 publication Critical patent/JP6665664B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • H01L2224/85205Ultrasonic bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

【課題】AlNからなる絶縁基板の割れを抑制しつつ、絶縁基板と電極端子とを強固に接合可能な半導体装置を提供する。
【解決手段】放熱ベース2と、放熱ベース2の上面に接合された第1の導体層11と、第1の導体層11の上面に接合されたAlNからなる絶縁基板10と、絶縁基板10の上面に接合された第2の導体層12と、一端が折れ曲がって接合端部3aをなし、第2の導体層12の上面に対峙した接合端部3aの下面が、固相接合で第2の導体層12の上面の一部に接合された電極端子3とを備え、第2の導体層12と電極端子3との接合界面における結晶粒径が1μm以下であり、接合端部3aの上面に超音波ホーンの加圧痕が残存している。
【選択図】図1

Description

本発明は、窒化アルミニウム(AlN)からなる絶縁基板を有する半導体装置及びその製造方法に関する。
電力用半導体装置の実装において、セラミックス製の絶縁基板の両面に導体層を接合した絶縁回路基板が使用されている。絶縁回路基板の導体層と、外部回路等に電気的に接続するための電極端子とを接合する方法としては、半田付けや、超音波接合が挙げられる。超音波接合は、半田付けと比較して強固に接合することが可能であり信頼性が高い。
従来の超音波接合に関する技術として、特許文献1には、絶縁基板上の配線パターンとリードを超音波接合することが開示されている。特許文献2には、0.635mm又は0.32mmの厚さのAlNからなる絶縁基板上の導体パターンに電極端子を超音波接合することが開示されている。特許文献3には、超音波振動によるエネルギーと、パルスヒート加熱によるエネルギーとを併用した接合エネルギーによりチップと基板とを接合するときに、約150℃まで昇温することが開示されている。特許文献4には、チップと基板とを接合するときに、超音波振動を印加するとともに、ヒータの待機温度(約50℃)から金属溶融電極の融点よりも低い温度(約183℃)よりも低い接合温度(約150℃)に設定することが開示されている。
更に、特許文献5には、Auメタライズ内部端子上にAuバンプを用いて水晶振動素子を接合するときに、セラミックパッケージを150℃〜200℃程度の低温で加熱し、加圧しつつ超音波を印加することが開示されている。特許文献6には、電極端子部と配線パターンとを接合するときに、超音波印加及び光照射手段による光照射によって加熱することが開示されている。特許文献7〜9には、部材同士を接合するときに超音波と加熱を併用することがそれぞれ開示されている。
特許文献1や特許文献2に記載されているように、セラミックス製の絶縁基板の材料としては、AlN、アルミナ(Al)又は窒化ケイ素(Si)が採用されている。このうち、AlNは、AlやSiと比較して熱伝導率が優れているが、AlやSiからなる絶縁基板と比較して機械的強度が弱い。このため、特許文献1や特許文献2に記載されているように、超音波接合によりAlNからなる絶縁基板と電極端子とを接合しようとすると、絶縁基板に割れが生じて絶縁不良となりやすく、量産化できないという問題がある。
特開2015−699982号公報 特開2015−56412号公報 特開2011−20177号公報 特開2009−28729号公報 特開2000−232332号公報 特開平8−146451号公報 特開2010−21216号公報 特開平11−177007号公報 国際公開第2011/092809号
上記問題に鑑み、本発明は、AlNからなる絶縁基板の割れを抑制しつつ、絶縁基板と電極端子とを強固に接合した半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様は、(a)放熱ベースと、(b)放熱ベースの上面に接合された第1の導体層と、(c)第1の導体層の上面に接合されたAlNからなる絶縁基板と、(d)絶縁基板の上面に接合された第2の導体層と、(e)一端が折れ曲がって接合端部をなし、第2の導体層の上面に対峙した接合端部の下面が固相接合で第2の導体層の上面の一部に接合された電極端子とを備え、第2の導体層と電極端子との接合界面における結晶粒径が1μm以下であり、接合端部の上面に超音波ホーンの加圧痕が残存している半導体装置であることを要旨とする。
本発明の他の態様は、(a)第1の導体層と、第1の導体層の上面に配置された窒化アルミニウムからなる絶縁基板と、絶縁基板の上面に配置された第2の導体層とを有する絶縁回路基板を用意する工程と、(b)第1の導体層を放熱ベースに接合する工程と、(c)一端が折れ曲がって接合端部をなす電極端子を用意し、第2の導体層の上面と接合端部の下面と対峙させる工程と、(d)50℃以上125℃以下の範囲で加熱した状態において、超音波で固相流動を生じさせて第2の導体層の上面と接合端部の下面とを接合する工程とを含む半導体装置の製造方法であることを要旨とする。
本発明によれば、AlNからなる絶縁基板の割れを抑制しつつ、絶縁基板と電極端子とを強固に接合した半導体装置及びその製造方法を提供することができる。
図1(a)は、本発明の実施の形態に係る半導体装置の一例を示す平面図であり、図1(b)は、図1(a)のA−A方向から見た断面図である。 本発明の実施の形態に係る半導体装置の要部の断面SEM写真である。 図2の領域Aを拡大した断面SEM写真である。 本発明の実施の形態に係る半導体装置の電極端子単体の断面SEM写真である。 図3の領域Aを拡大した断面SEM写真である。 図6(a)〜図6(c)は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。 本発明の実施の形態に係る半導体装置の第2の導体層と電極端子の接合部分のシェア強度と加熱温度との関係を示すグラフである。 本発明の実施の形態に係る半導体装置の製造工程において第2の導体層表面に形成される酸化膜厚と加熱温度との関係を示すグラフである。 本発明のその他の実施の形態に係る半導体装置の一例を示す断面図である。
以下において、本発明の実施の形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
更に、以下に示す実施の形態は、本発明の技術的思想を具体化するための半導体装置の製造方法を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
また、本明細書において、「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を反時計回りに90°変えて観察すれば「上」「下」の称呼は「左」「右」になり、180°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。
(半導体装置の構成)
本発明の実施の形態に係る半導体装置は、図1(a)及び図1(b)に示すように、放熱ベース2と、放熱ベース2の上面に配置された絶縁回路基板1と、絶縁回路基板1の上面に配置された電極端子3とを備える。図示を省略するが、絶縁回路基板1上には、IGBTやMOSFET等の単体の電力用半導体素子、又はインバータやコンバータ等の回路の少なくとも一部を構成する複数の電力用半導体素子が搭載される。
放熱ベース2は、絶縁回路基板1からの発熱を放熱させる。放熱ベース2の材料としては、例えば銅(Cu)若しくはアルミニウム(Al)又はこれらの合金や、炭化珪素アルミニウム(AlSiC)等が使用可能である。放熱ベース2と絶縁回路基板1とは接合部材(半田層)4により接合されている。接合部材4の材料としては、例えば錫(Sn)、鉛(Pb)、銀(Ag)、Cu又はこれらの合金が使用可能である。
絶縁回路基板1は、放熱ベース2の上面に接合部材4により接合された第1の導体層11と、第1の導体層11の上面に接合されたAlNからなる絶縁基板10と、絶縁基板10の上面に接合された第2の導体層(回路パターン層)12とを備える。絶縁基板10と第2の導体層12、及び絶縁基板10と第1の導体層11は、例えば図示を省略した銀ろうを介してそれぞれ接合されている。
絶縁基板10は、例えば矩形の平面パターン形状を有し、例えば39mm×53mm程度のサイズを有する。絶縁基板10の厚さT0は例えば0.2mm以上1.0mm以下程度、好ましくは0.2mm以上0.635mm以下程度であり、例えば0.38mmとしてもよい。表1に、AlN、Al、Siについての熱伝導率、強度、線熱膨張係数(CTE)及び相対厚さを示す。表1中、「強度」は曲げ強度を意味し、「相対厚さ」は絶縁基板として用いる場合に通常必要とされる厚さの相対値を意味する。表1から、AlNは、AlやSiに比較して熱伝導性に優れているが、機械的強度は弱く、割れが生じやすいことが分かる。
第1の導体層11及び第2の導体層12のそれぞれのサイズは絶縁基板10のサイズよりも小さく設定されている。第1の導体層11の厚さT1及び第2の導体層12の厚さT2のそれぞれは0.2mm以上1.0mm以下程度とすることができる。第1の導体層11の厚さT1及び第2の導体層12の厚さT2は同一でもよく、互いに異なってもよい。第1の導体層11及び第2の導体層12の材料としては、例えばCu又はAlが使用可能である。第1の導体層11及び第2の導体層12は、互いに同一の材料を使用してもよく、互いに異なる材料を使用してもよい。
電極端子3の材料としては、CuやAl等が使用可能であり、例えばC1020−1/2H(JIS規格)が使用可能である。電極端子3の一端は図1(b)に示すように略直角に折れ曲がってL字型形状をなし、L字型に折れ曲がって第2の導体層12の上面と略平行に対峙した部分が、第2の導体層12と接合される接合端部3aをなしている。電極端子3の接合端部3aの下面と第2の導体層12の上面の一部とは、加熱した状態での超音波接合により固相接合で接合されている。
ここで、超音波接合は、固相接合の一つである。固相接合は、一般的に溶接に比較して接合部分の強度が高く、ろう接と異なり同一材質のみで接合が可能である。金属での超音波接合は、接合界面に水平な超音波振動と垂直な圧力を加えて、界面の酸化膜等を除去し、現れた金属面に摩擦熱を生じ、固相流動を起こして接合を得る。
電極端子3の接合端部3aの厚さT3は例えば0.2mm以上2.0mm以下程度である。電極端子3の他端は、図示を省略した外部回路等に電気的に接続されている。図1(a)及び図1(b)に模式的に示すように、電極端子3の接合端部3aの上面には、超音波接合時の超音波ホーンの加圧痕が残存している。なお、超音波ホーンの加圧痕の形状は、超音波ホーンの形状に依存し、図1(a)及び図1(b)に例示したものに特に限定されない。例えば、図1(a)では加圧痕が格子状の平面パターンである場合を例示したが、同心円状の平面パターンであってもよい。
図1(a)に示すように、平面パターン上、電極端子3の接合端部3aは例えば矩形を有している。図1(a)の紙面の左右方向に沿った方向の接合端部3aの幅W1と、幅W1に直交する方向の接合端部3aの幅W2のそれぞれは、例えば1.0mm以上4.0mm以下程度である。幅W1,W2は互いに同一でもよく、互いに異なっていてもよい。
図2に、本発明の実施の形態に係る半導体装置の電極端子3及び第2の導体層12のそれぞれがCuからなる場合の、電極端子3と第2の導体層12との接合界面の断面SEM写真を示す。図3は、図2中の領域Aを拡大した部分を示す断面SEM写真である。図4は、超音波接合前の電極端子3単体の断面SEM写真である。図5は、図3中の領域Aを拡大した部分を示す断面SEM写真である。
図3に示すように、第2の導体層12の超音波接合前の結晶粒径は40μm以上300μm以下程度である。図4に示すように、超音波接合前の電極端子3単体の結晶粒径は5μm以上20μm以下程度である。これに対し、図5に示すように、第2の導体層12と電極端子3との超音波接合後の接合界面では、Cuの結晶粒径が微細化しており、Cuの結晶粒径は0.1μm以上1μm以下程度である。本明細書において、「結晶粒径」は、断面SEM像から直接計測した粒径を意味する。Cuの結晶粒径が1μm以下程度となる第2の導体層12と電極端子3との接合層の厚さは例えば100μm程度である。
第2の導体層12の端部と絶縁基板10の端部との距離D3は例えば0.8mm程度であり、平面パターン上の第2の導体層12の全周に亘って一定である。図1(a)の紙面の左右方向に沿った方向の電極端子3と第2の導体層12の端部との距離D1は0.5mm以上程度離間させることが好ましい。更に、距離D1と直交する方向の電極端子3と第2の導体層12の端部との距離D2は0.5mm程度以上離間させることが好ましい。即ち、電極端子3の接合端部3aは第2の導体層12の全周に亘って、第2の導体層12の端部から0.5mm程度以上離間させることが好ましい。
第2の導体層12の端部と絶縁基板10の端部との距離D3が0.8mm程度離間している場合に、距離D1,D2を0.5mm程度以上に設定することにより、電極端子3と第2の導体層12とを超音波接合する際に、電極端子3の接合端部3a直下の位置の絶縁基板10にかかる応力を低減でき、絶縁破壊を抑制することができる。
第1の実施の形態に係る半導体装置によれば、薄いAlNからなる絶縁基板10を用いて、電極端子3と第2の導体層12とが加熱した状態での超音波接合により強固に接合された半導体装置を実現可能となる。
(半導体装置の製造方法)
次に、図6(a)〜図6(c)を参照しながら、本発明の実施の形態に係る半導体装置の製造方法の一例を説明する。
まず、AlNからなる絶縁基板10を用意し、絶縁基板10の上面及び下面に、第2の導体層12及び第1の導体層11を銀ロウによりそれぞれロウ付けする。これにより、図6(a)に示す絶縁回路基板1を用意する。そして、図6(b)に示すように、絶縁回路基板1の第1の導体層11を、半田等の接合部材4を用いて放熱ベース2に接合する。
次に、放熱ベース2に接合された絶縁回路基板1を、超音波接合装置のアンビルに固定する。そして、大気中においてホットプレート等により、放熱ベース2に接合された絶縁回路基板1を50℃以上125℃以下程度の温度範囲まで昇温する。絶縁回路基板1の加熱温度は熱電対等を用いて測定可能である。大気中での昇温により、第2の導体層12の上面には第2の導体層12に含まれる金属(例えばCu)の酸化膜が形成される。
引き続き、一端が折れ曲がって接合端部3aをなす電極端子3を用意し、第2の導体層12の上面と接合端部3aの下面とを対峙させる。図6(c)に示すように、電極端子3に超音波ホーン5を押し当てる。そして、所定の温度(50℃以上125℃以下程度)に加熱した状態で、超音波接合により、放熱ベース2に接合した絶縁回路基板1の第2の導体層12の上面の一部と電極端子3の接合端部3aの下面とを接合する。
超音波接合においては、超音波ホーン5で電極端子3を第2の導体層12側に向けて加圧しながら、超音波振動で固相流動を生じさせて第2の導体層12と接合端部3aとを接合する。超音波接合の条件は、例えば、加圧力を100N以上500N以下、周波数を19kHz以上21kHz以下、接合時間を300ms以上700ms以下、接合振幅を50μm以上100μm以下に設定可能である。第2の導体層12の上面に形成されていた酸化膜は超音波振動による摩擦によって、第2の導体層12の上面の全面から除去される。第2の導体層12と電極端子3との超音波接合後の接合界面における結晶粒径は1μm以下となる。
このとき、第2の導体層12の端部と電極端子3との距離D1,D2が0.5mm以上離間するように第2の導体層12と電極端子3とを接合することが好ましい。これにより、電極端子3の接合端部3a直下の絶縁基板10にかかる応力を低減でき、絶縁基板10の絶縁破壊を抑制することができる。
上記の説明以外に、絶縁回路基板1上にIGBT等の半導体チップを搭載する工程や、半導体チップと第2の導体層12の間、半導体チップと外部回路と電気的に接続する電極端子の間をワイヤボンディングする工程等が含まれていても構わない。また、第2の導体層12と1本の電極端子3とを接合する場合を説明したが、第2の導体層12と2本以上の電極端子とを上述した方法で接合してもよい。
以上説明したように、本発明の実施の形態に係る半導体装置の製造方法によれば、加熱した状態で第2の導体層12と電極端子3とを超音波接合することにより、第2の導体層12と電極端子3との接合界面における金属の結晶粒径が微細化し、常温で超音波接合する場合に比して固相流動し易くなり、接合し易くなる。したがって、超音波接合に必要なエネルギーを低減できるので、超音波接合時の加圧力や超音波振動の振幅を小さくしたり、接合時間を短縮したりできる。したがって、超音波接合による絶縁基板10へのダメージを軽減することができるので、絶縁基板10の割れを防止でき、量産化が可能となる。
また、超音波接合時の加熱温度が125℃を超えると、接合強度のばらつきが顕著となる。そこで、超音波接合時の加熱温度を125℃以下に設定することにより、接合強度のばらつきの増大を抑制することができる。更に、超音波接合時の加熱温度は、製造上の観点からは75℃以上100℃以下がより好ましい。
なお、大気中で昇温及び超音波接合を行う代わりに、チャンバ等の内部において窒素(N)雰囲気や水素(H)雰囲気中で昇温及び超音波接合を行ってもよい。但し、大気中で昇温及び超音波接合を行う場合と比較して装置構成が複雑となる。
<第1の実施例>
第1の実施例として、50℃、75℃、100℃、125℃で加熱した状態で、第2の導体層12と電極端子3とを超音波接合した試料を作製した。比較例として、熱処理なし(25℃)で超音波接合した試料と、150℃で加熱した状態で超音波接合した試料を作製した。そして、試料毎に、複数の位置においてシェア強度を測定した。測定結果を図7に示す。図7から、加熱温度が高いほどシェア強度は強くなる傾向が読み取れるが、150℃で加熱した試料ではシェア強度のばらつきが急激に大きくなることが分かる。したがって、125℃以下で加熱すれば、接合強度のばらつきの増大を抑制することができる。
<第2の実施例>
第2の実施例として、100℃、125℃で加熱した状態で、第2の導体層12と電極端子3とを超音波接合した試料を作製した。比較例として、熱処理なし(25℃)で超音波接合した試料と、150℃で加熱した状態で超音波接合した試料を作製した。これらの試料について、昇温後で且つ超音波接合前に、エネルギー分散型X線分析(EDX)により酸素(O)の深さ方向のプロファイルを測定した。そして、測定した深さ方向のプロファイルにおいて、Oの検出変化量が1/2になった地点(時間)を酸化膜とCuの界面と規定し、Cuのエッチングレート(SiO換算にて10.923nm/min)を用い、酸化膜厚として算出した。
算出した酸化膜厚を図8に示す。図8から、熱処理なし(25℃)、100℃、125℃の試料では、酸化膜厚が約6nm以下であるのに対して、150℃の試料になると、酸化膜厚が約11nmとなり、急激に厚くなることが分かる。この酸化膜厚の急激な変化に依存して、図7に示した接合強度のばらつきの増大が生じていることが考えられる。
<第3の実施例>
第3の実施例として、第2の導体層12の端部と絶縁基板10の端部との距離D3を共通の0.8mmとし、第2の導体層12と電極端子3の距離D1を0.5mm、1.0mmと異ならせて、75℃で加熱した状態で、第2の導体層12と電極端子3とを超音波接合した試料を作製した。比較例として、第2の導体層12と電極端子3の距離D1を0mm、0.2mmとした点が異なる試料を作製した。そして、各試料について、電極端子3直下の絶縁基板10が絶縁破壊されているか否かを測定した。
測定結果を表2に示す。表2の下段の「×」は絶縁基板10が絶縁破壊されていたことを示し、「○」は絶縁破壊されていないことを示す。表2から、第2の導体層12と電極端子3の距離D1が0.5mm以上のときには、絶縁基板10の絶縁破壊を防止できていることが分かる。
(その他の実施の形態)
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、図9に示すように、絶縁回路基板1の絶縁基板10の下面の第1の導体層11が、絶縁基板10の下面全面を覆うように設けられていてもよい。第1の導体層11が、絶縁基板10の下面全面を覆うことにより、接合端部3aの下面と第2の導体層12の上面との超音波接合による接合時に、絶縁基板10にかかる応力を緩和することができ、絶縁破壊をより防止できる。図9に示した半導体装置を製造する際には、絶縁基板10の下面全面を覆うように第1の導体層11を形成して、絶縁回路基板1を作製すればよい。
また、本発明の実施の形態において、説明の便宜上、電極端子3の一端がなすL字型形状は直角に折れ曲がると説明したが、電極端子3の一端が折れ曲がって接合端部を形成していればよく、必ずしも「L字型形状」に限定されるものではない。電極端子3の一端が、L字型形状若しくはL字型に近い形状をなす場合であっても、L字の角度は、厳密には直角ではなくてもよく、略直角とみなせる場合を含む。更に、「L字型形状」には、折れ曲がり部分に湾曲部や曲面を有している場合も含む。
また、接合端部3aの下面と第2の導体層12の上面とは平行となっていると説明したが、厳密には平行でなくてもよい。接合端部3aの下面と第2の導体層12の上面とが対峙して接合端部3aの下面と第2の導体層12の上面が略平行とみなせる場合を含むことは勿論である。又、接合端部3aの下面が曲面を有している場合も含み得る。
このように、特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置の製造方法及びこれに用いる半導体製造装置に適用可能である。
1…絶縁回路基板
2…放熱ベース
3…電極端子
3a…接合端部
4…接合部材
5…超音波ホーン
10…絶縁基板
11…第1の導体層
12…第2の導体層

Claims (10)

  1. 放熱ベースと、
    前記放熱ベースの上面に接合された第1の導体層と、
    前記第1の導体層の上面に接合された窒化アルミニウムからなる絶縁基板と、
    前記絶縁基板の上面に接合された第2の導体層と、
    一端が折れ曲がって接合端部をなし、前記第2の導体層の上面に対峙した前記接合端部の下面が、固相流動で前記第2の導体層の上面の一部に接合された電極端子
    とを備え、前記第2の導体層と前記電極端子との接合界面における結晶粒径が1μm以下であり、前記接合端部の上面に超音波ホーンの加圧痕が残存していることを特徴とする半導体装置。
  2. 前記第2の導体層及び前記電極端子のそれぞれが銅からなることを特徴とする請求項1に記載の半導体装置。
  3. 前記絶縁基板の厚さが0.2mm以上1.0mm以下であることを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記絶縁基板の端部から前記第2の導体層が0.8mm離間し、
    前記電極端子が前記第2の導体層の端部から0.5mm以上離間することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
  5. 前記第1の導体層が前記絶縁基板の下面全面を覆うことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
  6. 第1の導体層と、前記第1の導体層の上面に接合された窒化アルミニウムからなる絶縁基板と、前記絶縁基板の上面に接合された第2の導体層とを有する絶縁回路基板を用意する工程と、
    前記第1の導体層を放熱ベースに接合する工程と、
    一端が折れ曲がって接合端部をなす電極端子を用意し、前記第2の導体層の上面と前記接合端部の下面とを対峙させる工程と
    50℃以上125℃以下の範囲で加熱した状態において、超音波で固相流動を生じさせて前記第2の導体層の上面の一部と前記接合端部の下面とを接合する工程
    とを含むことを特徴とする半導体装置の製造方法。
  7. 前記第2の導体層と前記電極端子とを接合する工程により、前記第2の導体層と前記電極端子との接合界面における結晶粒径が1μm以下となることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 前記第2の導体層及び前記電極端子のそれぞれが銅からなることを特徴とする請求項6又は7に記載の半導体装置の製造方法。
  9. 前記絶縁基板の端部から前記第2の導体層が0.8mm離間し、
    前記第2の導体層と前記接合端部とを接合する工程は、前記電極端子が前記第2の導体層の端部から0.5mm以上離間するように前記第2の導体層と前記電極端子とを接合することを特徴とする請求項6〜8のいずれか1項に記載の半導体装置の製造方法。
  10. 前記絶縁回路基板を用意する工程は、前記絶縁基板の下面全面を覆うように前記第1の導体層を形成することを含むことを特徴とする請求項6〜9のいずれか1項に記載の半導体装置の製造方法。
JP2016089818A 2016-04-27 2016-04-27 半導体装置及びその製造方法 Active JP6665664B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016089818A JP6665664B2 (ja) 2016-04-27 2016-04-27 半導体装置及びその製造方法
US15/453,032 US10090223B2 (en) 2016-04-27 2017-03-08 Semiconductor device and method of manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016089818A JP6665664B2 (ja) 2016-04-27 2016-04-27 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2017199813A true JP2017199813A (ja) 2017-11-02
JP6665664B2 JP6665664B2 (ja) 2020-03-13

Family

ID=60158513

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016089818A Active JP6665664B2 (ja) 2016-04-27 2016-04-27 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US10090223B2 (ja)
JP (1) JP6665664B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023073752A1 (ja) * 2021-10-25 2023-05-04 三菱電機株式会社 半導体装置、電力変換装置、および半導体装置の製造方法
DE112022002788T5 (de) 2021-05-26 2024-04-11 Mitsubishi Electric Corporation Leistungshalbleiter-Vorrichtung und Stromrichter-Vorrichtung

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018155014A1 (ja) * 2017-02-23 2018-08-30 日本碍子株式会社 絶縁放熱基板
KR20200107013A (ko) 2019-03-05 2020-09-16 삼성디스플레이 주식회사 표시 장치의 제조 장치 및 표시 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164461A (ja) * 2000-11-24 2002-06-07 Kyocera Corp セラミック回路基板
JP2006049456A (ja) * 2004-08-03 2006-02-16 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
US20130049201A1 (en) * 2011-08-31 2013-02-28 Hitachi, Ltd. Power Module and Manufacturing Method Thereof
WO2014175343A1 (ja) * 2013-04-25 2014-10-30 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2015056412A (ja) * 2013-09-10 2015-03-23 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08146451A (ja) 1994-11-16 1996-06-07 Sony Corp 回路装置の製造装置
JPH11177007A (ja) 1997-12-15 1999-07-02 Hitachi Ltd トランジスタパッケージ
JP2000232332A (ja) 1999-02-09 2000-08-22 Toyo Commun Equip Co Ltd 表面実装型圧電共振子
DE19927046B4 (de) * 1999-06-14 2007-01-25 Electrovac Ag Keramik-Metall-Substrat als Mehrfachsubstrat
JP2006278913A (ja) * 2005-03-30 2006-10-12 Toyota Motor Corp 回路装置とその製造方法
JP5076163B2 (ja) 2007-07-24 2012-11-21 株式会社アドウェルズ 超音波振動接合方法および超音波振動接合装置
US8018047B2 (en) * 2007-08-06 2011-09-13 Infineon Technologies Ag Power semiconductor module including a multilayer substrate
JP2010021216A (ja) 2008-07-08 2010-01-28 Kogukofu:Kk フレキシブルなプリント基板の接合方法
WO2011092809A1 (ja) 2010-01-27 2011-08-04 株式会社コグコフ 超音波接合方法及び超音波接合装置
JP5672707B2 (ja) * 2010-02-01 2015-02-18 富士電機株式会社 半導体装置の製造方法
JP5082081B2 (ja) 2010-07-20 2012-11-28 株式会社アドウェルズ 超音波振動接合装置
US8563364B2 (en) * 2011-09-29 2013-10-22 Infineon Technologies Ag Method for producing a power semiconductor arrangement
DE102013211405B4 (de) * 2013-06-18 2020-06-04 Infineon Technologies Ag Verfahren zur herstellung eines halbleitermoduls
JP2015069982A (ja) 2013-09-26 2015-04-13 株式会社日立製作所 パワーモジュール
JP6331633B2 (ja) * 2014-04-17 2018-05-30 富士電機株式会社 ワイヤボンディング装置およびワイヤボンディング方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164461A (ja) * 2000-11-24 2002-06-07 Kyocera Corp セラミック回路基板
JP2006049456A (ja) * 2004-08-03 2006-02-16 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
US20130049201A1 (en) * 2011-08-31 2013-02-28 Hitachi, Ltd. Power Module and Manufacturing Method Thereof
CN102969306A (zh) * 2011-08-31 2013-03-13 株式会社日立制作所 电源模块及其制造方法
JP2013051366A (ja) * 2011-08-31 2013-03-14 Hitachi Ltd パワーモジュール及びその製造方法
WO2014175343A1 (ja) * 2013-04-25 2014-10-30 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105190858A (zh) * 2013-04-25 2015-12-23 富士电机株式会社 半导体装置及半导体装置的制造方法
US20150380368A1 (en) * 2013-04-25 2015-12-31 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP2015056412A (ja) * 2013-09-10 2015-03-23 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022002788T5 (de) 2021-05-26 2024-04-11 Mitsubishi Electric Corporation Leistungshalbleiter-Vorrichtung und Stromrichter-Vorrichtung
WO2023073752A1 (ja) * 2021-10-25 2023-05-04 三菱電機株式会社 半導体装置、電力変換装置、および半導体装置の製造方法

Also Published As

Publication number Publication date
US10090223B2 (en) 2018-10-02
JP6665664B2 (ja) 2020-03-13
US20170317008A1 (en) 2017-11-02

Similar Documents

Publication Publication Date Title
JP6433590B2 (ja) 電力用半導体装置の製造方法および電力用半導体装置
JP6665664B2 (ja) 半導体装置及びその製造方法
JP6435945B2 (ja) ヒートシンク付きパワーモジュール用基板
CN109314063B (zh) 电力用半导体装置
WO2012157583A1 (ja) 半導体装置とその製造方法
JP6366766B2 (ja) 半導体装置
JP6143687B2 (ja) 半導体装置および半導体装置の製造方法
JP6448388B2 (ja) 電力用半導体装置
EP2571053A1 (en) Power semiconductor arrangement and method of forming thereof
JP6366723B2 (ja) 半導体装置およびその製造方法
JP5141566B2 (ja) 絶縁回路基板の製造方法及び絶縁回路基板並びにパワーモジュール用基板
JP5916651B2 (ja) 電力用半導体装置の製造方法
JP6091443B2 (ja) 半導体モジュール
JP2020136449A (ja) 半導体装置の製造方法
JP4124040B2 (ja) 半導体装置
JP6129090B2 (ja) パワーモジュール及びパワーモジュールの製造方法
JP6116452B2 (ja) 電力用半導体装置の製造方法、電力用半導体装置および電力変換装置
JP2011159933A (ja) 電力用半導体装置およびその製造方法
JPWO2020105476A1 (ja) 半導体装置
JP4498966B2 (ja) 金属−セラミックス接合基板
JP5840102B2 (ja) 電力用半導体装置
JP2015072959A (ja) 絶縁基板と冷却器の接合構造体、その製造方法、パワー半導体モジュール、及びその製造方法
US20190356098A1 (en) Method for Bonding an Electrically Conductive Element to a Bonding Partner
JP7230419B2 (ja) 半導体装置、半導体装置の製造方法
JP4656126B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190314

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190411

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190726

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200203

R150 Certificate of patent or registration of utility model

Ref document number: 6665664

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250