JP2017175752A - マルチフェーズ電源及びマルチフェーズ電源の制御方法 - Google Patents
マルチフェーズ電源及びマルチフェーズ電源の制御方法 Download PDFInfo
- Publication number
- JP2017175752A JP2017175752A JP2016058086A JP2016058086A JP2017175752A JP 2017175752 A JP2017175752 A JP 2017175752A JP 2016058086 A JP2016058086 A JP 2016058086A JP 2016058086 A JP2016058086 A JP 2016058086A JP 2017175752 A JP2017175752 A JP 2017175752A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- phase
- switching power
- current value
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Abstract
【課題】マルチフェーズ電源において、電圧オフセットによる補正をかけることなく、各DC−DCスイッチング電源の出力電流の平均化を可能にするマルチフェーズ電源及びその制御方法を提供する。【解決手段】マルチフェーズ電源は、並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数のDC−DCスイッチング電源と、各DC−DCスイッチング電源の出力電流を検出する検出手段と、前記検出手段が検出した前記出力電流値に基づいて、各DC−DCスイッチング電源のスイッチングの位相を調整することにより、各DC−DCスイッチング電源の出力電流値を平均化する位相制御手段と、を備えることを特徴とする。【選択図】図1
Description
本発明は、マルチフェーズ電源及びマルチフェーズ電源の制御方法に関する。
近年、CPU電源の低電圧・大電力化、及び高速な過渡応答の要件に対応すると同時に、電源の全体コストを低減することが求められる。これに対し、2つのDC−DCスイッチング電源を並列接続することで大電力給電に対応し、2フェーズ動作する(スイッチング位相を180degシフトする)ことでスイッチング周波数を2倍に高め、過渡応答の応答性を高める技術がある。一般的に2チャンネルまたは多チャンネル構成の場合はマルチフェーズ電源と呼ばれる。なお、本明細書では、複数のDC−DCスイッチング電源を並列接続する場合に、各DC−DCスイッチング電源のことをチャンネルとも呼ぶ。
ところで、2フェーズ/マルチフェーズ電源を設計する上で、チャンネル間で出力電流値の偏りが発生する問題がある。この問題はスイッチング電源回路の部品バラツキや電源からみた負荷インピーダンスのズレによって生じる。実設計では出力電流値の偏りが発生することを前提に電流マージンを持った部品選定を行うが、部品の大型化やコストアップになってしまう。
この問題に対して、従来、DC−DCスイッチング電源のフィードバックに電圧オフセットによる補正をかけることで、各々の電源からみた負荷インピーダンスを一致させ、出力電流値の偏りをなくす方法があった。
また、出力電流値の偏りをなくすための技術ではないが、スイッチング位相調整を用いた技術として、2つのスイッチング電源のリップルノイズを逆相にするためスイッチング位相を調整する技術がある。例えばバッファ回路では電源のリップルノイズの影響を受け、バッファ出力にデューティ変動や振幅変動、ジッター変動を引き起こす。これを防ぐため、バッファ回路を2段設け動作電源に異なる2つの電源を用いる構成とし、このリップルノイズを逆相にすることで、リップルノイズの影響をキャンセルする方法があった。(例えば、特許文献1参照)
しかしながら、上述した従来技術を用いて出力電流値の偏りをなくす方法では、各DC−DCスイッチング電源の出力電圧に違いが生じる課題がある。給電対象の負荷(例えばCPU)が1つであるならば、負荷側でみると電圧は一致するので問題にならないが、2つ以上の負荷があり、各DC−DCスイッチング電源からみた負荷インピーダンスが異なる場合、電圧ズレが発生し、電圧精度が得られない。
またスイッチング位相調整を用い、リップルノイズが逆相となるよう調整を行っても、各DC−DCスイッチング電源の出力電流値の偏りをなくすことはできない。
またスイッチング位相調整を用い、リップルノイズが逆相となるよう調整を行っても、各DC−DCスイッチング電源の出力電流値の偏りをなくすことはできない。
そこで本発明は、マルチフェーズ電源において、電圧オフセットによる補正をかけることなく、各DC−DCスイッチング電源の出力電流値の平均化を可能にするマルチフェーズ電源及びその制御方法の提供を目的とする。
本発明の第1態様は、並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数のDC−DCスイッチング電源と、各DC−DCスイッチング電源の出力電流値を検出する検出手段と、前記検出手段が検出した前記出力電流値に基づいて、各DC−DCスイッチング電源のスイッチングの位相を調整することにより、各DC−DCスイッチング電源の出力電流値を平均化する位相制御手段と、を備えることを特徴とするマルチフェーズ電源を提供する。
本発明の第2態様は、並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数のDC−DCスイッチング電源を備えるマルチフェーズ電源の制御方法であって、各DC−DCスイッチング電源の出力電流値を検出する検出ステップと、前記検出ステップにおいて検出された前記出力電流値に基づいて、各DC−DCスイッチング電源のスイッチングの位相を調整することにより、各DC−DCスイッチング電源の出力電流値を平均化する位相制御ステップと、を含むことを特徴とするマルチフェーズ電源の制御方法を提供する。
本発明の第3態様は、本発明に係るマルチフェーズ電源の制御方法の各ステップをコンピュータに実行させることを特徴とするプログラムを提供する。
本発明によれば、マルチフェーズ電源において、電圧オフセットによる補正をかけることなく、各DC−DCスイッチング電源の出力電流値の平均化を可能にする。
以下、本発明の実施例について、図面を参照して説明する。ただし、本発明は以下の実施例に限定されるものではない。
<実施例1>
本実施例の説明では、マルチフェーズ電源の例として、互いに異なる位相でスイッチング動作するよう同期制御された電圧モード制御のDC−DCスイッチング電源を2つ並列接続した2フェーズ電源100の場合を詳細に説明する。なお、固定周波数で動作するDC−DCスイッチング電源であれば、本実施例を適用可能である。例えば、電流モード制御のDC−DCスイッチング電源に適用してもよい。
本実施例の説明では、マルチフェーズ電源の例として、互いに異なる位相でスイッチング動作するよう同期制御された電圧モード制御のDC−DCスイッチング電源を2つ並列接続した2フェーズ電源100の場合を詳細に説明する。なお、固定周波数で動作するDC−DCスイッチング電源であれば、本実施例を適用可能である。例えば、電流モード制御のDC−DCスイッチング電源に適用してもよい。
(構成)
図1は2フェーズ電源100のブロック図である。第1のDC−DCスイッチング電源は、第1のスイッチングコントローラ103、第1の電流検出部105を備える。第1の
スイッチングコントローラ103は内部に同期クロック出力部104を備える。また第1のDC−DCスイッチング電源は、Q1HMOS−FET106、Q1L MOS−FE
T107を備える。第1のDC−DCスイッチング電源はさらに、L1インダクタ108、R1i電流検出抵抗109、C1コンデンサ110、第1のエラーアンプ111、Vref1リファレンス電源112、R1a抵抗113、R1b抵抗114などの部品を備える。
第2のDC−DCスイッチング電源は、第2のスイッチングコントローラ115、第2の電流検出部117を備える。第2のスイッチングコントローラ115は内部に同期クロック入力部116を備える。また第2のDC−DCスイッチング電源は、Q2HMOS−FET118、Q2L MOS−FET119を備える。第2のDC−DCスイッチング
電源はさらに、L2インダクタ120、R2i電流検出抵抗121、C2コンデンサ122、第2のエラーアンプ123、Vref2リファレンス電源124、R2a抵抗125、R2b抵抗126などの部品を備える。そして、第1のDC−DCスイッチング電源と第2のDC−DCスイッチング電源と、スイッチング位相を調整するための制御部101とクロック位相調整部102により2フェーズ電源が構成されている。
第1のDC−DCスイッチング電源及び第2のDC−DCスイッチング電源のスイッチング動作については、既存技術である電圧モード制御で動作するものであり、詳細の動作説明を省略する。
図1は2フェーズ電源100のブロック図である。第1のDC−DCスイッチング電源は、第1のスイッチングコントローラ103、第1の電流検出部105を備える。第1の
スイッチングコントローラ103は内部に同期クロック出力部104を備える。また第1のDC−DCスイッチング電源は、Q1HMOS−FET106、Q1L MOS−FE
T107を備える。第1のDC−DCスイッチング電源はさらに、L1インダクタ108、R1i電流検出抵抗109、C1コンデンサ110、第1のエラーアンプ111、Vref1リファレンス電源112、R1a抵抗113、R1b抵抗114などの部品を備える。
第2のDC−DCスイッチング電源は、第2のスイッチングコントローラ115、第2の電流検出部117を備える。第2のスイッチングコントローラ115は内部に同期クロック入力部116を備える。また第2のDC−DCスイッチング電源は、Q2HMOS−FET118、Q2L MOS−FET119を備える。第2のDC−DCスイッチング
電源はさらに、L2インダクタ120、R2i電流検出抵抗121、C2コンデンサ122、第2のエラーアンプ123、Vref2リファレンス電源124、R2a抵抗125、R2b抵抗126などの部品を備える。そして、第1のDC−DCスイッチング電源と第2のDC−DCスイッチング電源と、スイッチング位相を調整するための制御部101とクロック位相調整部102により2フェーズ電源が構成されている。
第1のDC−DCスイッチング電源及び第2のDC−DCスイッチング電源のスイッチング動作については、既存技術である電圧モード制御で動作するものであり、詳細の動作説明を省略する。
本実施例においては、第1のスイッチングコントローラの動作クロックが同期クロック出力部104から出力される。また、第2のDC−DCスイッチング電源は、同期クロック入力部116に入力されるクロックに同期してスイッチング動作を行う。つまり本実施例では、第1のスイッチングコントローラの動作クロックが、第1のDC−DCスイッチング電源と第2のDC−DCスイッチング電源を同期させる同期クロックとして利用される。この場合、例えば、水晶振動子などのクロック発振器が第1のDC−DCスイッチング電源に内蔵されていれば、他に外部に設けるクロック源が不要となる。
第1の電流検出部105及び第2の電流検出部117は、それぞれ第1のDC−DCスイッチング電源の出力電流Iout1、第2のDC−DCスイッチング電源の出力電流Iout2を検出する。第1のDC−DCスイッチング電源の出力電流Iout1を検出するため、第1の電流検出部105はR1i電流検出抵抗109の両端電圧に基づいてL1インダクタ108に流れる電流IL1を検出する。そして第1の電流検出部105は、電流IL1の積分の平均値を出力電流Iout1として制御部101に出力する。本実施例の説明では、L1インダクタ10とC1コンデンサ110の間にR1i電流検出抵抗109を挿入して電流検出を行っているが、Iout1が取得できれば他の構成であっても構わない。同様に、第2の電流検出部117はR2i電流検出抵抗121の両端電圧に基づいて電流IL2を検出し、積分の平均値を出力電流Iout2として制御部101に出力する。
制御部101は、第1の電流検出部105から得られる第1のDC−DCスイッチング電源の出力電流Iout1と第2の電流検出部117から得られる第2のDC−DCスイッチング電源の出力電流Iout2に基づいて基準電流値を決定する。本実施例では、制御部101は、基準電流値としてDC−DCスイッチング電源1チャンネルあたりの平均出力電流Iout(avg)を算出する。制御部101は、平均出力電流Iout(avg)とIout1ないしIout2を比較することで、出力電流値の偏り(差があるか)を検出する。そして、制御部101は、出力電流値の偏りをもとにクロック位相調整部102に対し、クロック位相シフト量を設定する。
制御部101は、例えば、CPU(プロセッサー)、メモリ、補助記憶装置などにより構成することができる。制御部101の各機能は、補助記憶装置に格納されたプログラムをメモリにロードし、CPUが実行することにより実現される。ただし、制御部101の
一部または全部の機能をASICやFPGAで実現することもできる。また、電源制御用のICやディスクリートの回路素子の組み合わせにより実現してもよい。
制御部101は、例えば、CPU(プロセッサー)、メモリ、補助記憶装置などにより構成することができる。制御部101の各機能は、補助記憶装置に格納されたプログラムをメモリにロードし、CPUが実行することにより実現される。ただし、制御部101の
一部または全部の機能をASICやFPGAで実現することもできる。また、電源制御用のICやディスクリートの回路素子の組み合わせにより実現してもよい。
本実施例では、平均出力電流Iout(avg)を基準電流として、Iout1ないしIout2と比較して出力電流の偏り(差があるか)を検出した。しかし、2つのDC−DCスイッチング電源の出力電流値の偏りを検出する場合、1チャンネルあたりの平均電流Iout(avg)を算出することなく、出力電流Iout1と出力電流Iout2を比較することで偏りを検出することもできる。この場合、基準電流は出力電流Iout1となる。
クロック位相調整部102の構成例を図2に示す。クロック位相調整部102は、同期クロック出力部104から出力された同期クロックの位相を調整して、同期クロック入力部116へ入力する。プログラマブルタイミング素子を用いた構成例で、入力された同期クロックに対して180degを中心に、1/2degを1ステップとして、150〜210degの範囲で同期クロック位相の調整を可能にしている。なお、本実施例では1ステップを1/2degとしたが、これは一例であり、必要に応じて1ステップの位相シフト量を変更してもよい。制御部101とクロック位相調整部102内のステップコントローラ201との通信は、例えばシリアル通信にて行う。シリアル通信の例としては、I2C(Inter−Integrated Circuit、登録商標)やSPI(Ser
ial Peripheral Interface、登録商標)が挙げられる。なお、同期クロックの位相シフトの方法は、本実施例の方法に限定されるものではない。同期クロックの位相をシフトコントロールできれば他の方法でも構わない。
なお、本実施例では、制御部101及びクロック位相調整部102が、DC−DCスイッチング電源のスイッチング動作の位相制御手段として機能する。
ial Peripheral Interface、登録商標)が挙げられる。なお、同期クロックの位相シフトの方法は、本実施例の方法に限定されるものではない。同期クロックの位相をシフトコントロールできれば他の方法でも構わない。
なお、本実施例では、制御部101及びクロック位相調整部102が、DC−DCスイッチング電源のスイッチング動作の位相制御手段として機能する。
(処理フロー)
続いて、図3のフローチャートを用いて、同期クロック位相シフト量の調整制御について説明する。
ステップS301では、制御部101がクロック位相調整部102の同期クロック位相シフト量を180degに設定し、2フェーズ電源をオンする。
ステップS302では、2フェーズ電源が規定の出力電圧まで上昇後、制御部101が第1の電流検出部105で得られる出力電流Iout1と第2の電流検出部117から得られる出力電流Iout2を取得する。
ステップS303では、制御部101が出力電流Iout1及びIout2をもとにDC−DCスイッチング電源1チャンネルあたりの平均出力電流Iout(avg)を算出する。
続いて、図3のフローチャートを用いて、同期クロック位相シフト量の調整制御について説明する。
ステップS301では、制御部101がクロック位相調整部102の同期クロック位相シフト量を180degに設定し、2フェーズ電源をオンする。
ステップS302では、2フェーズ電源が規定の出力電圧まで上昇後、制御部101が第1の電流検出部105で得られる出力電流Iout1と第2の電流検出部117から得られる出力電流Iout2を取得する。
ステップS303では、制御部101が出力電流Iout1及びIout2をもとにDC−DCスイッチング電源1チャンネルあたりの平均出力電流Iout(avg)を算出する。
ステップS304では、制御部101が平均出力電流Iout(avg)と出力電流Iout2を比較する。平均出力電流Iout(avg)と出力電流Iout2の差がなければ(ステップS304:YES)、ステップS310に進む。平均出力電流Iout(avg)と出力電流Iout2の差が許容範囲外であれば(ステップS304:NO)、ステップS305に進む。ここで許容範囲を設けるのは、実際には2つのDC−DCスイッチング電源の出力電流値を完全に一致させることは難しいからである。そこで、平均出力電流Iout(avg)と出力電流Iout2の差がないと判定する基準を設計許容範囲(例えば、±5%)と定める。許容範囲内に収まる場合は、2つの出力電流値を平均化できたと判定し、同期クロック位相の調整を行わない。
続いてステップS305では、平均出力電流Iout(avg)と出力電流Iout2の比較を行う。平均出力電流Iout(avg)と出力電流Iout2の関係がIout(avg)<Iout2の場合(ステップS305:YES)、ステップS306に進む
。逆の関係であるIout(avg)>Iout2の場合は(ステップS305:NO)、ステップS308に進む。
。逆の関係であるIout(avg)>Iout2の場合は(ステップS305:NO)、ステップS308に進む。
ステップS306では、制御部101がクロック位相調整部102に対する同期クロック位相シフト量の設定がシフト量下限値である150degであるか判定する。既に下限値である場合は(ステップS306:YES)、これ以上の位相シフト量を小さくすることができないため、ステップS310に進み、そうではなく位相シフトが可能な場合は(ステップS306:NO)、ステップS307に進む。
ステップS307では制御部101がクロック位相調整部の同期クロック位相シフト量を−1/2degする設定変更を行い、ステップS310に進む。
ステップS307では制御部101がクロック位相調整部の同期クロック位相シフト量を−1/2degする設定変更を行い、ステップS310に進む。
ステップS308では、制御部101がクロック位相調整部102に対する同期クロック位相シフト量の設定がシフト量上限値である210degであるか判定する。既に上限値である場合は(ステップS308:YES)、これ以上の位相シフト量を大きくすることができないため、ステップS310に進み、そうではなく位相シフトが可能な場合は(ステップS308:NO)ステップS309に進む。
ステップS309では制御部101がクロック位相調整部のクロック位相シフト量を+1/2degする設定変更を行い、ステップS310に進む。
ステップS309では制御部101がクロック位相調整部のクロック位相シフト量を+1/2degする設定変更を行い、ステップS310に進む。
ステップS306及びステップS308で示したように、DC−DCスイッチング電源のスイッチング動作の位相の調整可能な範囲は、上限値及び下限値を有する。上限値及び下限値が存在することによって、例えば、位相調整したDC−DCスイッチング電源のスイッチング動作が他のDC−DCスイッチング電源と同位相になることを防止できる。
ステップS310では、2フェーズ電源がオンしている状態が判定し、オン状態のままであればステップS302に戻り、2フェーズ電源がオンしている間はステップS302からステップS310までの処理を繰り返す。処理を繰り返すことで、出力電流Iout1と出力電流Iout2の差が小さくなり、出力電流Iout1と出力電流Iout2が平均化される。2フェーズ電源がオフする場合、本フロー処理を終了する。
図3のフローチャートで示したように、本実施例では、出力電流Iout2が基準電流値(本実施例では平均出力電流Iout(avg))よりも大きい場合に、第2のDC−DCスイッチング電源のスイッチング動作の位相を進ませる。また、出力電流Iout2が基準電流値よりも小さい場合に、第2のDC−DCスイッチング電源のスイッチング動作の位相を遅らせる。
本実施例の効果について図4および図5を用いて説明を行う。まず図4を用いてIout1<Iout2の関係にある場合の2フェーズ電源の動作変化について詳細に説明する。
図4上図のDC−DCスイッチング電源動作はスイッチング位相Θpdを180degとして動作している場合で、部品バラツキや負荷インピーダンスの違いといった要因でIout1<Iout2と出力電流値に偏りを持った動作をしている。ここで、スイッチング位相差Θpdは、第1のDC−DCスイッチング電源と第2のDC−DCスイッチング電源のスイッチング動作の位相差である。
これに対し本実施例を適用する。図4下図で示すように、Iout1<Iout2の関係にあるので、クロック位相調整部102で同期クロック位相シフト量を180degよりも小さくする制御が働き、スイッチング位相Θpdが180deg−αと小さくなる。その結果、時間T2が時間T2’へと短くなり、この期間に消費される電荷量が減少する
。時間T2’の電荷量減少により、時間T3’のQ2HオンによりVin給電を受ける電荷量を減少させることができる。これによりIin2、IL2の電流が減少する。また逆に時間T4が時間T4’へと長くなり、この期間に消費される電荷量が増加する。時間T4’の電荷量増加により、時間T1’のQ1HオンによりVin給電を受ける電荷量を増加させることができる。これによりIin1、IL1の電流値が増加する。これにより出力電流Iout1と出力電流Iout2の差が小さくなり、2つの出力電流値を平均化することができる。
。時間T2’の電荷量減少により、時間T3’のQ2HオンによりVin給電を受ける電荷量を減少させることができる。これによりIin2、IL2の電流が減少する。また逆に時間T4が時間T4’へと長くなり、この期間に消費される電荷量が増加する。時間T4’の電荷量増加により、時間T1’のQ1HオンによりVin給電を受ける電荷量を増加させることができる。これによりIin1、IL1の電流値が増加する。これにより出力電流Iout1と出力電流Iout2の差が小さくなり、2つの出力電流値を平均化することができる。
続いて、図5を用いてIout1>Iout2の関係にある場合の2フェーズ電源の動作変化について詳細に説明する。図5上図のDC−DCスイッチング電源動作はスイッチング位相Θpdを180degシフトして動作している場合である。第1のDC−DCスイッチング電源からみた負荷インピーダンスが第2のDC−DCスイッチング電源からみた負荷インピーダンスより小さいことで、Iout1>Iout2と出力電流値に偏りを持った動作をしている。
これに対し本実施例を適用すると図5下図で示すように、Iout1>Iout2の関係にあるので、クロック位相調整部102で同期クロック位相シフト量を180degよりも大きくする制御が働く。その結果、スイッチング位相Θpdが180deg+αと大きくなる。その結果、時間T2が時間T2’へと長くなり、この期間に消費される電荷量が増加する。時間T2’の電荷量増加により、時間T3’のQ2HオンによりVin給電を受ける電荷量を増加させることができる。これによりIin2、IL2の電流値が増加する。また逆に時間T4が時間T4’へと短くなり、この期間に消費される電荷量が減少する。時間T4’の電荷量減少により、時間T1’のQ1HオンによりVin給電を受ける電荷量を減少させることができる。これによりIin1、IL1の電流値が減少する。これによりIout1=Iout2の関係に収束し、2つの出力電流値を平均化することができる。
本実施例では、DC−DCスイッチング電源の動作クロックと同期クロックが一致し、クロック位相を調整することで2つのDC−DCスイッチング電源のスイッチングタイミングをシフトさせた。しかし、動作クロックと同期クロックは必ずしも同じ周波数である必要はなく、同期が取れるものであればよい。例えば、動作クロックは500kHzで、同期クロックを分周して生成する100Hzであってもよい。この場合、位相シフト量は、同期クロックのシフト時間によって調整することができる。
以上述べた通り、2つのDC−DCスイッチング電源を並列接続し2フェーズ動作させる場合、電圧オフセットによる補正をかけることなく、2つの出力電流値を平均化することができる。この場合、オフセット電圧補償した場合の電圧変動という弊害のない出力電圧を得ることができる。
以上述べた通り、2つのDC−DCスイッチング電源を並列接続し2フェーズ動作させる場合、電圧オフセットによる補正をかけることなく、2つの出力電流値を平均化することができる。この場合、オフセット電圧補償した場合の電圧変動という弊害のない出力電圧を得ることができる。
<実施例2>
以下、実施例2について説明する。
実施例1では、スイッチング位相Θpdのシフト量調整を、クロック位相調整部102にて第1のDC−DCスイッチング電源の動作クロックの位相をシフトし、第2のDC−DCスイッチング電源の動作クロックとすることで実現した。これに対し、実施例2では第1のDC−DCスイッチング電源及び第2のDC−DCスイッチング電源の同期クロックに外部クロックを用いて、同期動作を実現する。
以下、実施例2について説明する。
実施例1では、スイッチング位相Θpdのシフト量調整を、クロック位相調整部102にて第1のDC−DCスイッチング電源の動作クロックの位相をシフトし、第2のDC−DCスイッチング電源の動作クロックとすることで実現した。これに対し、実施例2では第1のDC−DCスイッチング電源及び第2のDC−DCスイッチング電源の同期クロックに外部クロックを用いて、同期動作を実現する。
(構成)
以下、マルチフェーズ電源の一例として図6の2フェーズ電源600のブロック図を用いて、実施例1との差分について説明する。実施例2では、第1のDC−DCスイッチング電源は同期クロック出力部104ではなく、第1の同期クロック入力部603を有する
。また、第2のDC−DCスイッチング電源は同期クロック入力部116と同機能である第2の同期クロック入力部605を有する。つまり、第1のスイッチングコントローラ602と第2のスイッチングコントローラ604は同一となり、第1のDC−DCスイッチング電源と第2のDC−DCスイッチング電源は同一構成で実現できる。そして、2つのDC−DCスイッチング電源の同期クロックを生成するため、位相差クロック生成部601を設ける。各DC−DCスイッチング電源の構成を共通化することによって、部品点数の削減などにより、コストダウンを期待することができる。
以下、マルチフェーズ電源の一例として図6の2フェーズ電源600のブロック図を用いて、実施例1との差分について説明する。実施例2では、第1のDC−DCスイッチング電源は同期クロック出力部104ではなく、第1の同期クロック入力部603を有する
。また、第2のDC−DCスイッチング電源は同期クロック入力部116と同機能である第2の同期クロック入力部605を有する。つまり、第1のスイッチングコントローラ602と第2のスイッチングコントローラ604は同一となり、第1のDC−DCスイッチング電源と第2のDC−DCスイッチング電源は同一構成で実現できる。そして、2つのDC−DCスイッチング電源の同期クロックを生成するため、位相差クロック生成部601を設ける。各DC−DCスイッチング電源の構成を共通化することによって、部品点数の削減などにより、コストダウンを期待することができる。
位相差クロック生成部601の構成例を図7に示す。プログラマブルタイミング素子を用いた構成はクロック位相調整部102と同様である。入力クロックは外付けするクロック発振器から入力するか、制御部101で生成、出力するクロックを用いて実現する。第1の出力クロックは位相シフトされない同期クロックで、第1の同期クロック入力部603に入力する。第2の出力クロックはクロック位相をシフトした調整後の同期クロックで、第2の同期クロック入力部605に入力する。クロック位相シフト量の設定制御は実施例1と共通なため、説明を省略する。
なお、本実施例では、制御部101及び位相差クロック生成部601が、位相制御手段として機能する。
なお、本実施例では、制御部101及び位相差クロック生成部601が、位相制御手段として機能する。
以上述べた通り、2つのDC−DCスイッチング電源を並列接続し2フェーズ動作させる場合、電圧オフセットによる補正をかけることなく、2つの出力電流値を平均化することができる。この場合、オフセット電圧補償した場合の電圧変動という弊害のない出力電圧を得ることができる。また、本実施例の構成によれば、2つのDC−DCスイッチング電源を共通化することにより、例えば、部品点数の削減によるコストダウンが期待できる。
<実施例3>
以下、本発明の実施例3について説明する。
実施例1、実施例2は2つのDC−DCスイッチング電源を並列接続した2フェーズ電源構成であったのに対し、実施例3は4つ並列接続したマルチフェーズ電源に本発明を適用した場合の例である。
以下、本発明の実施例3について説明する。
実施例1、実施例2は2つのDC−DCスイッチング電源を並列接続した2フェーズ電源構成であったのに対し、実施例3は4つ並列接続したマルチフェーズ電源に本発明を適用した場合の例である。
(構成)
以下、図8のマルチフェーズ電源800のブロック図を用いて、実施例2との差分について説明する。マルチフェーズ電源は、第1のDC−DCスイッチング電源802、第2のDC−DCスイッチング電源803、第3のDC−DCスイッチング電源804、第4のDC−DCスイッチング電源805が並列接続されて構成される。また、各DC−DCスイッチング電源は、位相クロック生成部801からの同期クロックを受け、同期動作する。各DC−DCスイッチング電源の構成は、実施例2と同様に同一構成で実現できる。
以下、図8のマルチフェーズ電源800のブロック図を用いて、実施例2との差分について説明する。マルチフェーズ電源は、第1のDC−DCスイッチング電源802、第2のDC−DCスイッチング電源803、第3のDC−DCスイッチング電源804、第4のDC−DCスイッチング電源805が並列接続されて構成される。また、各DC−DCスイッチング電源は、位相クロック生成部801からの同期クロックを受け、同期動作する。各DC−DCスイッチング電源の構成は、実施例2と同様に同一構成で実現できる。
位相差クロック生成部801の構成例を図9に示す。4チャンネルからなるマルチフェーズ電源の場合、各々のDC−DCスイッチング電源のスイッチング位相を90degずつシフト動作させることで4フェーズ動作を実現する。そのため位相差クロック生成部801は、第1から第4の出力クロックを生成する。第1の出力クロックは、基準となる入力クロックを位相シフトすることなく出力する。第2の出力クロックはクロック位相初期値を90degに±30degの範囲で位相シフト可能なクロックである。第3の出力クロッククロック位相初期値を180degに±30degの範囲で位相シフト可能なクロックである。第4の出力クロックは、クロック位相初期値を270degに±30degの範囲で位相シフト可能なクロックである。
なお、本実施例では、制御部101及び位相差クロック生成部801が、位相制御手段として機能する。
なお、本実施例では、制御部101及び位相差クロック生成部801が、位相制御手段として機能する。
(処理フロー)
続いて、図10のフローチャートを用いて、マルチフェーズ電源のクロック位相シフト量の調整制御について説明する。
続いて、図10のフローチャートを用いて、マルチフェーズ電源のクロック位相シフト量の調整制御について説明する。
ステップS1001では、制御部101がクロック位相調整部801のクロック位相シフト量を初期値である90deg、180deg、270degに設定し、マルチフェーズ電源をオンする。また、位相シフト量の調整を第2のDC−DCスイッチング電源803からの開始するため、チャンネル番号NをN=2とする。
ステップS1002では、マルチフェーズ電源が規定の出力電圧まで上昇後、制御部101が各DC−DCスイッチング電源から得られる出力電流Iout1、Iout2、Iout3及びIout4を取得する。ステップS1003では、出力電流Iout1、Iout2、Iout3及びIout4をもとにDC−DCスイッチング電源1チャンネルあたりの平均出力電流Iout(avg)を算出する。
ステップS1004〜ステップS1010では、実施例1で説明したステップS304〜ステップS309と同様に、平均出力電流Iout(avg)と指定チャンネルの出力電流Iout(N)の比較結果から同期クロック位相のシフト量を決定する。
続いてステップS1011では、クロック位相を調整するチャンネルを切替えるため、チャンネル番号N(N=2,3,4)を変更する。N=2及び3の時は+1し、N=4の場合はN=2に変更する。そして、ステップS1002に戻る。これによって、調整対象となるチャンネルが順に切替り、ループ処理が働く。この結果、Iout1、Iout2、Iout3及びIout4の差分が小さくなり、4つの出力電流値を平均化することができる。
以上述べた通り、複数のDC−DCスイッチング電源を並列接続しマルチフェーズ動作させる場合、電圧オフセットによる補正をかけることなく、各DC−DCスイッチング電源の出力電流値を平均化することができる。この場合、オフセット電圧補償した場合の電圧変動という弊害のない出力電圧を得ることができる。
なお、本実施例ではDC−DCスイッチング電源が4チャンネルの場合について説明したが、本実施例はチャンネル数が2以上のマルチフェーズ電源に適用が可能である。
なお、本実施例ではDC−DCスイッチング電源が4チャンネルの場合について説明したが、本実施例はチャンネル数が2以上のマルチフェーズ電源に適用が可能である。
(その他の実施例)
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
なお、実施例1〜3はあくまで一例であり、本発明の要旨の範囲内で実施例1〜3の構成を適宜変形したり変更したりすることにより得られる構成も、本発明に含まれる。実施例1〜3の構成を適宜組み合わせて得られる構成も、本発明に含まれる。
100 2フェーズ電源
101 制御部
102 クロック位相調整部
105 第1の電流検出部
117 第2の電流検出部
800 マルチフェーズ電源
801 位相差クロック生成部
802 第1のDC−DCスイッチング電源
803 第2のDC−DCスイッチング電源
804 第3のDC−DCスイッチング電源
805 第4のDC−DCスイッチング電源
101 制御部
102 クロック位相調整部
105 第1の電流検出部
117 第2の電流検出部
800 マルチフェーズ電源
801 位相差クロック生成部
802 第1のDC−DCスイッチング電源
803 第2のDC−DCスイッチング電源
804 第3のDC−DCスイッチング電源
805 第4のDC−DCスイッチング電源
Claims (17)
- 並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数のDC−DCスイッチング電源と、
各DC−DCスイッチング電源の出力電流値を検出する検出手段と、
前記検出手段が検出した前記出力電流値に基づいて、各DC−DCスイッチング電源のスイッチング動作の位相を調整することにより、各DC−DCスイッチング電源の出力電流値を平均化する位相制御手段と、
を備えることを特徴とするマルチフェーズ電源。 - 前記複数のDC−DCスイッチング電源は、同期クロックによって同期制御され、前記同期クロックを出力する出力部を備える第1のDC−DCスイッチング電源と、前記同期クロックが入力される入力部を備える第2のDC−DCスイッチング電源と、を含み、
前記位相制御手段は、前記出力部から出力された同期クロックの位相を調整して、前記入力部へ入力する
ことを特徴とする請求項1に記載のマルチフェーズ電源。 - 前記複数のDC−DCスイッチング電源は、同期クロックによって同期制御され、前記同期クロックが入力される入力部を備える第1のDC−DCスイッチング電源と第2のDC−DCスイッチング電源と、を含み、
前記位相制御手段は、
前記同期クロックを前記第1のDC−DCスイッチング電源の前記入力部に入力し、
前記同期クロックの位相を調整し、調整後の前記同期クロックを前記第2のDC−DCスイッチング電源の前記入力部に入力する
ことを特徴とする請求項1に記載のマルチフェーズ電源。 - 前記位相制御手段は、前記検出手段が検出した出力電流値に基づいて基準電流値を決定し、前記複数のDC−DCスイッチング電源のうち前記基準電流値と異なる電流値を出力するDC−DCスイッチング電源のスイッチング動作の位相を調整する
ことを特徴とする請求項2または3に記載のマルチフェーズ電源。 - 前記基準電流値は、前記第1のDC−DCスイッチング電源の出力電流値である
ことを特徴とする請求項4に記載のマルチフェーズ電源。 - 前記基準電流値は、前記複数のDC−DCスイッチング電源の出力電流値の平均値である
ことを特徴とする請求項4に記載のマルチフェーズ電源。 - 前記位相制御手段は、
前記出力電流値が前記基準電流値よりも大きいDC−DCスイッチング電源のスイッチング動作の位相を進め、
前記出力電流値が前記基準電流値よりも小さいDC−DCスイッチング電源のスイッチング動作の位相を遅らせる
ことを特徴とする請求項4〜6のうちいずれか1項に記載のマルチフェーズ電源。 - 前記複数のDC−DCスイッチング電源のスイッチング動作の位相の調整可能な範囲は、上限値及び下限値を有する
ことを特徴とする請求項1〜7のうちいずれか1項に記載のマルチフェーズ電源。 - 並列に接続され、互いに異なる位相でスイッチング動作するよう同期制御された複数の
DC−DCスイッチング電源を備えるマルチフェーズ電源の制御方法であって、
各DC−DCスイッチング電源の出力電流値を検出する検出ステップと、
前記検出ステップにおいて検出された前記出力電流値に基づいて、各DC−DCスイッチング電源のスイッチング動作の位相を調整することにより、各DC−DCスイッチング電源の出力電流値を平均化する位相制御ステップと、
を含むことを特徴とするマルチフェーズ電源の制御方法。 - 前記複数のDC−DCスイッチング電源は、同期クロックによって同期制御され、前記同期クロックを出力する出力部を備える第1のDC−DCスイッチング電源と、前記同期クロックが入力される入力部を備える第2のDC−DCスイッチング電源と、を含み、
前記位相制御ステップでは、前記出力部から出力された同期クロックの位相が調整され、前記入力部へ入力される
ことを特徴とする請求項9に記載のマルチフェーズ電源の制御方法。 - 前記複数のDC−DCスイッチング電源は、同期クロックによって同期制御され、前記同期クロックが入力される入力部を備える第1のDC−DCスイッチング電源と第2のDC−DCスイッチング電源と、を含み、
前記位相制御ステップでは、
前記同期クロックが前記第1のDC−DCスイッチング電源の前記入力部に入力され、
前記同期クロックの位相が調整され、調整後の前記同期クロックが前記第2のDC−DCスイッチング電源の前記入力部に入力される
ことを特徴とする請求項9に記載のマルチフェーズ電源の制御方法。 - 前記位相制御ステップでは、前記検出ステップにおいて検出された出力電流値に基づいて基準電流値が決定され、前記複数のDC−DCスイッチング電源のうち前記基準電流値と異なる電流値を出力するDC−DCスイッチング電源のスイッチング動作の位相が調整される
ことを特徴とする請求項10または11に記載のマルチフェーズ電源の制御方法。 - 前記基準電流値は、前記第1のDC−DCスイッチング電源の出力電流値である
ことを特徴とする請求項12に記載のマルチフェーズ電源の制御方法。 - 前記基準電流値は、前記複数のDC−DCスイッチング電源の出力電流値の平均値である
ことを特徴とする請求項12に記載のマルチフェーズ電源の制御方法。 - 前記位相制御ステップでは、
前記出力電流値が前記基準電流値よりも大きいDC−DCスイッチング電源のスイッチング動作の位相を進める制御が施され、
前記出力電流値が前記基準電流値よりも小さいDC−DCスイッチング電源のスイッチング動作の位相を遅らせる制御が施される
ことを特徴とする請求項12〜14のうちいずれか1項に記載のマルチフェーズ電源の制御方法。 - 前記複数のDC−DCスイッチング電源のスイッチング動作の位相の調整可能な範囲は、上限値及び下限値を有する
ことを特徴とする請求項9〜15のうちいずれか1項に記載のマルチフェーズ電源の制御方法。 - 請求項9〜16のいずれか1項に記載のマルチフェーズ電源の制御方法の各ステップをコンピュータに実行させることを特徴とするプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016058086A JP2017175752A (ja) | 2016-03-23 | 2016-03-23 | マルチフェーズ電源及びマルチフェーズ電源の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016058086A JP2017175752A (ja) | 2016-03-23 | 2016-03-23 | マルチフェーズ電源及びマルチフェーズ電源の制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017175752A true JP2017175752A (ja) | 2017-09-28 |
Family
ID=59973378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016058086A Pending JP2017175752A (ja) | 2016-03-23 | 2016-03-23 | マルチフェーズ電源及びマルチフェーズ電源の制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017175752A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020171160A (ja) * | 2019-04-04 | 2020-10-15 | 株式会社デンソー | 電子制御装置 |
-
2016
- 2016-03-23 JP JP2016058086A patent/JP2017175752A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020171160A (ja) * | 2019-04-04 | 2020-10-15 | 株式会社デンソー | 電子制御装置 |
JP7283185B2 (ja) | 2019-04-04 | 2023-05-30 | 株式会社デンソー | 電子制御装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6783535B2 (ja) | クロック補正装置及びクロック補正方法 | |
TWI516907B (zh) | 電流分享之相位的增加與移除 | |
JP5802638B2 (ja) | 昇降圧型電源回路 | |
US20160164414A1 (en) | Multi-phase interleaved converter with automatic current-sharing function and control method therefor | |
TWI483506B (zh) | 電流分享期間具有改良式傾斜之負載點調節器、方法及分散式電源管理系統 | |
US8148965B2 (en) | Power controller for supplying power voltage to functional block | |
TWI504092B (zh) | Low Noise Multiple Output Power Supply Circuit and Its Control Method | |
JP2004328721A (ja) | 遅延固定ループ回路 | |
JP2014171351A (ja) | 電源回路 | |
JP2004220602A (ja) | デューティ補正回路を備えたアナログ遅延固定ループ | |
JP2008135835A (ja) | Pll回路 | |
KR20160134589A (ko) | 펄스 폭 변조 스위칭 주파수의 동기화 개선을 위한 스위치트 전력 컨버터 | |
JP2008289317A (ja) | 並列多重チョッパの制御装置 | |
JP2009273206A (ja) | 無停電電源装置の位相同期制御方法 | |
JP5500227B2 (ja) | クロック生成回路、及びクロック生成方法 | |
JP2017175752A (ja) | マルチフェーズ電源及びマルチフェーズ電源の制御方法 | |
CN111130320A (zh) | 用于使转换器相的电流平衡的系统和方法 | |
JP2010226871A (ja) | 電力供給システム | |
JP2005100269A (ja) | 半導体集積回路 | |
TWI392236B (zh) | 時脈產生電路、晶片與時脈產生方法 | |
KR101550529B1 (ko) | 2단계 지연 고정 루프를 이용한 동기식 직류-직류 벅 변환기 및 전파 지연 시간 보상 방법 | |
JP2017085858A (ja) | Dc/dcコンバータおよびその制御回路、システム電源 | |
JP2017046203A (ja) | 半導体デバイス | |
JP2009014363A (ja) | 半導体試験装置 | |
JP2003243980A (ja) | Pll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20181116 |