JP2017139372A - 素子チップの製造方法および素子チップ - Google Patents

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Abstract

【課題】実装過程における導電性材料の這い上がりを抑制することができる素子チップの製造方法を提供することを目的とする。【解決手段】複数の素子領域を有する基板１を分割して複数の素子チップ１０を製造する素子チップの製造方法にて用いられるプラズマ処理工程において、基板を第１のプラズマに晒すことにより、基板を素子チップ１０に分割し、第１の面１０ａ、第２の面１０ｂおよび複数の凸部が形成された側面１０ｃを備える素子チップ１０がキャリア４上に互いに間隔をあけて保持された状態とし、素子チップ１０を第２のプラズマに晒すことにより素子チップ１０の側面１０ｃに保護膜１２ｃを形成し、この保護膜形成において保護膜１２ｃによって少なくとも側面１０ｃに形成された凸部を被覆し、実装過程における側面１０ｃへの導電性材料の這い上がりを抑制する。【選択図】図２

Description

本発明は、複数の素子領域を有する基板を素子領域毎に分割して素子チップを製造する素子チップの製造方法および素子チップに関するものである。
半導体素子などの素子チップは、複数の素子領域を有するウェハ状の基板から個片に分割されて製造される（例えば特許文献１参照）。この特許文献に示す先行技術では、まず回路が形成されたウェハの表面がバックグラインドテープに貼り付けられた状態でウェハの裏面を研磨し、さらにエッチングによってウェハを薄化する。そしてこの後に素子領域に相当する部分にレジスト層を形成してマスキングし、プラズマエッチングを施すことにより、ウェハを個片の半導体素子に分離するようにしている。
特開２００２−９３７５２号公報
上述のようにしてウェハ状の基板から切り出された個片状の素子チップはパッケージングが施されてデバイス装置として用いられるほか、ＷＬＣＳＰ（ウエハレベルチップサイズパッケージ）など素子チップそのままの形態で電子部品実装工程に送られる場合がある。このような場合には、素子チップは回路形成面を接合用のクリーム半田や銀ペースト等の導電性材料に直接接触させる形で実装される。この実装過程においては、素子チップ搭載時に押し広げられた導電性材料が回路形成面の接合部位のみならず、素子チップの側面や裏面まで濡れ広がる、いわゆる「這い上がり」が生じる場合がある。このような導電性材料の這い上がりは、隣接する電極間での短絡や素子チップの側面に不要な電気回路を形成して消費電流の増大を招くなど、各種の不具合の原因となる。このため、このような実装過程における導電性材料の這い上がりを抑制することが求められていた。
そこで本発明は、実装過程における導電性材料の這い上がりを抑制することができる素子チップの製造方法を提供することを目的とする。
本発明の素子チップの製造方法は、分割領域で画定された複数の素子領域を有する第１の面と前記第１の面と反対側の第２の面とを備える基板を、前記分割領域で分割して複数の素子チップを形成する素子チップの製造方法であって、前記第１の面の側がキャリアに支持されるとともに、前記素子領域と対向する前記第２の面の領域を覆い且つ前記分割領域と対向する前記第２の面の領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、前記プラズマ処理工程は、前記第２の面を第１のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第１の面に達するまでエッチングして前記基板を素子チップに分割し、前記第１の面、前記第２の面および前記第１の面と前記第２の面とを結ぶとともに複数の凸部が形成された側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持された状態とする分割工程と、前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で前記素子チップを第２のプラズマに晒すことにより、前記素子チップの前記側面に保護膜を形成する保護膜形成工程とを含み、前記保護膜形成工程において、前記保護膜は少なくとも前記凸部を被覆する。
本発明の素子チップの製造方法は、分割領域で画定された複数の素子領域を有する第１の面と前記第１の面と反対側の第２の面とを備える基板を、前記分割領域で分割して複数の素子チップを形成する素子チップの製造方法であって、前記第２の面の側がキャリアに支持されるとともに、前記素子領域を覆い且つ前記分割領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、前記プラズマ処理工程は、前記第１の面を第１のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第２の面に達するまでエッチングして前記基板を素子チップに分割し、前記第１の面、前記第２の面および前記第１の面と前記第２の面とを結ぶとともに複数の凸部が形成された側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持された状態とする分割工程と、前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で前記素子チップを第２のプラズマに晒すことにより、前記素子チップの前記側面に保護膜を形成する保護膜形成工程とを含み、前記保護膜形成工程において、前記保護膜は少なくとも前記凸部を被覆する。
本発明の素子チップは、素子領域を有する第１の面と、前記第１の面と反対側の第２の面と、前記第１の面と前記第２の面とを結ぶ側面とを備える素子チップであって、前記側面には複数の凸部が形成されており、前記側面の少なくとも前記凸部は保護膜で被覆されている。
本発明によれば、実装過程における導電性材料の這い上がりを抑制することができる。
本発明の一実施の形態の素子チップの製造方法における第１実施例の工程説明図 本発明の一実施の形態の素子チップの製造方法における第１実施例の工程説明図 本発明の一実施の形態の素子チップの製造方法において使用されるプラズマエッチング装置の構成説明図 本発明の一実施の形態の素子チップの製造方法におけるエッチング溝形成過程の説明図 本発明の一実施の形態の素子チップの製造方法における素子チップの側面形状の説明図 本発明の一実施の形態の素子チップの製造方法における素子チップの側面形状の説明図 本発明の一実施の形態の素子チップの製造方法における第２実施例の工程説明図 本発明の一実施の形態の素子チップの製造方法における第２実施例の工程説明図 本発明の一実施の形態の素子チップの製造方法によって製造された素子チップの構成説明図
次に本発明の実施の形態を図面を参照して説明する。まず本実施の形態の素子チップの製造方法における第１実施例について、図１、図２を参照して説明する。ここで示す素子チップの製造方法は、分割領域で画定された複数の素子領域を有する第１の面と、この第１の面と反対側の第２の面とを備える基板を、分割領域で分割して複数の素子チップを形成するものである。
図１（ａ）に示すように、基板１は素子部２を有する複数の素子チップ１０（図１（ｃ）参照）が作り込まれたウェハ状の基板である。基板１において素子部２が形成された素子面である第１の面１ａには、分割領域１ｃで画定された複数の素子領域２ａが設定されている。基板１は素子チップ製造のための準備工程に送られ、以下に説明するように、キャリア４による支持とマスク形成が行われる。キャリア４としては、ダイシングフレームで保持されたダイシングテープや、保持面４ａに接着層を備えた支持基板を例示することができる。
この準備工程では、図１（ｂ）に示すように、第２の面１ｂにプラズマダイシングにおいてマスクとして機能するレジストマスクや表面保護膜などによって耐エッチング層３が形成される。すなわち第２の面１ｂには、素子領域２ａと対向する第２の面１ｂの領域を覆い且つ分割領域１ｃと対向する第２の面１ｂの領域１ｄを露出させるように、耐エッチング層３が形成される。また、基板１の第１の面１ａの側がキャリア４の保持面４ａに支持される。なお、準備工程におけるマスク形成は、キャリア４による支持の前に行ってもよいし、キャリア４による支持の後に行ってもよい。
このようにして準備工程が行われた後には、キャリア４に支持された基板１にプラズマ処理を施すためにキャリア４はプラズマ処理工程に送られる。このプラズマ処理工程において用いられるプラズマエッチング装置２０の構成について、図３を参照して説明する。図３において真空容器であるチャンバ２１の内部はプラズマ処理を行うための処理室２１ａであり、処理室２１ａの底部には処理対象である基板１を支持したキャリア４を載置するステージ２２が配置されている。チャンバ２１の頂部の上面には、上部電極としてのアンテナ２３が配置されており、アンテナ２３は第１の高周波電源部２４に電気的に接続されている。処理室２１ａ内のステージ２２はプラズマ処理のための下部電極としての機能も有しており、ステージ２２は第２の高周波電源部２５に電気的に接続されている。
チャンバ２１には、排気口２１ｃを介して真空排気部２７が接続されており、真空排気部２７を駆動することにより、処理室２１ａ内が真空排気される。さらに処理室２１ａは、ガス導入口２１ｂを介してプラズマ発生用ガス供給部２６が接続されている。本実施の形態に示すプラズマエッチング装置２０では、プラズマ処理の目的に応じて、複数種類のプラズマ発生用ガスを選択的に供給することが可能となっている。ここでは、プラズマ発生用ガスの種類として、第１のガス２６ａ、第２のガス２６ｂ、第３のガス２６ｃおよびアッシング用ガス２６ｄを選択可能となっている。
第１のガス２６ａとしては、ＳＦ６など、シリコンを対象とするエッチング効果に優れたものが用いられる。本実施の形態において第１のガス２６ａは、基板１をプラズマエッチングにより分割する第１のプラズマＰ１を発生させるために用いられる。第２のガス２６ｂとしては、Ｃ４Ｆ８、Ｃ２Ｆ６、ＣＦ４、Ｃ６Ｆ６、Ｃ６Ｆ４Ｈ２、ＣＨＦ３、ＣＨ２Ｆ２などのフッ化炭素を含むガスが用いられる。これらのガスはプラズマ処理により皮膜を形成するプラズマＣＶＤ用のガスとして用いられ、本実施の形態においては、基板１を分割した素子チップ１０の側面に保護膜を形成する目的で用いられる。
第３のガス２６ｃとしては、ＳＦ６ガス、酸素ガスやアルゴンガスなど物理的なエッチング効果に優れたものが用いられる。本実施の形態においては、前述の保護膜のうち不要な部分を除去するスパッタリング用途に用いられる。そしてアッシング用ガス２６ｄは酸素ガスであり、本実施の形態においては、マスク機能を終えた後の耐エッチング層３など樹脂膜を除去する目的で用いられる。
プラズマエッチング装置２０によるプラズマ処理においては、まずステージ２２上に処理対象の基板１をキャリア４とともに載置し、真空排気部２７を駆動して処理室２１ａ内を真空排気する。これとともに、プラズマ処理の目的に応じたプラズマ発生用ガスを、プラズマ発生用ガス供給部２６によって処理室２１ａ内に供給して所定圧力に維持する。そしてこの状態でアンテナ２３に第１の高周波電源部２４によって高周波電力を供給することにより、処理室２１ａ内には供給されたプラズマ発生用ガスの種類に応じたプラズマが発生する。このとき、第２の高周波電源部２５によって下部電極としてのステージ２２にバイアス電圧を印加することにより、処理室２１ａ内に発生するプラズマに対してステージ２２の方向への入射を促進するバイアス作用を及ぼすことができ、所望の特定方向へのプラズマ処理効果を強めて異方性エッチングを行うことが可能となっている。
プラズマ処理工程においては、まず前述の第１のガス２６ａを用いた第１のプラズマＰ１による処理が実行される。図１（ｃ）に示すように、基板１の第２の面１ｂを上述の第１のプラズマＰ１に晒すことにより、耐エッチング層３に覆われていない領域１ｄ（図１（ｂ）参照）の基板１をこの基板１の深さ方向に第１の面１ａに達するまでエッチングして（矢印ｅ参照）、各素子チップ１０を隔てるエッチング溝１１（図２（ａ）参照）を形成し、基板１を個片の素子チップ１０に分割する。すなわち基板１の状態においては第１の面１ａであった第１の面１０ａ、第２の面１ｂであった第２の面１０ｂおよび第１の面１０ａと第２の面１０ｂとを結ぶ側面１０ｃを備える素子チップ１０が、キャリア４上に互いに間隔をあけて保持された状態とする（分割工程）。
分割工程におけるエッチング条件は、基板１の材質に応じて適宜選択することができる。基板１がシリコン基板の場合、分割工程におけるエッチングには、いわゆるボッシュプロセスを用いることができる。ボッシュプロセスにおいては、基板１を形成するシリコンをエッチングするシリコンエッチングステップと、シリコンエッチングステップによりエッチングされた部分の内壁に堆積膜を堆積させる堆積膜堆積ステップと、堆積された堆積膜をエッチングする堆積膜エッチングステップとを順次繰り返す。これにより、耐エッチング層３に覆われていない領域１ｄを基板の深さ方向に垂直に掘り進むことができる。
このボッシュプロセスによるエッチング溝１１の形成過程について、図４を参照して説明する。図４（ａ）は、シリコンエッチングステップにおけるプラズマエッチングを示している。すなわち基板１の第２の面１ｂを第１のプラズマＰ１に晒すことにより、第２の面１ｂにおいて耐エッチング層３に覆われていない領域には第１のプラズマ（矢印ａ）による等方性エッチング作用によって略楕円断面の除去部１ｅが形成される。このシリコンエッチングステップの条件としては、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍで供給しながら、処理室２１ａ内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を５０〜２００Ｗ、処理時間を１０〜２０秒とすればよい。
次いで、堆積膜堆積ステップのためのプラズマ処理が実行される。すなわち図４（ｂ）に示すように、除去部１ｅ内を堆積膜堆積用のプラズマ（矢印ｂ）に晒すことにより、除去部１ｅの内面には堆積膜１ｆが形成される。堆積膜堆積ステップの条件としては、例えば、原料ガスとしてＣ４Ｆ８を１５０〜２５０ｓｃｃｍで供給しながら、処理室２１ａ内の圧力を１５〜２５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を０Ｗ、処理時間を５〜１５秒とすればよい。
次に堆積膜エッチングステップが実行される。すなわち図４（ｃ）に示すように、除去部１ｅ内において下面に位置する領域の堆積膜１ｆのみに堆積膜エッチング用プラズマ（矢印ｃ）を作用させて、この領域の堆積膜１ｆを異方性エッチングにより除去する。これにより、除去部１ｅの底面には、シリコンが露呈した部分除去部１ｇが形成される。堆積膜エッチングステップの条件としては、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍで供給しながら、処理室２１ａ内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を１００〜３００Ｗ、処理時間を２〜１０秒とすればよい。
この後、部分除去部１ｇが形成された後の基板１を対象として、再度シリコンエッチングステップが実行される。すなわち図４（ｄ）に示すように、堆積膜エッチングステップにて形成された部分除去部１ｇを、図４（ａ）と同様に第１のプラズマ（矢印ｄ）に晒す。これにより、第１のプラズマ（矢印ｄ）による等方性エッチング作用によって、除去部１ｅの底面と連通する略楕円断面の除去部１ｈが形成される。このようにして、シリコンエッチングステップ、堆積膜堆積ステップ、堆積膜エッチングステップを繰り返すことにより、シリコン基板を１０μｍ／分の速度で掘り進むことができる。このとき、除去部１ｅが次の除去部１ｈに遷移する境界部分には、エッチング溝１１の内壁面（基板１が素子チップ１０に分割された状態における側面１０ｃ）から突出した凸部Ｅが形成される。
すなわち本実施の形態に示すプラズマ処理工程においては、上述の分割工程が、基板１をエッチングするシリコンエッチングステップとこのシリコンエッチングステップによりエッチングされた部分の内壁に堆積膜を堆積させる堆積膜堆積ステップとを交互に繰り返す繰り返し工程を有する形態となっている。図５は、この繰り返し工程において形成される複数の凸部Ｅの形成形態を示している。
すなわち１回の繰り返し毎に１つの凸部Ｅが形成され、分割工程においては、図５（ａ）に示すように、素子チップ１０の側面１０ｃには複数段の凸部Ｅが形成される。図５（ｂ）は、図５（ａ）におけるＡ−Ａ矢視を示しており、素子チップ１０の側面１０ｃには、複数の凸部Ｅが、第２の面１０ｂ（または第２の面１０ｂに平行な第１の面１０ａ）に沿って複数の線状に形成される。
この後、個片の素子チップ１０において第２の面１０ｂを覆った状態の耐エッチング層３を除去するアッシングが行われる。すなわち、図２（ａ）に示すように、プラズマエッチング装置２０において処理室２１ａ内にアッシング用ガス２６ｄを用いたアッシング用プラズマを発生させ、樹脂を主成分とする耐エッチング層３をアッシングにより除去する。これにより、個片に分割された素子チップ１０の第２の面１０ｂが露呈された状態となる。
アッシングの条件は、耐エッチング層３の材料に応じて適宜選択することができる。例えば、耐エッチング層３がレジスト膜の場合、原料ガスとして酸素を１５０〜２５０ｓｃｃｍ、ＣＦ４を０〜５０ｓｃｃｍで供給しながら、処理室２１ａ内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を０〜３０Ｗとすればよい。この条件において１μｍ／分程度の速度で耐エッチング層３を除去することができる。
次いで上述の分割工程の後、保護膜形成工程が実行される。すなわちプラズマエッチング装置２０において、処理室２１ａ内で、フッ化炭素を含むガスである第２のガス２６ｂを用いた第２のプラズマＰ２を発生させ、図２（ｂ）に示すように、キャリア４上に互いに間隔をあけて保持された状態で、素子チップ１０を第２のプラズマＰ２に晒す。これにより、素子チップ１０の第２の面１０ｂ、側面１０ｃにはそれぞれ保護膜１２ｂ、１２ｃが形成される。そしてこれとともにキャリア４の上面にも同様組成の保護膜１２ｄが付着する。
これらの保護膜は、素子チップ１０を直接パッケージ基板などに接合する実装過程における導電性材料の這い上がりを抑制することを目的として形成されるものであるため、吸湿性が少なく組成が緻密なものであることが望まれる。本実施の形態では、これら保護膜の形成のために用いられる第２のプラズマＰ２の原料ガスとして、フッ化炭素を含むガスを用いることから、フッ素と炭素を含むフルオロカーボンを主成分とする膜が保護膜として形成され、吸湿性が少なく組成が緻密で密着性に優れた保護膜を形成することが可能となっている。なおこの保護膜形成工程において、キャリア４が載置されるステージ２２（図３参照）に高周波バイアスを印加する。これにより、素子チップ１０へのイオンの入射が促進され、より緻密で密着性の高い保護膜を形成することができる。
保護膜の形成条件としては、例えば、原料ガスとしてＣ４Ｆ８を１５０ｓｃｃｍ、Ｈｅを５０ｓｃｃｍで供給しながら、処理室２１ａ内の圧力を１５〜２５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を５０〜１５０Ｗとすればよい。この条件において３００秒処理することで、厚さ３μｍの保護膜を形成することができる。
本実施の形態では、原料ガスとして、フッ化炭素とヘリウムの混合ガスを用いるが、これは、ヘリウムを混合することにより、プラズマ中での原料ガスの乖離が促進され、その結果として、緻密で密着性の高い保護膜を形成できるためである。
なお、上記した条件例においては、原料ガスの全流量に対するＨｅ流量の比率が、２５％（＝５０／（１５０＋５０）×１００）である。この比率は、以下に説明するように、１０％から８０％の間であることが望ましい。すなわち原料ガスの全流量に対するＨｅ流量の比率が１０％より大きいと、プラズマ中での原料ガスの乖離が促進されやすく、その結果として、より緻密で密着性の高い保護膜を形成しやすくなる。一方で、原料ガスの全流量に対するＨｅ流量の比率が８０％より大きいと、原料ガスに占めるＣ４Ｆ８の比率が減少するため、保護膜形成に寄与するプラズマ中の成分（Ｃ，Ｆおよびそれらの化合物）の基板表面への供給が不足し、基板表面における保護膜の堆積速度が遅くなり、生産性が低下する。
図６は、保護膜形成工程において、図５に示す側面１０ｃに形成された複数の凸部Ｅを被覆して形成される保護膜１２ｃの形状の詳細を示している。図６に示すように、保護膜１２ｃは側面１０ｃのうち、少なくとも凸部Ｅを被覆するように形成されている。そして、凸部Ｅを被覆する保護膜１２ｃの膜厚ｔｅが、隣り合う２つの凸部Ｅの中間（ここでは凸部Ｅの間に形成される凹部の底部Ｂ）における膜厚ｔｂよりも大きくなるように、保護膜１２ｃが形成される。
すなわち側面１０ｃにおける凸部Ｅの頂部と凹部の底部Ｂとの段差ｄ１よりも、凸部Ｅを被覆する保護膜１２ｃの頂部と底部Ｂを被覆する保護膜１２ｃの表面との段差ｄ２の方が大きくなるように、保護膜１２ｃが形成される。これにより、保護膜形成後の側面１０ｃにおける凸部Ｅと底部Ｂとの段差が拡大する。したがって側面１０ｃの実質的な表面積を増大させて、素子チップ１０の実装過程における導電性材料の這い上がり抑制効果を向上させることが可能となっている。
次に保護膜形成工程にて形成された保護膜のうち、不要な部分を除去するための保護膜除去工程が実行される。上述の保護膜形成工程においては、素子チップ１０の側面１０ｃとともに、第２の面１０ｂにも保護膜１２ｂが形成される（図２（ｂ）参照）。この保護膜１２ｂは不要であるため、これを除去するための第３のプラズマＰ３を用いたプラズマ処理が行われる。
すなわちプラズマエッチング装置２０において、処理室２１ａ内で、アルゴンガスや酸素ガスを成分とする第３のガス２６ｃを用いた第３のプラズマＰ３を発生させ、図２（ｃ）に示すように、キャリア４上に互いに間隔をあけて保持された状態で、素子チップ１０を第３のプラズマＰ３に晒す。これにより、素子チップ１０の側面１０ｃに形成された保護膜１２ｃを残存させて、素子チップ１０において上面に露呈した第２の面１０ｂに形成された保護膜１２ｂを第３のプラズマＰ３のエッチング作用によって除去する。これにより、キャリア４上に互いに間隔をあけて保持された素子チップ１０の第２の面１０ｂは露呈された状態となり、キャリア４の上面に付着した保護膜１２ｄも除去される。
上述の保護膜除去工程においては、キャリア４が載置されるステージには高周波バイアスが印加される。これにより、第３のプラズマＰ３のエッチング作用の異方性を高めることが可能となる。したがって上面に露呈した第２の面１０ｂの保護膜１２ｂを確実に除去するとともに、素子チップ１０の側面１０ｃの保護膜１２ｃに作用するエッチング作用を抑制して、保護膜１２ｃを残存させることが可能となっている。
保護膜除去の条件としては、例えば、原料ガスとしてＡｒを１５０〜２５０ｓｃｃｍ、Ｏ２を０〜１５０ｓｃｃｍで供給しながら、処理室２１ａ内の圧力を０．２〜１．５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を１５０〜３００Ｗとすればよい。この条件において、０．５μｍ／分程度の速度で上面に露呈した保護膜をエッチングすることができる。
次に本実施の形態の素子チップの製造方法における第２実施例について、図７、図８を参照して説明する。ここで第２実施例に示す素子チップの製造方法は、第１実施例におけるものと同様に、分割領域で画定された複数の素子領域を有する第１の面と、この第１の面と反対側の第２の面とを備える基板を、分割領域で分割して複数の素子チップを形成するものである。
図７（ａ）に示すように、基板１は素子部２を有する複数の素子チップ１０（図７（ｃ）参照）が作り込まれたウェハ状の基板である。基板１において素子部２が形成された素子面である第１の面１ａには、分割領域１ｃで画定された複数の素子領域２ａが設定されている。基板１は素子チップ製造のための準備工程に送られ、ここで以下に説明するように、キャリア４による支持とマスク形成が行われる。キャリア４としては第１実施例と同様に、粘着シートや支持基板など、薄くて撓みやすい基板１を固定してハンドリングが可能なものが用いられる。
この準備工程では、図７（ｂ）に示すように、第１の面１ａにプラズマダイシングにおいてマスクとして機能する耐エッチング層３が形成される。すなわち第１の面１ａには、素子領域２ａを覆い且つ分割領域１ｃを露出させるように、耐エッチング層３が形成される。基板１の第２の面１ｂの側がキャリア４の保持面４ａに支持される。なお、準備工程におけるマスク形成は、キャリア４による支持の前に行ってもよいし、キャリア４による支持の後に行ってもよい。
このようにして準備工程が行われた後には、キャリア４に支持された基板１にプラズマ処理を施すために、キャリア４はプラズマ処理工程に送られる。このプラズマ処理工程においては、第１実施例にて説明したプラズマエッチング装置２０（図３参照）が用いられる。
プラズマ処理工程においては、まず第１のガス２６ａを用いた第１のプラズマＰ１による処理が実行される。図７（ｃ）に示すように、基板１の第１の面１ａを上述の第１のプラズマＰ１に晒すことにより、耐エッチング層３に覆われていない分割領域１ｃ（図７（ｂ）参照）の基板１をこの基板１の深さ方向に第２の面１ｂに達するまでエッチングして（矢印ｅ参照）、各素子チップ１０を隔てるエッチング溝１１（図８（ａ）参照）を形成し、基板１を個片の素子チップ１０に分割する。すなわち基板１の状態においては第１の面１ａであった第１の面１０ａ、第２の面１ｂであった第２の面１０ｂおよび第１の面１０ａと第２の面１０ｂとを結ぶ側面１０ｃを備える素子チップ１０が、キャリア４上に互いに間隔をあけて保持された状態とする（分割工程）。
この分割工程においては、第１実施例と同様に、基板１をエッチングするエッチングステップとこのエッチングステップによりエッチングされた部分の内壁に堆積膜を堆積させる堆積膜堆積ステップとを交互に繰り返す（繰り返し工程）。そしてこの繰り返し工程において、素子チップ１０の側面１０ｃには、第１実施例と同様に、凸部Ｅが第１の面１０ａに沿って複数の線状に形成される。
この後、個片の素子チップ１０において第２の面１０ｂを覆った状態の耐エッチング層３を除去するアッシングが行われる。すなわち、図８（ａ）に示すように、プラズマエッチング装置２０において処理室２１ａ内にアッシング用ガス２６ｄを用いたアッシング用プラズマを発生させ、樹脂を主成分とする耐エッチング層３をアッシングにより除去する。これにより、個片に分割された素子チップ１０の第２の面１０ｂが露呈された状態となる。
次いで上述の分割工程の後、保護膜形成工程が実行される。すなわちプラズマエッチング装置２０において、処理室２１ａ内で、フッ化炭素を含むガスである第２のガス２６ｂを用いた第２のプラズマＰ２を発生させ、図８（ｂ）に示すように、キャリア４上に互いに間隔をあけて保持された状態で、素子チップ１０を第２のプラズマＰ２に晒す。これにより、素子チップ１０の第１の面１０ａ、側面１０ｃにはそれぞれ保護膜１２ａ、１２ｃが形成される。
この保護膜形成工程において、複数の凸部Ｅを被覆して側面１０ｃ形成される保護膜１２ｃの形状の詳細（図５参照）および利点・効果については、第１実施例と同様である。またこれらの保護膜の形成において、第２のプラズマＰ２の原料ガスとして、フッ化炭素とヘリウムの混合ガスを用いてもよく、それに伴う利点、効果についても第１実施例と同様である。なおこの保護膜形成工程において、キャリア４が載置されるステージには高周波バイアスを印加する。これにより、素子チップ１０へのイオンの入射が促進され、より緻密で密着性に高い保護膜を形成することができる。
次に保護膜形成工程にて形成された保護膜のうち、不要な部分を除去するための保護膜除去工程が実行される。上述の保護膜形成工程においては、素子チップ１０の側面１０ｃとともに、第１の面１０ａにも保護膜１２ａが形成される（図８（ｂ）参照）。この保護膜１２ａは不要であるため、これを除去するための第３のプラズマＰ３を用いたプラズマ処理が行われる。
すなわちプラズマエッチング装置２０において、処理室２１ａ内で、アルゴンガスや酸素ガスを成分とする第３のガス２６ｃを用いた第３のプラズマＰ３を発生させ、図８（ｃ）に示すように、キャリア４上に互いに間隔をあけて保持された状態で、素子チップ１０を第３のプラズマＰ３に晒す。これにより、素子チップ１０の側面１０ｃに形成された保護膜１２ｃを残存させて、素子チップ１０において上面に露呈した第１の面１０ａに形成された保護膜１２ａを第３のプラズマＰ３のエッチング作用によって除去する。これにより、キャリア４上に互いに間隔をあけて保持された素子チップ１０の第１の面１０ａは露呈された状態となり、キャリア４の上面に付着した保護膜１２ｄも除去される。
上述の保護膜除去工程においては、キャリア４が載置されるステージには高周波バイアスが印加される。これにより、第３のプラズマＰ３のエッチング作用の異方性を高めることが可能となる。したがって上面に露呈した第１の面１０ａの保護膜１２ａを確実に除去するとともに、素子チップ１０の側面１０ｃの保護膜１２ｃに作用するエッチング作用を抑制して、保護膜１２ｃを残存させることが可能となっている。
次に図９を参照して、本実施の形態に示す素子チップの製造方法によって製造された素子チップ１０のバリエーションを示している。これらの素子チップ１０は、いずれも素子領域２ａを有する第１の面１０ａと、第１の面１０ａと反対側の第２の面１０ｂと、第１の面１０ａと第２の面１０ｂとを結ぶ側面１０ｃとを備えている。そして、図５、図６に示すように、側面１０ｃには複数の凸部Ｅが形成されており、側面１０ｃの少なくとも凸部Ｅは保護膜１２ｃで被覆された構成となっている。
図９（ａ）、（ｂ）は、図１、図２に示す第１実施例の素子チップの製造方法によって製造された素子チップ１０Ａ、素子チップ１０Ｂを示している。すなわち、図９（ａ）に示す素子チップ１０Ａは、側面１０ｃに形成された保護膜１２ｃのみならず第２の面１０ｂに保護膜１２ｂが残存したままの状態となっている。図９（ｂ）に示す素子チップ１０Ｂは、保護膜１２ｂが第２の面１０ｂから除去されている。
また図９（ｃ）、（ｄ）は、図７、図８に示す第２実施例の素子チップの製造方法によって製造された素子チップ１０Ｃ、素子チップ１０Ｄを示している。図９（ｃ）に示す素子チップ１０Ｃは、側面１０ｃに形成された保護膜１２ｃのみならず素子部２側の第１の面１０ａに保護膜１２ｂが残存したままの状態となっている。図９（ｄ）に示す素子チップ１０Ｄは、保護膜１２ｂが第１の面１０ａから除去されている。
上述構成の素子チップ１０Ａ〜１０Ｄは、少なくとも側面１０ｃにおいて実装過程で導電性接着材料が接触する範囲には、導電性接着材料の濡れ広がりを抑制する表面性状を有する保護膜１２ｃが形成されていることから、実装過程における導電性材料の這い上がりを抑制することができる。さらに本実施の形態においては、側面１０ｃに形成された複数の凸部Ｅを覆って保護膜１２ｃが形成されていることから、側面１０ｃの実質的な表面積を増大させて、素子チップ１０の実装過程における導電性材料の這い上がり抑制効果を向上させることが可能となっている。
本発明の素子チップの製造方法は、実装過程における導電性材料の這い上がりを抑制することができるという効果を有し、複数の素子領域を有する基板を素子領域毎に分割して素子チップを製造する分野において有用である。
１ 基板
１ａ 第１の面
１ｂ 第２の面
１ｃ 分割領域
２ 素子部
２ａ 素子領域
３ 耐エッチング層
４ キャリア
１０ 素子チップ
１０ａ 第１の面
１０ｂ 第２の面
１０ｃ 側面
１２ａ，１２ｂ，１２ｃ 保護膜
Ｅ 凸部

Claims (10)

  1. 分割領域で画定された複数の素子領域を有する第１の面と前記第１の面と反対側の第２の面とを備える基板を、前記分割領域で分割して複数の素子チップを形成する素子チップの製造方法であって、
    前記第１の面の側がキャリアに支持されるとともに、前記素子領域と対向する前記第２の面の領域を覆い且つ前記分割領域と対向する前記第２の面の領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、
    前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、
    前記プラズマ処理工程は、
    前記第２の面を第１のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第１の面に達するまでエッチングして前記基板を素子チップに分割し、前記第１の面、前記第２の面および前記第１の面と前記第２の面とを結ぶとともに複数の凸部が形成された側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持された状態とする分割工程と、
    前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で前記素子チップを第２のプラズマに晒すことにより、前記素子チップの前記側面に保護膜を形成する保護膜形成工程とを含み、
    前記保護膜形成工程において、前記保護膜は少なくとも前記凸部を被覆する、素子チップの製造方法。
  2. 分割領域で画定された複数の素子領域を有する第１の面と前記第１の面と反対側の第２の面とを備える基板を、前記分割領域で分割して複数の素子チップを形成する素子チップの製造方法であって、
    前記第２の面の側がキャリアに支持されるとともに、前記素子領域を覆い且つ前記分割領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、
    前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、
    前記プラズマ処理工程は、
    前記第１の面を第１のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第２の面に達するまでエッチングして前記基板を素子チップに分割し、前記第１の面、前記第２の面および前記第１の面と前記第２の面とを結ぶとともに複数の凸部が形成された側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持された状態とする分割工程と、
    前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で前記素子チップを第２のプラズマに晒すことにより、前記素子チップの前記側面に保護膜を形成する保護膜形成工程とを含み、
    前記保護膜形成工程において、前記保護膜は少なくとも前記凸部を被覆する、素子チップの製造方法。
  3. 前記分割工程が、前記基板をエッチングするシリコンエッチングステップと前記シリコンエッチングステップによりエッチングされた部分の内壁に堆積膜を堆積させる堆積膜堆積ステップとを交互に繰り返す繰り返し工程を有し、
    前記繰り返し工程において、前記側面に前記凸部が第１の面に沿って複数の線状に形成される、請求項１または２のいずれかに記載の素子チップの製造方法。
  4. 前記保護膜がフルオロカーボンを主成分とする膜である、請求項１から３のいずれかに記載の素子チップの製造方法。
  5. 前記第２のプラズマを生成するための保護膜形成用ガスがフッ化炭素を含む、請求項４に記載の素子チップの製造方法。
  6. 前記凸部を被覆する保護膜の膜厚が、隣り合う２つの前記凸部の中間における保護膜の膜厚よりも大きい、請求項１から５のいずれかに記載の素子チップの製造方法。
  7. 素子領域を有する第１の面と、前記第１の面と反対側の第２の面と、前記第１の面と前記第２の面とを結ぶ側面とを備える素子チップであって、
    前記側面には複数の凸部が形成されており、前記側面の少なくとも前記凸部は保護膜で被覆されている、素子チップ。
  8. 前記凸部は、前記側面に前記第１の面に沿って複数の線状に形成されている、請求項７に記載の素子チップ。
  9. 前記保護膜がフルオロカーボンを主成分とする膜である、請求項７または８のいずれかに記載の素子チップ。
  10. 前記凸部を被覆する保護膜の膜厚が、隣り合う２つの前記凸部の中間における保護膜の膜厚よりも大きい、請求項７から９のいずれかに記載の素子チップ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018142976A1 (ja) * 2017-02-01 2018-08-09 株式会社村田製作所 Ｃｓｐ型半導体デバイスおよびその製造方法
JP2021034552A (ja) * 2019-08-23 2021-03-01 パナソニックＩｐマネジメント株式会社 素子チップのスムージング方法および素子チップの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201708927D0 (en) * 2017-06-05 2017-07-19 Spts Technologies Ltd Methods of plasma etching and plasma dicing
US20210118734A1 (en) * 2019-10-22 2021-04-22 Semiconductor Components Industries, Llc Plasma-singulated, contaminant-reduced semiconductor die
GB201917988D0 (en) * 2019-12-09 2020-01-22 Spts Technologies Ltd A semiconductor wafer dicing process

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205436A (ja) * 2007-01-26 2008-09-04 Toshiba Corp 微細構造体の製造方法
JP2010080769A (ja) * 2008-09-26 2010-04-08 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2010103358A (ja) * 2008-10-24 2010-05-06 Denso Corp 半導体装置の製造方法
JP2011023766A (ja) * 2004-06-23 2011-02-03 Hitachi High-Technologies Corp ドライエッチング方法およびその装置
JP2013165100A (ja) * 2012-02-09 2013-08-22 Seiko Epson Corp 半導体装置、半導体装置の製造方法、回路装置、電子機器
JP2015023049A (ja) * 2013-07-16 2015-02-02 株式会社ディスコ プラズマエッチング装置
JP2015029063A (ja) * 2013-07-01 2015-02-12 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
US20150115417A1 (en) * 2012-09-11 2015-04-30 Infineon Technologies Ag Methods for manufacturing a chip arrangement, methods for manufacturing a chip package, a chip package and chip arrangements
JP2015220240A (ja) * 2014-05-14 2015-12-07 株式会社ディスコ ウェーハの加工方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093752A (ja) 2000-09-14 2002-03-29 Tokyo Electron Ltd 半導体素子分離方法及び半導体素子分離装置
US7746600B2 (en) * 2003-04-08 2010-06-29 Seagate Technology Llc Encapsulant for a disc drive component
JP4982948B2 (ja) * 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
US7776649B1 (en) * 2009-05-01 2010-08-17 Powertech Technology Inc. Method for fabricating wafer level chip scale packages
US8772133B2 (en) * 2012-06-11 2014-07-08 Infineon Technologies Ag Utilization of a metallization scheme as an etching mask
JP2014063866A (ja) * 2012-09-21 2014-04-10 Canon Inc シリコン基板の加工方法及び荷電粒子線レンズの製造方法
US9496193B1 (en) * 2015-09-18 2016-11-15 Infineon Technologies Ag Semiconductor chip with structured sidewalls

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023766A (ja) * 2004-06-23 2011-02-03 Hitachi High-Technologies Corp ドライエッチング方法およびその装置
JP2008205436A (ja) * 2007-01-26 2008-09-04 Toshiba Corp 微細構造体の製造方法
JP2010080769A (ja) * 2008-09-26 2010-04-08 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2010103358A (ja) * 2008-10-24 2010-05-06 Denso Corp 半導体装置の製造方法
JP2013165100A (ja) * 2012-02-09 2013-08-22 Seiko Epson Corp 半導体装置、半導体装置の製造方法、回路装置、電子機器
US20150115417A1 (en) * 2012-09-11 2015-04-30 Infineon Technologies Ag Methods for manufacturing a chip arrangement, methods for manufacturing a chip package, a chip package and chip arrangements
JP2015029063A (ja) * 2013-07-01 2015-02-12 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および電子装置、ならびに基板のダイシング方法
JP2015023049A (ja) * 2013-07-16 2015-02-02 株式会社ディスコ プラズマエッチング装置
JP2015220240A (ja) * 2014-05-14 2015-12-07 株式会社ディスコ ウェーハの加工方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018142976A1 (ja) * 2017-02-01 2018-08-09 株式会社村田製作所 Ｃｓｐ型半導体デバイスおよびその製造方法
JP6424996B1 (ja) * 2017-02-01 2018-11-21 株式会社村田製作所 Ｃｓｐ型半導体デバイスおよびその製造方法
JP2021034552A (ja) * 2019-08-23 2021-03-01 パナソニックＩｐマネジメント株式会社 素子チップのスムージング方法および素子チップの製造方法
JP7281741B2 (ja) 2019-08-23 2023-05-26 パナソニックＩｐマネジメント株式会社 素子チップのスムージング方法および素子チップの製造方法

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