CN107039345B - 元件芯片的制造方法以及元件芯片 - Google Patents

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Abstract

本发明提供一种元件芯片的制造方法以及元件芯片，能够抑制安装过程中的导电性材料的爬升。在对具有多个元件区域的基板(1)进行分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，将基板暴露于第一等离子体，从而将基板分割为元件芯片(10)。而且，成为具备第一面(10a)、第二面(10b)以及形成有多个凸部的侧面(10c)的元件芯片(10)彼此隔开间隔保持在载体(4)上的状态。通过将元件芯片(10)暴露于第二等离子体，从而在元件芯片(10)的侧面(10c)形成保护膜(12c)，在形成该保护膜时，通过保护膜(12c)至少被覆形成在侧面(10c)的凸部，抑制安装过程中导电性材料向侧面(10c)爬升。

Description

元件芯片的制造方法以及元件芯片
技术领域
本公开涉及将具有多个元件区域的基板按每个元件区域进行分割来制造元件芯片的元件芯片的制造方法以及元件芯片。
背景技术
半导体元件等元件芯片通过将具有多个元件区域的晶片状的基板分割为单片而进行制造(例如，参照专利文献1)。在该专利文献所示的现有技术中，首先，以形成有电路的晶片的表面粘附于背面研磨胶带的状态对晶片的背面进行研磨，进而通过蚀刻将晶片薄化。然后，在相当于元件区域的部分形成抗蚀剂层而进行遮盖，并实施等离子体蚀刻，从而将晶片分离为单片的半导体元件。
现有技术文献
专利文献
专利文献1：日本特开2002-93752号公报
发明内容
像上述那样从晶片状的基板切出的单片状的元件芯片除了实施封装而用作器件装置以外，有时以WLCSP(Wafer Level Chip Size Package：晶片级芯片尺寸封装)等元件芯片的形态直接被送往电子部件安装工序。在这种情况下，元件芯片以使电路形成面与接合用的焊糊、银膏等导电性材料直接接触的方式进行安装。
本公开的目的在于，提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。
本公开的元件芯片的制造方法是将具备具有用分割区域划分的多个元件区域的第一面和第一面的相反侧的第二面的基板在分割区域进行分割来形成多个元件芯片的元件芯片的制造方法，具有以下的特征。该元件芯片的制造方法包括准备工序和在准备工序之后进行的等离子体处理工序。准备工序是准备基板的工序，基板的第一面侧被载体支承，并且基板形成有耐蚀刻层，使得覆盖与元件区域对置的第二面的区域且使与分割区域对置的第二面的区域露出。等离子体处理工序是对被载体支承的基板实施等离子体处理的工序，包括分割工序和在分割工序之后进行的保护膜形成工序。在分割工序中，将第二面暴露于第一等离子体，从而将未被耐蚀刻层覆盖的区域的基板在该基板的深度方向上蚀刻至到达第一面而将基板分割为元件芯片。而且，成为具备第一面、第二面、以及连结第一面和第二面并且形成有多个凸部的侧面的元件芯片彼此隔开间隔保持在载体上的状态。在保护膜形成工序中，在彼此隔开间隔保持在载体上的状态下，将元件芯片暴露于第二等离子体，从而在元件芯片的侧面形成保护膜。在保护膜形成工序中，保护膜至少对凸部进行被覆。
本公开的元件芯片的制造方法是将具备具有用分割区域划分的多个元件区域的第一面和第一面的相反侧的第二面的基板在分割区域进行分割来形成多个元件芯片的元件芯片的制造方法，具有以下的特征。元件芯片的制造方法包括准备工序和在准备工序之后进行的等离子体处理工序。准备工序是准备基板的工序，基板的第二面侧被载体支承，并且基板形成有耐蚀刻层，使得覆盖元件区域且使分割区域露出。等离子体处理工序是对被载体支承的基板实施等离子体处理的工序，包括分割工序和在分割工序之后进行的保护膜形成工序。在分割工序中，将第一面暴露于第一等离子体，从而将未被耐蚀刻层覆盖的区域的基板在该基板的深度方向上蚀刻至到达第二面而将基板分割为元件芯片。而且，成为具备第一面、第二面、以及连结第一面和第二面并且形成有多个凸部的侧面的元件芯片彼此隔开间隔保持在载体上的状态。保护膜形成工序在分割工序之后，在彼此隔开间隔保持在载体上的状态下，将元件芯片暴露于第二等离子体，从而在元件芯片的侧面形成保护膜。在保护膜形成工序中，保护膜至少对凸部进行被覆。
本公开的元件芯片具备具有元件区域的第一面、第一面的相反侧的第二面、以及连结第一面和第二面的侧面，元件芯片在侧面形成有多个凸部，侧面的至少凸部被保护膜所被覆。
发明效果
根据本公开，能够抑制安装过程中的导电性材料的爬升。
附图说明
图1A是本公开的一个实施方式的元件芯片的制造方法中的第一实施例的工序说明图。
图1B是本公开的一个实施方式的元件芯片的制造方法中的第一实施例的工序说明图。
图1C是本公开的一个实施方式的元件芯片的制造方法中的第一实施例的工序说明图。
图2A是本公开的一个实施方式的元件芯片的制造方法中的第一实施例的工序说明图。
图2B是本公开的一个实施方式的元件芯片的制造方法中的第一实施例的工序说明图。
图2C是本公开的一个实施方式的元件芯片的制造方法中的第一实施例的工序说明图。
图3是在本公开的一个实施方式的元件芯片的制造方法中使用的等离子体蚀刻装置的结构说明图。
图4A是本公开的一个实施方式的元件芯片的制造方法中的蚀刻槽形成过程的说明图。
图4B是本公开的一个实施方式的元件芯片的制造方法中的蚀刻槽形成过程的说明图。
图4C是本公开的一个实施方式的元件芯片的制造方法中的蚀刻槽形成过程的说明图。
图4D是本公开的一个实施方式的元件芯片的制造方法中的蚀刻槽形成过程的说明图。
图5A是本公开的一个实施方式的元件芯片的制造方法中的元件芯片的侧面形状的说明图。
图5B是本公开的一个实施方式的元件芯片的制造方法中的元件芯片的侧面形状的说明图。
图6是本公开的一个实施方式的元件芯片的制造方法中的元件芯片的侧面形状的说明图。
图7A是本公开的一个实施方式的元件芯片的制造方法中的第二实施例的工序说明图。
图7B是本公开的一个实施方式的元件芯片的制造方法中的第二实施例的工序说明图。
图7C是本公开的一个实施方式的元件芯片的制造方法中的第二实施例的工序说明图。
图8A是本公开的一个实施方式的元件芯片的制造方法中的第二实施例的工序说明图。
图8B是本公开的一个实施方式的元件芯片的制造方法中的第二实施例的工序说明图。
图8C是本公开的一个实施方式的元件芯片的制造方法中的第二实施例的工序说明图。
图9A是通过本公开的一个实施方式的元件芯片的制造方法制造的元件芯片的结构说明图。
图9B是通过本公开的一个实施方式的元件芯片的制造方法制造的元件芯片的结构说明图。
图9C是通过本公开的一个实施方式的元件芯片的制造方法制造的元件芯片的结构说明图。
图9D是通过本公开的一个实施方式的元件芯片的制造方法制造的元件芯片的结构说明图。
符号说明
1：基板
1a：第一面
1b：第二面
1c：分割区域
2：元件部
2a：元件区域
3：耐蚀刻层
4：载体
10、10A、10B、10C、10D：元件芯片
10a：第一面
10b：第二面
10c：侧面
12a、12b、12c、12d：保护膜
E：凸部
具体实施方式
在对本公开的实施方式进行说明之前，先对以往的装置中的问题进行简单说明。
如上所述，在将WLCSP等元件芯片以按其原样的形态送往电子部件安装工序的情况下，元件芯片以使电路形成面与接合用的焊糊、银膏等导电性材料直接接触的方式进行安装。在该安装过程中，有时会产生所谓的“爬升”，即，在搭载元件芯片时扩展的导电性材料不只浸润扩展至电路形成面的接合部位，还浸润扩展至元件芯片的侧面、背面。这种导电性材料的爬升会成为导致邻接的电极间的短路、在元件芯片的侧面形成不需要的电路而增大消耗电流等各种不良情况的原因。因此，要求抑制这种安装过程中的导电性材料的爬升。
接着，参照附图对本公开的实施方式进行说明。
(第一实施例)
首先，参照图1A～图1C以及图2A～图2C对本实施方式的元件芯片的制造方法中的第一实施例进行说明。在此示出的元件芯片的制造方法将具备具有用分割区域划分的多个元件区域的第一面和该第一面的相反侧的第二面的基板在分割区域进行分割来形成多个元件芯片。
如图1A所示，基板1是形成有多个具有元件部2的元件芯片10(参照图1C)的晶片状的基板。在基板1中，在作为形成有元件部2的元件面的第一面1a设定有用分割区域1c划分的多个元件区域2a。基板1被送往元件芯片制造用的准备工序，像以下说明的那样，被载体4支承并形成掩模。作为载体4，能够例示被切割架保持的切割胶带、在保持面4a具备粘接层的支承基板。
在该准备工序中，如图1B所示，在第二面1b由在等离子体切割中作为掩模发挥功能的抗蚀剂掩模、表面保护膜等形成耐蚀刻层3。即，在第二面1b形成耐蚀刻层3，使得覆盖与元件区域2a对置的第二面1b的区域，且使与分割区域1c对置的第二面1b的区域1d露出。此外，基板1的第一面1a侧被载体4的保持面4a支承。另外，准备工序中的掩模形成可以在被载体4支承之前进行，也可以在被载体4支承之后进行。
在像这样进行准备工序之后，为了对被载体4支承的基板1实施等离子体处理，载体4被送往等离子体处理工序。参照图3对在该等离子体处理工序中使用的等离子体蚀刻装置20的结构进行说明。在图3中，作为真空容器的腔室21的内部是用于进行等离子体处理的处理室21a，在处理室21a的底部配置有载置对作为处理对象的基板1进行支承的载体4的载置台22。在腔室21的顶部的上表面配置有作为上部电极的天线23，天线23与第一高频电源部24电连接。处理室21a内的载置台22还具有作为等离子体处理用的下部电极的功能，载置台22与第二高频电源部25电连接。
在腔室21经由排气口21c连接有真空排气部27，通过驱动真空排气部27，从而对处理室21a内进行真空排气。进而，处理室21a经由气体导入口21b连接有等离子体产生用气体供给部26。在本实施方式所示的等离子体蚀刻装置20中，能够根据等离子体处理的目的，选择性地供给多种等离子体产生用气体。在此，作为等离子体产生用气体的种类，能够选择第一气体26a、第二气体26b、第三气体26c以及灰化用气体26d。
作为第一气体26a，可使用SF6等以硅为对象的蚀刻效果优异的气体。在本实施方式中，第一气体26a用于产生通过等离子体蚀刻对基板1进行分割的第一等离子体P1。作为第二气体26b，可使用包含C4F8、C2F6、CF4、C6F6、C6F4H2、CHF3、CH2F2等氟化碳的气体。这些气体可用作通过等离子体处理形成皮膜的等离子体CVD用的气体，在本实施方式中，用作在对基板1进行了分割的元件芯片10的侧面形成保护膜的目的。
作为第三气体26c，可使用SF6气体、氧气、氩气等物理蚀刻效果优异的气体。在本实施方式中，用于除去前述的保护膜中的不需要的部分的溅射用途。而且，灰化用气体26d是氧气，在本实施方式中，用作除去结束了掩模功能之后的耐蚀刻层3等树脂膜的目的。
在利用等离子体蚀刻装置20进行的等离子体处理中，首先，将作为处理对象的基板1和载体4一同载置在载置台22上，驱动真空排气部27对处理室21a内进行真空排气。与此同时，通过等离子体产生用气体供给部26将与等离子体处理的目的相应的等离子体产生用气体供给到处理室21a内并维持给定压力。然后，在该状态下通过第一高频电源部24对天线23供给高频电力，从而在处理室21a内产生与供给的等离子体产生用气体的种类相应的等离子体。此时，通过第二高频电源部25对作为下部电极的载置台22施加偏置电压，从而能够对在处理室21a内产生的等离子体带来促进向载置台22的方向的入射的偏置作用，能够加强所希望的特定方向的等离子体处理效果而进行各向异性蚀刻。
在等离子体处理工序中，首先，利用使用了前述的第一气体26a的第一等离子体P1执行处理。如图1C所示，将基板1的第二面1b暴露于上述的第一等离子体P1，从而将未被耐蚀刻层3覆盖的区域1d(参照图1B)的基板1在该基板1的深度方向上蚀刻至到达第一面1a(参照箭头e)，形成将每个元件芯片10隔开的蚀刻槽11(参照图2A)，从而将基板1分割为单片的元件芯片10。即，成为具备在基板1的状态下为第一面1a的第一面10a、在基板1的状态下为第二面1b的第二面10b、以及连结第一面10a和第二面10b的侧面10c的元件芯片10彼此隔开间隔保持在载体4上的状态(分割工序)。
分割工序中的蚀刻条件能够根据基板1的材质适当地进行选择。在基板1为硅基板的情况下，分割工序中的蚀刻能够使用所谓的波希法(Bosch process)。在波希法中，依次重复对形成基板1的硅进行蚀刻的硅蚀刻步骤、使沉积膜沉积在通过硅蚀刻步骤进行了蚀刻的部分的内壁的沉积膜沉积步骤、以及对沉积的沉积膜进行蚀刻的沉积膜蚀刻步骤。由此，能够对未被耐蚀刻层3覆盖的区域1d在基板的深度方向上垂直地进行挖入。
参照图4A～图4D对利用了该波希法的蚀刻槽11的形成过程进行说明。图4A示出硅蚀刻步骤中的等离子体蚀刻。即，将基板1的第二面1b暴露于第一等离子体P1，从而通过第一等离子体(箭头a)的各向同性蚀刻作用在第二面1b中的未被耐蚀刻层3覆盖的区域形成大致椭圆截面的除去部1e。作为该硅蚀刻步骤的条件，例如，只要一边作为原料气体以200～400sccm供给SF6，一边将处理室21a内的压力调整为5～15Pa，并且将第一高频电源部24对天线23的投入功率设为1500～2500W，将第二高频电源部25对下部电极的投入功率设为50～200W，将处理时间设为10～20秒即可。在此，sccm是表示气体的流量的单位。即，1sccm是指，一分钟流过1cm3的0℃、一个大气压(标准状态)的气体的流量。
接下来，执行沉积膜沉积步骤用的等离子体处理。即，如图4B所示，将除去部1e内暴露于沉积膜沉积用的等离子体(箭头b)，从而在除去部1e的内表面形成沉积膜1f。作为沉积膜沉积步骤的条件，例如，只要一边作为原料气体以150～250sccm供给C4F8，一边将处理室21a内的压力调整为15～25Pa，并且将第一高频电源部24对天线23的投入功率设为1500～2500W，将第二高频电源部25对下部电极的投入功率设为0W，将处理时间设为5～15秒即可。
接着，执行沉积膜蚀刻步骤。即，如图4C所示，使沉积膜蚀刻用等离子体(箭头c)只作用于在除去部1e内位于下表面的区域的沉积膜1f，通过各向异性蚀刻除去该区域的沉积膜1f。由此，在除去部1e的底面形成暴露了硅的部分除去部1g。作为沉积膜蚀刻步骤的条件，例如，只要一边作为原料气体以200～400sccm供给SF6，一边将处理室21a内的压力调整为5～15Pa，并且将第一高频电源部24对天线23的投入功率设为1500～2500W，将第二高频电源部25对下部电极的投入功率设为100～300W，将处理时间设为2～10秒即可。
此后，将形成了部分除去部1g之后的基板1作为对象，再次执行硅蚀刻步骤。即，如图4D所示，将在沉积膜蚀刻步骤中形成的部分除去部1g与图4A同样地暴露于第一等离子体(箭头d)。由此，通过第一等离子体(箭头d)的各向同性蚀刻作用，形成与除去部1e的底面连通的大致椭圆截面的除去部1h。这样，通过重复硅蚀刻步骤、沉积膜沉积步骤、沉积膜蚀刻步骤，从而能够以10μm/分钟的速度对硅基板进行挖入。此时，在除去部1e过渡到下一个除去部1h的边界部分形成从蚀刻槽11的内壁面(基板1被分割为元件芯片10的状态下的侧面10c)突出的凸部E。
即，在本实施方式所示的等离子体处理工序中，成为上述的分割工序包括重复工序的方式，该重复工序交替地重复对基板1进行蚀刻的硅蚀刻步骤、使沉积膜沉积在通过该硅蚀刻步骤进行了蚀刻的部分的内壁的沉积膜沉积步骤。图5A和图5B示出在该重复工序中形成的多个凸部E的形成形态。
即，每重复一次形成一个凸部E，如图5A所示，在分割工序中，在元件芯片10的侧面10c形成多个凸部E。图5B示出图5A中的A-A向视图，在元件芯片10的侧面10c，多个凸部E沿着第二面10b(或者，与第二面10b平行的第一面10a)形成为多条线状。
此后，进行除去在单片的元件芯片10中覆盖着第二面10b的状态的耐蚀刻层3的灰化。即，如图2A所示，在等离子体蚀刻装置20中，在处理室21a内使用灰化用气体26d产生灰化用等离子体，通过灰化除去以树脂为主成分的耐蚀刻层3。由此，分割为单片的元件芯片10的第二面10b成为暴露的状态。
灰化的条件能够根据耐蚀刻层3的材料适当地进行选择。例如，在耐蚀刻层3为抗蚀剂膜的情况下，只要一边作为原料气体以150～250sccm供给氧并以0～50sccm供给CF4，一边将处理室21a内的压力调整为5～15Pa，并且将第一高频电源部24对天线23的投入功率设为1500～2500W，将第二高频电源部25对下部电极的投入功率设为0～30W即可。在该条件下，能够以1μm/分钟左右的速度除去耐蚀刻层3。
接下来，在上述的分割工序之后执行保护膜形成工序。即，在等离子体蚀刻装置20中，在处理室21a内使用作为包含氟化碳的气体的第二气体26b产生第二等离子体P2，并如图2B所示，在彼此隔开间隔保持在载体4上的状态下，将元件芯片10暴露于第二等离子体P2。由此，在元件芯片10的第二面10b、侧面10c分别形成保护膜12b、12c。而且，与此同时，在载体4的上表面也附着组成相同的保护膜12d。
这些保护膜是以抑制将元件芯片10直接接合到封装基板等的安装过程中的导电性材料的爬升为目的形成的，因此优选吸湿性少且组成致密。在本实施方式中，作为为了形成这些保护膜而使用的第二等离子体P2的原料气体，使用包含氟化碳的气体，因此作为保护膜形成以包含氟和碳的碳氟化合物为主成分的膜，能够形成吸湿性少、组成致密且粘合性优异的保护膜。另外，在该保护膜形成工序中，对载置载体4的载置台22(参照图3)施加高频偏置。由此，可促进离子向元件芯片10的入射，能够形成更致密且粘合性更高的保护膜。
作为保护膜的形成条件，例如，只要一边作为原料气体以150sccm供给C4F8并以50sccm供给He，一边将处理室21a内的压力调整为15～25Pa，并且将第一高频电源部24对天线23的投入功率设为1500～2500W，将第二高频电源部25对下部电极的投入功率设为50～150W即可。通过在该条件下处理300秒，从而能够形成厚度为3μm的保护膜。
在本实施方式中，作为原料气体，使用氟化碳和氦的混合气体，这是因为，通过混合氦，从而可促进等离子体中的原料气体的离解，其结果是，能够形成致密且粘合性高的保护膜。
另外，在上述的条件例中，He流量相对于原料气体的全部流量的比率为25％(＝50/(150+50)×100)。像以下说明的那样，该比率优选在10％至80％之间。即，当He流量相对于原料气体的全部流量的比率大于10％时，容易促进等离子体中的原料气体的离解，其结果是，容易形成更致密且粘合性更高的保护膜。另一方面，当He流量相对于原料气体的全部流量的比率大于80％时，在原料气体中C4F8所占的比率减少，因此有助于形成保护膜的等离子体中的成分(C、F以及它们的化合物)向基板表面的供给不足，基板表面的保护膜的沉积速度变慢，生产性降低。
图6示出在保护膜形成工序中对形成在图5A和图5B所示的侧面10c的多个凸部E进行被覆而形成的保护膜12c的详细形状。如图6所示，保护膜12c形成为至少覆盖侧面10c中的凸部E。而且，保护膜12c形成为，对凸部E进行被覆的保护膜12c的膜厚te大于相邻的两个凸部E的中间(在此为形成在凸部E之间的凹部的底部B)处的膜厚tb。
即，保护膜12c形成为，与侧面10c中的凸部E的顶部与凹部的底部B的阶差d1相比，对凸部E进行被覆的保护膜12c的顶部与对底部B进行被覆的保护膜12c的表面的阶差d2更大。由此，形成保护膜之后的侧面10c中的凸部E与底部B的阶差扩大。因此，能够增大侧面10c的实质性的表面积而提高元件芯片10的安装过程中的导电性材料的爬升抑制效果。
接着，执行用于除去在保护膜形成工序中形成的保护膜中的不需要的部分的保护膜除去工序。在上述的保护膜形成工序中，在元件芯片10的侧面10c形成保护膜的同时，在第二面10b也形成了保护膜12b(参照图2B)。因为不需要该保护膜12b，所以使用第三等离子体P3进行用于除去该保护膜12b的等离子体处理。
即，在等离子体蚀刻装置20中，在处理室21a内使用成分为氩气、氧气的第三气体26c产生第三等离子体P3，并如图2C所示，在彼此隔开间隔保持在载体4上的状态下，将元件芯片10暴露于第三等离子体P3。由此，使形成在元件芯片10的侧面10c的保护膜12c残留，并通过第三等离子体P3的蚀刻作用除去在元件芯片10中暴露在上表面的形成在第二面10b的保护膜12b。由此，彼此隔开间隔保持在载体4上的元件芯片10的第二面10b成为暴露的状态，附着在载体4的上表面的保护膜12d也被除去。
在上述的保护膜除去工序中，对载置载体4的载置台施加高频偏置。由此，能够提高第三等离子体P3的蚀刻作用的各向异性。因此，能够可靠地除去暴露在上表面的第二面10b的保护膜12b，并且能够抑制作用于元件芯片10的侧面10c的保护膜12c的蚀刻作用而使保护膜12c残留。
作为除去保护膜的条件，例如，只要一边作为原料气体以150～250sccm供给Ar并以0～150sccm供给O2，一边将处理室21a内的压力调整为0.2～1.5Pa，并且将第一高频电源部24对天线23的投入功率设为1500～2500W，将第二高频电源部25对下部电极的投入功率设为150～300W即可。在该条件下，能够以0.5μm/分钟左右的速度对暴露在上表面的保护膜进行蚀刻。
(第二实施例)
接着，参照图7A～图7C和图8A～图8C对本实施方式的元件芯片的制造方法中的第二实施例进行说明。在此，第二实施例所示的元件芯片的制造方法与第一实施例中的元件芯片的制造方法同样地，将具备具有用分割区域划分的多个元件区域的第一面和该第一面的相反侧的第二面的基板在分割区域进行分割来形成多个元件芯片。
如图7A所示，基板1是形成有具有元件部2的多个元件芯片10(参照图7C)的晶片状的基板。在基板1中，在作为形成有元件部2的元件面的第一面1a设定有用分割区域1c划分的多个元件区域2a。基板1被送往元件芯片制造用的准备工序，在此，像以下说明的那样，被载体4支承并形成掩模。作为载体4，与第一实施例同样地，可使用粘合片、支承基板等能够对薄且易挠曲的基板1进行固定并进行操作的载体。
在该准备工序中，如图7B所示，在第一面1a形成在等离子体切割中作为掩模发挥功能的耐蚀刻层3。即，在第一面1a形成耐蚀刻层3，使得覆盖元件区域2a且使分割区域1c露出。基板1的第二面1b侧被载体4的保持面4a支承。另外，准备工序中的掩模形成可以在被载体4支承之前进行，也可以在被载体4支承之后进行。
在像这样进行准备工序之后，为了对被载体4支承的基板1实施等离子体处理，载体4被送往等离子体处理工序。在该等离子体处理工序中，使用在第一实施例中说明的等离子体蚀刻装置20(参照图3)。
在等离子体处理工序中，首先，利用使用了第一气体26a的第一等离子体P1执行处理。如图7C所示，将基板1的第一面1a暴露于上述的第一等离子体P1，从而将未被耐蚀刻层3覆盖的分割区域1c(参照图7C)的基板1在该基板1的深度方向上蚀刻至到达第二面1b(参照箭头e)，形成将每个元件芯片10隔开的蚀刻槽11(参照图8A)，从而将基板1分割为单片的元件芯片10。即，成为具备在基板1的状态下为第一面1a的第一面10a、在基板1的状态下为第二面1b的第二面10b、以及连结第一面10a和第二面10b的侧面10c的元件芯片10彼此隔开间隔保持在载体4上的状态(分割工序)。
在该分割工序中，与第一实施例同样地，交替地重复对基板1进行蚀刻的蚀刻步骤和使沉积膜沉积在通过该蚀刻步骤进行了蚀刻的部分的内壁的沉积膜沉积步骤(重复工序)。然后，在该重复工序中，与第一实施例同样地，在元件芯片10的侧面10c沿着第一面10a呈多条线状形成凸部E。
此后，进行除去在单片的元件芯片10中覆盖了第一面10a的状态的耐蚀刻层3的灰化。即，如图8A所示，在等离子体蚀刻装置20中，在处理室21a内使用灰化用气体26d产生灰化用等离子体，通过灰化除去以树脂为主成分的耐蚀刻层3。由此，分割为单片的元件芯片10的第一面10a成为暴露的状态。
接下来，在上述的分割工序之后执行保护膜形成工序。即，在等离子体蚀刻装置20中，在处理室21a内使用作为包含氟化碳的气体的第二气体26b产生第二等离子体P2，并如图8B所示，在彼此隔开间隔保持在载体4上的状态下，将元件芯片10暴露于第二等离子体P2。由此，在元件芯片10的第一面10a、侧面10c分别形成保护膜12a、12c。
在该保护膜形成工序中，关于对多个凸部E进行被覆并形成在侧面10c的保护膜12c的详细形状(参照图5A和图5B)以及优点、效果，与第一实施例相同。此外，在形成这些保护膜时，作为第二等离子体P2的原料气体，也可以使用氟化碳和氦的混合气体，由此带来的优点、效果也与第一实施例相同。另外，在该保护膜形成工序中，对载置载体4的载置台施加高频偏置。由此，可促进离子向元件芯片10的入射，能够形成更致密且粘合性更高的保护膜。
接着，执行用于除去在保护膜形成工序中形成的保护膜中的不需要的部分的保护膜除去工序。在上述的保护膜形成工序中，在元件芯片10的侧面10c形成保护膜的同时，在第一面10a也形成了保护膜12a(参照图8B)。因为不需要该保护膜12a，所以使用第三等离子体P3进行除去该保护膜12a的等离子体处理。
即，在等离子体蚀刻装置20中，在处理室21a内使用成分为氩气、氧气的第三气体26c产生第三等离子体P3，并如图8C所示，在彼此隔开间隔保持在载体4上的状态下，将元件芯片10暴露于第三等离子体P3。由此，使形成在元件芯片10的侧面10c的保护膜12c残留，并通过第三等离子体P3的蚀刻作用除去在元件芯片10中暴露在上表面的形成在第一面10a的保护膜12a。由此，彼此隔开间隔保持在载体4上的元件芯片10的第一面10a成为暴露的状态，附着在载体4的上表面的保护膜12d也被除去。
在上述的保护膜除去工序中，对载置载体4的载置台施加高频偏置。由此，能够提高第三等离子体P3的蚀刻作用的各向异性。因此，能够可靠地除去暴露在上表面的第一面10a的保护膜12a，能够抑制作用于元件芯片10的侧面10c的保护膜12c的蚀刻作用而使保护膜12c残留。
接着，参照图9A～图9D，示出通过本实施方式所示的元件芯片的制造方法制造的元件芯片10的变形例。这些元件芯片10均具备具有元件区域2a的第一面10a、第一面10a的相反侧的第二面10b、以及连结第一面10a和第二面10b的侧面10c。而且，如图5A、图5B以及图6所示，是如下结构，即，在侧面10c形成有多个凸部E，侧面10c的至少凸部E被保护膜12c所被覆。
图9A和图9B示出通过图1A～图1C以及图2A～图2C所示的第一实施例的元件芯片的制造方法制造的元件芯片10A、元件芯片10B。即，图9A所示的元件芯片10A是如下状态，即，不仅残留了形成在侧面10c的保护膜12c，而且还在第二面10b残留有保护膜12b。在图9B所示的元件芯片10B中，从第二面10b除去了保护膜12b。
此外，图9C和图9D示出通过图7A～图7C以及图8A～图8C所示的第二实施例的元件芯片的制造方法制造的元件芯片10C、元件芯片10D。图9C所示的元件芯片10C是如下状态，即，不仅残留了形成在侧面10c的保护膜12c，还在元件部2侧的第一面10a残留有保护膜12a。在图9D所示的元件芯片10D中，从第一面10a除去了保护膜12a。
在上述结构的元件芯片10A～10D中，至少在侧面10c中的在安装过程中与导电性粘接材料接触的范围形成有具有抑制导电性粘接材料的浸润扩展的表面性状的保护膜12c，因此能够抑制安装过程中的导电性材料的爬升。进而，在本实施方式中，以覆盖形成在侧面10c的多个凸部E的方式形成有保护膜12c，因此能够增大侧面10c的实质性的表面积而提高元件芯片10的安装过程中的导电性材料的爬升抑制效果。
本公开的元件芯片的制造方法具有能够抑制安装过程中的导电性材料的爬升的效果，在将具有多个元件区域的基板按每个元件区域进行分割来制造元件芯片的领域中是有用的。

Claims (9)

1.一种元件芯片的制造方法，将具备第一面和所述第一面的相反侧的第二面的基板在分割区域进行分割来形成多个元件芯片，所述第一面具有用所述分割区域划分的多个元件区域，所述元件芯片的制造方法包括：
准备工序，准备所述基板，所述基板的所述第一面侧被载体支承，并且所述基板形成有耐蚀刻层，使得覆盖与所述元件区域对置的所述第二面的区域且使与所述分割区域对置的所述第二面的区域露出；以及
等离子体处理工序，在所述准备工序之后，对被所述载体支承的所述基板实施等离子体处理，
所述等离子体处理工序包括：
分割工序，将所述第二面暴露于第一等离子体，从而将未被所述耐蚀刻层覆盖的区域的所述基板在该基板的深度方向上蚀刻至到达所述第一面而将所述基板分割为元件芯片，成为具备所述第一面、所述第二面、以及连结所述第一面和所述第二面且形成有多个凸部的侧面的元件芯片彼此隔开间隔保持在所述载体上的状态；以及
保护膜形成工序，在所述分割工序之后，在彼此隔开间隔保持在所述载体上的状态下，将所述元件芯片暴露于第二等离子体，从而在所述元件芯片的所述侧面形成保护膜，
在所述保护膜形成工序中，所述保护膜至少被覆所述凸部。
2.一种元件芯片的制造方法，将具备第一面和所述第一面的相反侧的第二面的基板在分割区域进行分割来形成多个元件芯片，所述第一面具有用所述分割区域划分的多个元件区域，所述元件芯片的制造方法包括：
准备工序，准备所述基板，所述基板的所述第二面侧被载体支承，并且所述基板形成有耐蚀刻层，使得覆盖所述元件区域且使所述分割区域露出；以及
等离子体处理工序，在所述准备工序之后，对被所述载体支承的所述基板实施等离子体处理，
所述等离子体处理工序包括：
分割工序，将所述第一面暴露于第一等离子体，从而将未被所述耐蚀刻层覆盖的区域的所述基板在该基板的深度方向上蚀刻至到达所述第二面而将所述基板分割为元件芯片，成为具备所述第一面、所述第二面、以及连结所述第一面和所述第二面且形成有多个凸部的侧面的元件芯片彼此隔开间隔保持在所述载体上的状态；以及
保护膜形成工序，在所述分割工序之后，在彼此隔开间隔保持在所述载体上的状态下，将所述元件芯片暴露于第二等离子体，从而在所述元件芯片的所述侧面形成保护膜，
在所述保护膜形成工序中，所述保护膜至少被覆所述凸部。
3.根据权利要求1或2所述的元件芯片的制造方法，所述分割工序包括重复工序，所述重复工序交替地重复对所述基板进行蚀刻的硅蚀刻步骤和使沉积膜沉积在通过所述硅蚀刻步骤进行了蚀刻的部分的内壁的沉积膜沉积步骤，
在所述重复工序中，在所述侧面沿着第一面呈多条线状形成所述凸部。
4.根据权利要求1或2所述的元件芯片的制造方法，所述保护膜是以碳氟化合物为主成分的膜。
5.根据权利要求4所述的元件芯片的制造方法，用于生成所述第二等离子体的保护膜形成用气体包含氟化碳。
6.根据权利要求1或2所述的元件芯片的制造方法，被覆所述凸部的保护膜的膜厚大于相邻的两个所述凸部的中间处的保护膜的膜厚。
7.一种元件芯片，具备具有元件区域的第一面、所述第一面的相反侧的第二面、以及连结所述第一面和所述第二面的侧面，
在所述侧面形成有多个凸部，所述侧面的至少所述凸部被保护膜所被覆，
被覆所述凸部的保护膜的膜厚大于相邻的两个所述凸部的中间处的保护膜的膜厚。
8.根据权利要求7所述的元件芯片，所述凸部沿着所述第一面呈多条线状形成在所述侧面。
9.根据权利要求7所述的元件芯片，所述保护膜是以碳氟化合物为主成分的膜。
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