JP2017138172A

JP2017138172A - 測定装置および材料試験機

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Publication number: JP2017138172A
Application number: JP2016018533A
Authority: JP
Inventors: 博志辻; Hiroshi Tsuji
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 2016-02-03
Filing date: 2016-02-03
Publication date: 2017-08-10
Anticipated expiration: 2036-02-03
Also published as: JP6544256B2

Abstract

【課題】広い周波数範囲の測定結果を安定して取得することが可能な測定装置および材料試験機を提供する。【解決手段】ＦＰＧＡ６０の内部には、ＦＰＧＡ６０からＤＡＣ５１に送る波形データが格納される波形メモリ６１と、ＤＡＣＩ／Ｆ６４を介して波形データをＤＡＣ５１に送信するときに、波形データのアドレスを指定してアドレスに保持されている値の出力を制御するタイミング制御部６３が配設される。また、ＦＰＧＡ６０の内部には、ＡＤＣ５８から、ＡＤＣＩ／Ｆ６５を介して入力された信号と、波形メモリ６２に格納された波形データとを乗算する乗算器６６と、乗算結果を積算する積算器６７と、積算結果からオフセット値を減算するオフセット減算部６８と、ゲイン乗算部６９とが配置される。【選択図】図３

Description

この発明は、ひずみゲージブリッジ回路を有する測定装置、および、これを備えた材料試験機に関する。

ひずみゲージの電気抵抗の変化を電圧に変換することにより、各種物理量を計測する測定装置においては、測定目的に応じて、例えば、ブリッジ回路の一辺にひずみゲージが、他の三辺に固定抵抗が接続される１ゲージ法による回路や、ブリッジ回路の各辺がすべてひずみゲージで構成される４ゲージ法による回路などの、ひずみゲージブリッジ回路が組まれている。そして、材料試験において、試験片に作用する試験力を検出するロードセルや試験力を与えられた試験片に生じた変位量を検出する変位計では、例えば、４ゲージ法による測定法が採用されている（特許文献１参照）。

従来、材料試験機のロードセルや変位計のひずみゲージブリッジ回路を励起する手段としては、直流駆動、交流駆動の２種類が採用されていた。直流駆動は、ひずみゲージブリッジ回路に周期的な極性の変化がない一定の電圧を印加する方法であり、高い周波数の変化までとらえられることから、動的試験を行う材料試験機の測定装置に採用されている。一方、交流駆動は、ひずみゲージブリッジ回路に周波数一定の正弦波電圧を印加する方法であり、測定値に回路のＤＣオフセットが影響しないことや、ＲＦ干渉の影響を受けにくいなど、外部からの影響を受けにくいという利点があることから、静的試験を行う材料試験機の測定装置に採用されている。

特開２０１１−１６９７６５号公報

ところで、静的試験において、材料試験機に要求されるサンプリングレートが高くなるほど、交流駆動のキャリア周波数を上げる必要がある。しかしながら、キャリア周波数を上げると、ロードセルや変位計のひずみゲージブリッジ回路と試験機本体側の測定回路のアンプとの間を接続するケーブル間の浮遊容量が外的要因で変化したとき、その容量成分変化による受信波形変化の測定結果に対する影響が、無視できない大きさになってくるという問題が生ずる。このため、単純にキャリア周波数を上げることはできず、測定できる周波数範囲の上限を引き上げることができないという問題が生ずる。

この発明は上記課題を解決するためになされたものであり、上述の交流駆動の利点を備えつつ、高い周波数範囲の変動まで捉えることが可能な測定装置および材料試験機を提供することを目的とする。

請求項１に記載の発明は、被測定物に生じた物理量の変化を電圧に変換するひずみゲージブリッジ回路を有し、励起信号を生成して前記ひずみゲージブリッジ回路を駆動するとともに、当該励起信号に対する応答であるひずみ信号を受け取る測定回路を備えた測定装置において、前記測定回路は、類似矩形波の１周期分の波形データを記憶させる第１メモリを有し、前記波形データに基づいて類似矩形波を前記励起信号として生成することを特徴とする。

請求項２に記載の発明は、請求項１に記載の測定装置において、前記測定回路は、前記波形データの１周期内の各位相に対応するとともに前記波形データよりもパルス幅が狭い乗算データを記憶させる第２メモリを有し、前記ひずみ信号に対して前記乗算データを乗算することにより、前記ひずみ信号のうち所定の領域のデータのみを採取する。

請求項３に記載の発明は、請求項２に記載の測定装置において、前記第１メモリに記憶された前記波形データは上下対称となっている。

請求項４に記載の発明は、請求項２または請求項３に記載の測定装置において、前記第１メモリに記憶された前記波形データは、前記波形データの波形の立ち上がりおよび立ち下がり部分が曲線状の波形である。

請求項５に記載の発明は、請求項２または請求項３に記載の測定装置において、前記第１メモリに記憶された前記波形データは、前記波形データにおける最高値および最低値である時間を通常矩形波よりも小さくした波形である。

請求項６に記載の発明は、試験片に試験力を与える負荷機構を備え、材料試験を実行する材料試験機であって、請求項１から請求項５のいずれか１項に記載の測定装置を備えることを特徴とする。

請求項７に記載の発明は、請求項６に記載の材料試験機において、前記測定装置は、前記試験片に与えられた試験力を検出するロードセルを含む測定装置、または、前記試験片に生じた変位を検出する変位計を含む測定装置である。

請求項１に記載の発明によれば、測定回路は、第１メモリに記憶させた波形データに基づいて類似矩形波を生成することから、第１メモリに記憶させる波形データを変更することで、ひずみゲージブリッジ回路を駆動する波形を容易に変更することができる。

請求項２に記載の発明によれば、ひずみ信号に対して第２メモリに記憶させた乗算データを乗算することにより、ひずみ信号のうち所定の領域のデータのみを採取することから、極性の急激な変化等の波形の形状やケーブル間浮遊容量の影響により不安定になる領域のデータを破棄し、安定期間のみのデータを採取できることから、キャリア周波数を上げても安定した測定結果が得られる。

請求項３に記載の発明によれば、測定回路において、上下対称な類似矩形波を励起信号として生成して、ひずみゲージブリッジ回路を駆動し、励起信号に対する応答であるひずみ信号の波形における前半半周期と後半半周期とを符号を変えて積算した値を測定値とすることから、ＲＦ干渉や温度変化によるＤＣオフセットの変動の影響を受けにくい、安定した測定が可能となる。

請求項４に記載の発明によれば、波形データは、波形の立ち上がりおよび立ち下がり部分が曲線状の波形であることから、ひずみ信号において波形の立ち上がりおよび立ち下がりでのオーバーシュートなどの過渡的変動の測定値に対する影響が低減される。

請求項５に記載の発明によれば、波形データは、波形データにおける最高値および最低値である時間を通常矩形波よりも小さくした波形であることから、ひずみゲージブリッジ回路で消費する電力を大きくすることなくひずみゲージブリッジ回路に印加する電圧を推奨印加電圧よりも上げることができ、ひずみ信号のＳ／Ｎ比を上げることが可能となる。

請求項６および請求項７に記載の発明によれば、測定装置の測定精度が向上することで、材料試験の試験結果評価をより正確に行うことが可能となる。

この発明に係る材料試験機の概要図である。この発明に係る計測装置の測定回路を説明する構成図である。ＦＰＧＡ６０の構成図である。ひずみゲージブリッジ回路４０への励起信号とひずみ信号を説明する図である。波形メモリ６１に記憶される波形データと波形メモリ６２に記憶される乗算データの形状を示す図である。乗算器６６に入力されるひずみ信号の例を示す図である。励起信号の波形の形状とひずみ信号の波形の形状を示す図である。波形メモリ６１に記憶される波形データと波形メモリ６２に記憶される乗算データの他の例を示す図である。

以下、この発明の実施の形態を図面に基づいて説明する。図１は、この発明に係る測定装置を備えた材料試験機の概要図である。

この材料試験機は、テーブル１６と、テーブル１６上に鉛直方向を向く状態で回転可能に立設された一対のねじ棹１１と、これらのねじ棹１１に沿って移動可能なクロスヘッド１３と、このクロスヘッド１３を移動させて試験片１０に対して試験力を付与するための負荷機構３０と、ねじ棹１１を覆う一対のカバー１９を備える。なお、図１においては、一対のカバー１９のうち紙面左側のカバー１９を取り払った状態を図示している。

クロスヘッド１３は、一対のねじ棹１１に対して、図示を省略したナット（ボールナット）を介して連結されている。ねじ棹１１の下端部は、それぞれ負荷機構３０に連結されており、負荷機構３０の駆動源からの動力が、ねじ棹１１に伝達される構成となっている。一対のねじ棹１１が同期して回転することにより、クロスヘッド１３は、これらの一対のねじ棹１１に沿って昇降する。

クロスヘッド１３には、試験片１０の上端部を把持するための上つかみ具２１が付設されている。一方、テーブル１６には、試験片１０の下端部を把持するための下つかみ具２２が付設されている。引っ張り試験を行う場合には、試験片１０の両端部をこれらの上つかみ具２１および下つかみ具２２により把持した状態で、クロスヘッド１３を上昇させることにより、試験片１０に試験力（引張荷重）を負荷する。

このときに、試験片１０に作用する試験力は、クロスヘッド１３に配設されたロードセル１４によって検出される。また、試験片１０における標点間の距離の変位量は、変位計１８により測定される。この実施形態において測定される変位量は試験片１０の伸び量であるので、変位計１８は伸び計とも称される。ロードセル１４および変位計１８の各々には、４個のひずみゲージＲ１、Ｒ２、Ｒ３、Ｒ４をブリッジ接続したひずみゲージブリッジ回路４０が備えられており、それぞれ、アクティブ４ゲージ法により物理量の変化を電圧の変化に変換して検出する。このように、この材料試験機は、試験片１０を被測定物とし、試験片１０に生じる物理量の変化を検出する測定装置を構成する要素部材として、ロードセル１４と変位計１８を備える。

制御部２３はコンピュータやシーケンサーおよびこれらの周辺機器によって構成されている。制御部２３は、表示部２６および負荷機構３０と接続されており、あらかじめ設定された試験条件に従って、負荷機構３０を動作させる。また、制御部２３には、ロードセル１４とケーブルで接続されるロードセル用の測定装置が配設されており、ロードセル１４から出力された信号を取り込んでデータ処理を実行する。さらに、制御部２３には、変位計１８とケーブルで接続される変位計用の測定装置が配設されており、変位計１８から出力された信号を取り込んでデータ処理を実行する。

図２は、この発明に係る測定装置の測定回路を説明する構成図である。図３は、ＦＰＧＡ（Ｆｉｅｌｄ−ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）６０の構成図である。図４は、ひずみゲージブリッジ回路４０への励起信号とひずみ信号を説明する図である。なお、図４の縦軸は電圧を示し、横軸は時刻を示す。図５は、波形メモリ６１に記憶される波形データと波形メモリ６２に記憶される乗算データの形状を示す図である。図５（ａ）の縦軸は電圧を示し、ＦＳはこのひずみゲージブリッジ回路４０への印加が推奨されるフルスケール電圧である。図５（ｂ）の縦軸は＋１、０、−１の値を示し、図５（ａ）および図５（ｂ）の横軸はアドレスを示す。図６は、乗算器６６に入力されるひずみ信号の例を示す図である。図６の縦軸は、電圧を示し、横軸は時刻を示す。なお、図２に示す測定回路および図３に示すＦＰＧＡ６０の構成は、測定装置がロードセル１４の場合も変位計１８の場合も、同様であることから、測定装置の測定回路の構成として説明する。

制御部２３には、測定回路を構成するＦＰＧＡ６０が配設されている。ＦＰＧＡ６０からＤＡＣ（デジタルアナログコンバータ）５１へは、ひずみゲージブリッジ回路４０を励起するための波形信号が送信される。ＤＡＣ５１から発生した波形は、オペアンプ５２、５４に入力され、ゼロボルトを中心にプラスマイナス対象な駆動波形（図４（ａ）参照）とされた後、パワーアンプ５３、５５で増幅され、ひずみゲージブリッジ回路４０を駆動する。ひずみゲージブリッジ回路４０から出力されたひずみ信号は、計装アンプ５６に入力され、差分が取り出される。そして、ＬＰＦ（ローパスフィルタ）５７でＡＤＣ（アナログデジタルコンバータ）５８のナイキスト周波数を超える成分が取り除かれた後に、ＡＤＣ５８でデジタル信号（図４（ｂ）参照）に変換され、ＦＰＧＡ６０に入力される。そして、ＦＰＧＡ６０内での処理後の結果は、試験力値または試験片の伸び（変位量）として表示部２６に表示される。

ＦＰＧＡ６０の内部には、ＦＰＧＡ６０からＤＡＣ５１に送る波形データが格納される波形メモリ６１と、ＤＡＣＩ／Ｆ（デジタルアナログコンバータインターフェース）６４を介して波形データをＤＡＣ５１に送信するときに、波形データのアドレスを指定してアドレスに保持されている値の出力を制御するタイミング制御部６３が配設される。また、ＦＰＧＡ６０の内部には、ＡＤＣ５８から、ＡＤＣＩ／Ｆ（アナログデジタルコンバータインターフェース）６５を介して入力された信号と、波形メモリ６２に格納された波形データとを乗算する乗算器６６と、乗算結果を積算する積算器６７と、積算結果からオフセット値を減算するオフセット減算部６８と、ゲイン乗算部６９とが配置される。

波形メモリ６１は、この発明の第１メモリに相当し、ひずみゲージブリッジ回路４０を励起するための駆動波形が記憶されている。この駆動波形はデジタルデータであり、図５（ａ）に示すように、縦軸を電圧、横軸をアドレスとして波形の１周期分の値を所定のアドレスにそれぞれ格納した矩形波の波形データである。波形メモリ６１に記憶される波形データが矩形波の場合は、矩形波によりひずみゲージブリッジ回路４０が駆動される。なお、この発明における矩形波類似の波形とは、図５（ａ）に示すデューティ比５０％（パルス幅が１周期の５０％）の矩形波のみを示すものではなく、後述する、部分的な曲線形状と矩形を組み合わせるなどして矩形波に変形を加えた形状（図７（ａ）参照）や、パルス幅が５０％よりも小さいパルス波（図８（ａ）参照）も含む概念である。この明細書では、矩形波類似の波形を持つ駆動波を類似矩形波と呼び、図５（ａ）に示すデューティ比５０％の波形を持つ駆動波をとくに通常矩形波と呼ぶ。なお、類似矩形波の波形は上下対称の波形である。ここで、上下対称の波形とは、１周期のうち前半分と後半分の形が極性を反転しただけで同じ形であることを意味している。すなわち、波形データの前半と後半において、対応する同じ位相どうしでは、波形の値が正負の符号を反対にした同じ値である。

タイミング制御部６３から波形メモリ６１にアドレスが渡されると、アドレスで参照される波形データの値がＤＡＣＩ／Ｆ６４を介してＤＡＣ５１に渡される。また、タイミング制御部６３からは、波形メモリ６２にもアドレスが渡される。波形メモリ６２は、この発明の第２メモリに相当し、波形メモリ６１に記憶されている１周期分の値を格納するアドレスと同じアドレスに、乗算器６６に与える値が格納されているデジタルデータが乗算データとして記憶されている。乗算データは、波形メモリ６１に記憶されている１周期分の波形データの極性が変わった直後に相当する所定範囲のアドレスに０を、その後再度極性が変わるまでの所定範囲のアドレスに＋１または−１の値を格納したもの（図５（ｂ）参照）である。なお、＋１または−１のどちらの値が格納されるかは、波形データの極性に応じて決定される。

ひずみ信号がＡＤＣからＡＤＣＩ／Ｆ６５を介して乗算器６６に入力されると、タイミング制御部６３の作用によりアドレスで参照される乗算データの値とひずみ信号とが乗算される。そうすると、波形１周期分ごとに、図６にｅ１、ｅ２で示す領域分のデータのみが、積算器６７に渡り積算されることになる。ｅ１、ｅ２で示す領域の間では複数のデータがサンプリングされて積算すなわち平均化されるから、ノイズなどの影響が抑制されたデータが得られることになる。なお、乗算器６６で乗算データと乗算されるひずみ信号は、図６の横軸の時刻が、アドレスに変換されている。

通常矩形波を駆動波形としてひずみゲージブリッジ回路４０に与えた場合、図４（ａ）に示すような入力に対して、波形の極性が変わった直後はケーブルの浮遊容量やＬＰＦ５７のキャパシタンスを充電するため、その応答は図４（ｂ）に示すように一般的になまりのある波形となる。また、図５（ａ）の波形データのように、通常矩形波を基に生成した励起信号でひずみゲージブリッジ回路４０を駆動した場合には、その応答は、図６に示すように、極性が変わった直後（波形の立ち上がり、立ち下がり）でオーバーシュート（アンダーシュート）したりすることもある。このように、ひずみゲージブリッジ回路４０への励起信号が通常矩形波の場合、波形の極性が変わった直後で電圧が不安定になる傾向があるため、ひずみ信号のデジタルデータと波形メモリ６２の乗算データとを乗算することにより、極性が変わった直後の不安定な電圧に相当するデータは破棄し、安定期間のデータのみを採取するようにしている。また、波形メモリ６２の乗算データが、＋１または−１の値を波形メモリ６１と同一のアドレスに格納することで、ひずみゲージブリッジ回路４０を駆動する類似矩形波の極性に同期して、ひずみ信号のデジタルデータを積算する極性を変化させることを可能としている。

積算器６７には、タイミング制御部６３からリセット信号が送られ、積算器６７は、上下対称な矩形波の１周期ごとに積算結果をオフセット減算部６８に送るとともに、リセット信号により積算値をゼロに戻す。オフセット減算部６８で、積算結果からオフセット値が引かれ、さらに、ゲイン乗算部６９でゲインが乗算されることにより、デジタル値が試験力値または伸び値に変換される。オフセット減算部６８における「オフセット」は、試験力値や伸び値の、試験開始時の定常状態分を示し、後述する「ＤＣオフセット」とは異なる。しかる後、変換された値は、表示部２６に表示される。このように、キャリア１周期の中で＋１の係数をかけた値と−１の係数をかけた値を同じ時間分だけ積算するため、ＤＣオフセットが存在しても積算でゼロになり、ＤＣオフセットの影響を受けなくなる。したがって、励起信号として類似矩形波を使用する方式は、ＤＣオフセット変動の要因となるＲＦ干渉や温度変化の影響を受けにくい、という利点がある。また、ひずみ信号のうち、極性が変わった直後の不安定な電圧に相当するデータは破棄されることから、キャリア周波数を上げた場合でも、ロードセル１４と制御部２３、変位計１８と制御部２３を接続するケーブルのケーブル間浮遊容量変化の影響が低減され、ケーブル間浮遊容量の変動による測定精度の低下を防ぐことが可能となる。

ひずみゲージブリッジ回路４０を駆動する他の類似矩形波について説明する。図７は、励起信号の波形の形状とひずみ信号の波形の形状を示す図である。なお、図７（ａ）は、図２における符号Ａで示す位置での信号の形状を示し、図７（ｂ）は、図２における符号Ｂで示す位置での信号の形状を示し、図７（ｃ）は、図２における符号Ｃで示す位置での信号の形状を示す。なお、図７においては、図４（ａ）よりも、横のスケールを拡大してデータの変動を誇張して記載している。

ＦＰＧＡ６０の波形メモリ６１に、図７（ａ）に示す信号と同形状の波形データを記憶させ、ＤＡＣ５１によりアナログ信号に変換する。この図７（ａ）に示す励起信号の波形の形状は、図４（ａ）に示した通常矩形波とは異なり、その波形の極性が変わるときの一定の時間だけ電圧を曲線状に変化させる形状としている。このため、極性が変化した直後の応答が、図６に示したようにオーバーシュートすることがなく、データの安定性を向上させることができる（図７（ｃ）参照）。

また、図４（ａ）に示した矩形波では、乗算器６６で図５（ｂ）に示す乗算データを乗算して安定期間のデータのみを採取しているが、図７（ａ）の波形を励起信号とすると、極性が変化した直後の応答がより短時間で安定するため、波形メモリ６２に記憶させる乗算データのパルス幅を、図５（ｂ）に示す例より大きくし、より多くの安定期間のデータを採取することが可能となる。なお、図７（ｃ）に示すように、実際のひずみ信号はノイズなどにより小刻みに変動していることから、ひずみ信号のデジタルデータと乗算データの乗算により採取される安定期間のデータ量を増やすことで、測定の精度を向上させることも可能となる。

さらに、ひずみゲージブリッジ回路４０を駆動する類似矩形波の変形例について説明する。図８は、波形メモリ６１に記憶される波形データと波形メモリ６２に記憶される乗算データの他の例を示す図である。

従来から、ひずみゲージブリッジ回路４０に印加する推奨印加電圧は、ひずみゲージブリッジ回路自身が発生する熱量の影響を避けるために、例えば、ＡＣ／ＤＣ１０Ｖ（ボルト）なとど上限値が決まっている。一方で、ひずみゲージブリッジ回路４０から出力されるひずみ信号には、各ひずみゲージの抵抗値と周囲温度で決まるホワイトノイズ（白色ガウス雑音）が含まれている。その大きさは、下記式（１）で示される。

ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｒは抵抗値であり、ｖは白色ガウス雑音電圧密度の標準偏差である。例えば、室温（３００Ｋ）の空間に、３５０Ω（オーム）のひずみゲージブリッジを配置すると、式（１）より、ｖ＝２．４１［ｎＶ］となる。この値は、ひずみゲージブリッジで固有の値であるため、ひずみ信号のＳ／Ｎ比を上げるためには、フルスケール電圧を上げる必要がある。

図８（ａ）に示す波形データの形状は、波形データの値がゼロではなく振幅と同じ値である時間（波形データの値が最高値および最低値である時間）を、通常矩形波のような１周期の半分ではなく、それよりも短い時間にした例を示している。この図の例では、図５（ａ）の波形データの形状よりも電圧の印加時間を半分（１周期の４分の１）にして駆動電圧を２の平方根倍にしているが、発熱量の平均値はどちらの波形データの場合も変わらない。すなわち、図８（ａ）に示す波形データから生成された励起信号でひずみゲージブリッジ回路４０を駆動することで、ひずみゲージブリッジ回路４０に印加できる電圧を上げることができる。そして、ＦＰＧＡ６０が受信するひずみ信号のデジタルデータにおいて、安定した測定値が取得できる時間も、図５の場合の半分になると推定できることから、波形メモリ６２に記憶させる乗算データを図８（ｂ）に示すような形状とする。図８に示す波形データと乗算データを採用することで、ひずみ信号のＳ／Ｎ比を上げることができ、測定精度を向上させることが可能となる。

また、上述したように、波形メモリ６１に記憶された波形データが、図５（ａ）、図７（ａ）および図８（ａ）に示すように、各波形の位相の前半と後半において上下対称となっていると、上下対称な類似矩形波でひずみゲージブリッジ回路４０を励起することになる。そして、ひずみ信号の受信側で積算器６７により類似矩形波１周期分の総和を前半と後半で符号を変えて積算するため、ＤＣオフセットが打ち消される。したがって、ＲＦ干渉によるＤＣオフセットの影響を受けにくい、温度変化によるＤＣオフセットの影響を受けにくい、という利点を得ることができる。

１０試験片
１１ねじ棹
１３クロスヘッド
１４ロードセル
１６テーブル
１８変位計
１９カバー
２１上つかみ具
２２下つかみ具
２３制御部
２６表示部
３０負荷機構
４０ひずみゲージブリッジ回路
５１ＤＡＣ
５２オペアンプ
５３パワーアンプ
５４オペアンプ
５５パワーアンプ
５６計装アンプ
５７ＬＰＦ
５８ＡＤＣ
６０ＦＰＧＡ
６１波形メモリ
６２波形メモリ
６３タイミング制御部
６４ＤＡＣＩ／Ｆ
６５ＡＤＣＩ／Ｆ
６６乗算器
６７積算器
６８オフセット減算部
６９ゲイン乗算部

Claims

被測定物に生じた物理量の変化を電圧に変換するひずみゲージブリッジ回路を有し、励起信号を生成して前記ひずみゲージブリッジ回路を駆動するとともに、当該励起信号に対する応答であるひずみ信号を受け取る測定回路を備えた測定装置において、
前記測定回路は、
類似矩形波の１周期分の波形データを記憶させる第１メモリを有し、前記波形データに基づいて類似矩形波を前記励起信号として生成することを特徴とする測定装置。
請求項１に記載の測定装置において、
前記測定回路は、
前記波形データの１周期内の各位相に対応するとともに前記波形データよりもパルス幅が狭い乗算データを記憶させる第２メモリを有し、
前記ひずみ信号に対して前記乗算データを乗算することにより、前記ひずみ信号のうち所定の領域のデータのみを採取する測定装置。
請求項２に記載の測定装置において、
前記第１メモリに記憶された前記波形データは上下対称となっている測定装置。
請求項２または請求項３に記載の測定装置において、
前記第１メモリに記憶された前記波形データは、前記波形データの波形の立ち上がりおよび立ち下がり部分が曲線状の波形である測定装置。
請求項２または請求項３に記載の測定装置において、
前記第１メモリに記憶された前記波形データは、前記波形データにおける最高値および最低値である時間を通常矩形波よりも小さくした波形である測定装置。
試験片に試験力を与える負荷機構を備え、材料試験を実行する材料試験機であって、
請求項１から請求項５のいずれか１項に記載の測定装置を備えることを特徴とする材料試験機。
請求項６に記載の材料試験機において、
前記測定装置は、前記試験片に与えられた試験力を検出するロードセルを含む測定装置、または、前記試験片に生じた変位を検出する変位計を含む測定装置である材料試験機。