JP2017126815A - 発振回路 - Google Patents

Abstract

【課題】消費電力を低減することが可能な発振回路を提供する。
【解決手段】発振回路１１は、共振回路１２と、複数の負性抵抗回路１３−１、１３−２、１３-ｎを具備している。複数の負性抵抗回路１３−１、１３−２、１３−ｎは、それぞれ第１の電源端子、第２の電源端子、入力端子及び出力端子を含み、第１の電源端子及び第２の電源端子により電源と接地間に電流通路が直列接続され、入力端子及び出力端子により共振回路１２に並列接続される。
【選択図】図１

Description

本発明の実施形態は、例えば半導体集積回路に設けられる発振回路に関する。

例えば半導体集積回路に設けられる発振回路は、半導体集積回路が設けられるシステムが待機状態であっても、動作し続けている。システム全体の待機時の電力は、発振回路の消費電力により決定されるため、待機時の電力を削減するために、発振回路の消費電力の削減が必要である。

一般に、発振回路は、半導体集積回路の一部として設計されることが多い。半導体集積回路は微細化されているが、半導体集積回路の入出力ピンを駆動するＩ／Ｏ電圧Ｖ_{ＤＤＩ／Ｏ}は、設計ルールが例えば６５ｎｍにおいて、例えば１．８Ｖ〜３．６Ｖとされている。

発振回路の消費電力を削減するため、発振回路は、半導体集積回路のコア部のトランジスタの設計ルールを用いて設計される。コア部のトランジスタの駆動電圧は、Ｉ／Ｏ電圧Ｖ_{ＤＤＩ／Ｏ}より低い例えば１．２Ｖであるため、降圧回路により、Ｉ／Ｏ電圧Ｖ_{ＤＤＩ／Ｏ}が１．２Ｖに降圧される。

Y. Chang, J. Leete, Z. Zhou, M. Vadipour, Y. Chang, and H. Darabi, "A differential digitally controlled crystal oscillator with a 14-bit tuning resolution and sine wave outputs for cellular applications," IEEE J. Solid-State Circuits, vol. 47, no. 2, pp. 421-434, Feb. 2012.

上記のように、発振回路の電源は、降圧回路により生成される。しかし、発振回路の電力のうち、３３％〜６６％が降圧回路により消費される。したがって、さらなる消費電力の低減が望まれている。

本実施形態は、消費電力を低減することが可能な発振回路を提供しようとするものである。

実施形態の発振回路は、共振回路と、複数の負性抵抗回路を具備している。複数の負性抵抗回路は、それぞれ第１の電源端子、第２の電源端子、入力端子及び出力端子を含み、前記第１の電源端子及び第２の電源端子により電源と接地間に電流通路が直列接続され、前記入力端子及び出力端子により前記共振回路に並列接続されている。

第１の実施形態に係る発振回路の一例を示す構成図。 図１に示す共振回路の一例を示す回路図。 図１に示す負性抵抗回路の一例を示す回路図。 第１の実施形態の動作を説明するための構成図。 負性抵抗回路の第１の変形例を示す回路図。 負性抵抗回路の第２の変形例を示す回路図。 負性抵抗回路の第３の変形例を示す回路図。 負性抵抗回路の第４の変形例を示す回路図。 第２の実施形態に係る発振回路の一例を示す構成図。 第２の実施形態の第１の変形例を示す構成図。 図１０に示す低域通過フィルタの一例を示す回路図。 第２の実施形態の第２の変形例を示す構成図。

以下、図面を参照して実施の形態について説明する。図面において、同一部分には同一符号を付し、説明は省略する。

（第１の実施形態）
図１は、第１の実施形態に係る発振回路１１を示している。発振回路１１は、例えば図示せぬ半導体集積回路に実装され、半導体集積回路のコア部のトランジスタの設計ルールを用いて設計される。コア部のトランジスタは、Ｉ／Ｏ電圧Ｖ_{ＤＤＩ／Ｏ}（例えば１．８Ｖ〜３．６Ｖ）より低い電圧、例えば１．２Ｖで駆動される。第１の実施形態は、従来のような降圧回路を用いずに、Ｉ／Ｏ電圧からＩ／Ｏ電圧より低い電圧を生成する。

図１において、発振回路１１は、共振回路１２と複数の負性抵抗回路１３−１、１３−２〜１３−ｎを含んでいる。負性抵抗回路１３−１、１３−２〜１３−ｎのそれぞれは、同一の構成である。各負性抵抗回路１３−１、１３−２〜１３−ｎの図示せぬ電流通路は、Ｉ／Ｏ電圧が供給される配線１４と接地間に直列接続されている。すなわち、負性抵抗回路１３−１、１３−２〜１３−ｎは、配線１４と接地間に縦積みされている。また、各負性抵抗回路１３−１、１３−２〜１３−ｎの入力端子、及び出力端子は、共振回路１２に並列接続されている。

ｎ個の負性抵抗回路１３−１、１３−２〜１３−ｎの電流通路をＩ／Ｏ電圧が供給される配線１４と接地間に直列接続し、各負性抵抗回路１３−１、１３−２〜１３−ｎに所定の直流バイアス電圧を供給することにより、後述するように、Ｉ／Ｏ電圧を１／ｎの電圧に降圧することができる。

図２は、共振回路１２の一例を示している。共振回路１２は、水晶振動子１２ａ、キャパシタ１２ｂ、１２ｃを含んでいる。水晶振動子１２ａの一端は、キャパシタ１２ｂを介して接地され、他端はキャパシタ１２ｃを介して接地されている。さらに、水晶振動子１２ａの一端は、図１に示す負性抵抗回路１３−１、１３−２〜１３−ｎの入力端に接続され、他端は、負性抵抗回路１３−１、１３−２〜１３−ｎの出力端に接続される。

共振回路１２の構成は、これに限定されるものではなく、変形可能である。また、水晶振動子を用いた共振回路に限らず、ＬＣ回路を用いた共振回路を適用することも可能である。

図３は、負性抵抗回路１３−１、１３−２〜１３−ｎの一例を示すものであり、代表して負性抵抗回路１３−ｎを示している。

負性抵抗回路１３−ｎは、例えば第１の電源端子１３ａ、第２の電源端子１３ｂ、入力端子１３ｃ、出力端子１３ｄ、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）１３ｅ、直流カット用のキャパシタ１３ｆ、１３ｇ、バイアス抵抗１３ｈ、バイアス端子１３ｉを含んでいる。

ＮＭＯＳ１３ｅの電流通路の一端は、第１の電源端子１３ａに接続され、他端は第２の電源端子１３ｂに接続されている。入力端子１３ｃとＮＭＯＳ１３ｅのゲート電極との間には、キャパシタ１３ｆが接続され、バイアス端子１３ｉとＮＭＯＳ１３ｅのゲート電極との間には、バイアス抵抗１３ｈが接続されている。出力端子１３ｄと第１の電源端子１３ａとの間にはキャパシタ１３ｇが接続されている。

負性抵抗回路１３−１の第１の電源端子１３ａは、図１に示すように、Ｉ／Ｏ電圧が供給される配線１４に接続され、負性抵抗回路１３−２の第１の電源端子１３ａは、負性抵抗回路１３−１の第２の電源端子１３ｂに接続される。負性抵抗回路１３−ｎの第１の電源端子１３ａは、負性抵抗回路１３−ｎ−１（図示せず）の第２の電源端子１３ｂに接続され、第２の電源端子１３ｂは、接地されている。したがって、負性抵抗回路１３−１、１３−２〜１３−ｎに含まれるＮＭＯＳ１３ｅの電流通路は、Ｉ／Ｏ電圧が供給される配線１４と接地間に直列接続されている。

負性抵抗回路１３−１、１３−２〜１３−ｎそれぞれの入力端子１３ｃは、共振回路１２の一端に接続され、出力端子１３ｄは、共振回路１２の他端に接続されている。このため、負性抵抗回路１３−１、１３−２〜１３−ｎは、共振回路１２に並列接続されている。

負性抵抗回路１３−１、１３−２〜１３−ｎそれぞれのバイアス端子１３ｉには、例えばそれぞれ異なる直流バイアス電圧が供給される。この直流バイアス電圧は、負性抵抗回路１３−１、１３−２〜１３−ｎそれぞれの例えば第１の電源端子１３ａの電圧と第２の電源端子１３ｂの電圧との中間の電圧である。

図４は、第１の実施形態の動作を説明するものであり、３つの負性抵抗回路１３−１、１３−２、１３−３を用いた場合を示している。３つの負性抵抗回路１３−１、１３−２、１３−３により、例えばＩ／Ｏ電圧３．６Ｖを１／３の１．２Ｖに降圧することができる。

すなわち、負性抵抗回路１３−１、１３−２、１３−３に含まれるＮＭＯＳ１３ｅの閾値電圧が全て同じである場合において、１つの負性抵抗回路により１．２Ｖ降圧される。つまり、負性抵抗回路１３−１によりＩ／Ｏ電圧３．６Ｖが２．４Ｖに降圧され、負性抵抗回路１３−２により、２．４Ｖが１．２Ｖに降圧される。この場合、負性抵抗回路１３−１、１３−２、１３−３のそれぞれのバイアス電圧は、負性抵抗回路１３−１、１３−２、１３−３のそれぞれの第１の電源端子１３ａと第２の電源端子１３ｂの中間の電圧に設定される。

具体的には、負性抵抗回路１３−１のバイアス電圧は、３．６Ｖと２．４Ｖの中間の３．０Ｖであり、負性抵抗回路１３−２のバイアス電圧は、２．４Ｖと１．２Ｖの中間の１．８Ｖであり、負性抵抗回路１３−３のバイアス電圧は、１．２Ｖと接地電圧の中間の０．６Ｖである。このようなバイアス電圧を負性抵抗回路１３−１、１３−２、１３−３にそれぞれ供給することにより、Ｉ／Ｏ電圧３．６Ｖをコア部の電圧１．２Ｖに降圧することができる。

尚、負性抵抗回路の数が４個以上である場合も、バイアス電圧の設定方法は、同一であるが、各負性抵抗回路に含まれるＮＭＯＳ１３ｅの閾値電圧を、ゲート・ソース間の電位差より低く設定する必要がある。

また、後述するように、例えば最も接地電位に近い負性抵抗回路１３−３（１３−ｎ）の直流カット用のキャパシタ１３ｆ、１３ｇは、発振回路１１の出力の直流レベルを設定するため除去される。

さらに、上記バイアス電圧が供給された負性抵抗回路１３−１、１３−２、１３−３は、各ＮＭＯＳ１３ｅの電流通路が直列接続されている。このため、負性抵抗回路１３−１に流れる電流が負性抵抗回路１３−２及び負性抵抗回路１３−３によって再利用される。したがって、消費電流を１／（負性抵抗回路の数）^２に削減することができる。すなわち、図４に示す例の場合、消費電流を１／３^２＝１／９に削減することができる。

上記第１の実施形態によれば、負性抵抗回路１３−１、１３−２〜１３−ｎにそれぞれ含まれ、電流通路が直列接続されたＮＭＯＳ１３ｅのゲート電極に、第１の電源端子１３ａの電圧と第２の電源端子１３ｂの電圧との中間の電圧からなるバイアス電圧を供給することにより、降圧回路を用いることなく、Ｉ／Ｏ電圧より負性抵抗回路の数の分だけ低い電圧を生成することができる。

しかも、電流通路が直列接続された複数の負性抵抗回路を用いることにより、消費電流を１／（負性抵抗回路の数）^２に削減することができる。したがって、降圧回路を用いた場合に比べて、低消費電力の発振回路を実現することが可能である。

また、負性抵抗回路１３−１、１３−２〜１３−ｎに含まれるトランジスタをコア部のトランジスタと同一の設計ルールで製造することが可能である。このため、負性抵抗回路１３−１、１３−２〜１３−ｎを含む発振回路１１を小型化することが可能である。

（負性抵抗回路の第１の変形例）
図５は、負性抵抗回路の第１の変形例を示している。第１の実施形態において、負性抵抗回路は、ＮＭＯＳを用いて構成されていた。これに対して、第１の変形例は、相補型の負性抵抗回路の例を示している。

図５に示すように、負性抵抗回路１３は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）１３ｊ、ＮＭＯＳ１３ｋ、直流カット用のキャパシタ１３ｌ、１３ｍ、１３ｎ、バイアス抵抗１３ｏ、１３ｐ、バイアス端子１３ｉ−１、１３ｉ−２を含んでいる。

ＰＭＯＳ１３ｊ、ＮＭＯＳ１３ｋは、第１の電源端子１３ａと第２の電源端子１３ｂとの間に電流通路が直列接続されている。入力端子１３ｃとＰＭＯＳ１３ｊのゲート電極との間には、キャパシタ１３ｌが接続され、入力端子１３ｃとＮＭＯＳ１３ｋのゲート電極との間には、キャパシタ１３ｍが接続されている。バイアス端子１３ｉ−１とＰＭＯＳ１３ｊのゲート電極との間には、バイアス抵抗１３ｏが接続され、バイアス端子１３ｉ−２とＮＭＯＳ１３ｋのゲート電極との間には、バイアス抵抗１３ｐが接続されている。ＰＭＯＳ１３ｊとＮＭＯＳ１３ｋの接続ノードと出力端子１３ｄとの間には、キャパシタ１３ｎが接続されている。

バイアス端子１３ｉ−１、１３ｉ−２には、第１の電源端子１３ａの電圧と第２の電源端子１３ｂの電圧との中間の電圧が供給される。

上記構成によれば、ＰＭＯＳ１３ｊとＮＭＯＳ１３ｋにより構成されたＣＭＯＳインバータ回路を用いて負性抵抗回路を構成することが可能である。第１の変形例に係る負性抵抗回路１３を複数個用いて、図１又は図４に示す構成とすることにより、第１の実施形態と同様の効果を得ることができる。

（負性抵抗回路の第２の変形例）
図３、図５に示す負性抵抗回路は、別途生成されたバイアス電圧を必要としている。これに対して、第２の変形例は、セルフバイアス型の負性抵抗回路を提供する。

図６は、負性抵抗回路の第２の変形例を示している。入力端子１３ｃとＰＭＯＳ１３ｊのゲート電極及びＮＭＯＳ１３ｋのゲート電極との間には、キャパシタ１３ｑが接続されている。ＰＭＯＳ１３ｊのゲート電極及びＮＭＯＳ１３ｋのゲート電極と、ＰＭＯＳ１３ｊとＮＭＯＳ１３ｋの接続ノードとの間には、バイアス抵抗１３ｒが接続されている。

上記第２の変形例によれば、バイアス抵抗１３ｒにより、ＰＭＯＳ１３ｊ及びＮＭＯＳ１３ｋのゲート電極に、第１の電源端子１３ａの電圧と第２の電源端子１３ｂの電圧の中間の電圧を供給することができる。このため、バイアス電圧を生成する回路が別途必要ない。したがって、回路構成を簡単化することが可能である。

また、第２の変形例に係る負性抵抗回路１３を複数個用いて、図１又は図４に示す構成とすることにより、第１の実施形態と同様の効果を得ることができる。

（負性抵抗回路の第３の変形例）
図４に示すように、複数の負性抵抗回路の電流通路を直列接続する場合、各段の負性抵抗回路を構成するＮＭＯＳ（及びＰＭＯＳ）のゲート・ソース間の電圧は、負性抵抗回路の数が増加するに従って低下する。負性抵抗回路の数が例えば３つの場合、ＮＭＯＳ（及びＰＭＯＳ）のゲート・ソース間の電圧は、０．６Ｖであり、負性抵抗回路の数が例えば４つの場合、ＮＭＯＳ（及びＰＭＯＳ）のゲート・ソース間の電圧は、０．４５Ｖとなる。例えばＮＭＯＳの閾値電圧が０．６Ｖであるとすると、ゲート・ソース間の電圧が０．４５Ｖであると、ＮＭＯＳが動作不能となる。ＰＭＯＳについても同様の現象が生じる。また、負性抵抗回路の数が少ない場合においても、Ｉ／Ｏ電圧が低下された場合、ＮＭＯＳ及びＰＭＯＳが動作不能となる。

これを回避するため、第３の変形例は、セルフバイアス型の負性抵抗回路において、ＮＭＯＳ及びＰＭＯＳのバックゲートバイアスを制御可能としている。

図７は、第３の変形例を示している。ＰＭＯＳ１３ｊのゲート電極及びＮＭＯＳ１３ｋのゲート電極と、ＰＭＯＳ１３ｊとＮＭＯＳ１３ｋの接続ノードとの間には、バイアス抵抗１３ｓ、１３ｔが直列接続されている。バイアス抵抗１３ｓとバイアス抵抗１３ｔの接続ノードと接地間には、キャパシタ１３ｕが接続されている。さらに、バイアス抵抗１３ｓとバイアス抵抗１３ｔの接続ノードの電圧は、ＰＭＯＳ１３ｊ及びＮＭＯＳ１３ｋの図示せぬＮ型のウェル領域、Ｐ型のウェル領域に供給される。このため、ＰＭＯＳ１３ｊ及びＮＭＯＳ１３ｋに正のバックゲートバイアス電圧が印加される。したがって、ＰＭＯＳ１３ｊ及びＮＭＯＳ１３ｋの閾値電圧が低下される。バックゲートバイアス電圧は、ＰＭＯＳ１３ｊ、ＮＭＯＳ１３ｋのゲート電極に供給されるゲートバイアス電圧と等しい電圧、すなわち、第１の電源端子１３ａと第２の電源端子１３ｂとの中間の電圧である。

上記第３の変形例によれば、セルフバイアス型の負性抵抗回路において、バイアス抵抗１３ｓ、１３ｔにより生成されたゲートバイアス電圧の一部をバックゲートバイアス電圧として用いることにより、各負性抵抗回路に含まれるＰＭＯＳ１３ｊ、ＮＭＯＳ１３ｋの閾値電圧を制御している。このため、各負性抵抗回路に含まれるＰＭＯＳ１３ｊ及びＮＭＯＳ１３ｋを低電圧で駆動することが可能であり、複数の負性抵抗回路を縦積みした場合、或いはＩ／Ｏ電圧が低下された場合においても、各負性抵抗回路を確実に動作させることが可能である。

（負性抵抗回路の第４の変形例）
図８は、図６に示すセルフバイアス型の負性抵抗回路を複数個用いた場合を示し、各負性抵抗回路の電流通路を直列接続した場合を示している。すなわち、Ｉ／Ｏ電圧が供給される配線１４と接地間に複数の負性抵抗回路１３−１、１３−２〜１３−ｎが縦積みされている。この場合において、任意の１つの負性抵抗回路に含まれる直流カット用のキャパシタ１３ｑ、１３ｎを除去することにより、発振回路の出力の直流レベルを設定することができる。

図８に示す場合、最も接地電位に近い負性抵抗回路１３−ｎのキャパシタ１３ｑ、１３ｎが除去されている。

前述したように、複数の負性抵抗回路を縦積みした場合、Ｉ／Ｏ電圧を負性抵抗回路の数で割った値の降圧電圧を得ることができる。このため、最も接地電位に近い負性抵抗回路１３−ｎの出力電圧が最も低くなる。各負性抵抗回路の出力電圧の誤差範囲が一定とすると、出力電圧が低いほど誤差電圧が小さい。このため、最も接地電位に近い負性抵抗回路１３−ｎからキャパシタ１３ｑ、１３ｎを除去することが望ましい。

上記第４の変形例によれば、縦積みされた複数の負性抵抗回路の内の任意の１つの負性抵抗回路に含まれる直流カット用のキャパシタ１３ｑ、１３ｎを除去することにより、発振回路の出力の直流レベルを設定することができる。

（第２の実施形態）
縦積みされた複数の負性抵抗回路は、製造プロセス、電源電圧、及び温度（以下、ＰＶＴと称す）のばらつきの影響を受け易い。

第２の実施形態は、ＰＶＴのばらつきの影響を低減した発振回路について説明する。

図９は、第２の実施形態に係る発振回路１１を示している。発振回路１１には、電流源２１を介してＩ／Ｏ電圧が供給される。すなわち、電流源２１は、負性抵抗回路１３−１とＩ／Ｏ電圧が供給される配線１４との間に接続されている。電流源２１は、後述するように、半導体集積回路内の例えばコア部のトランジスタより高耐圧の例えばＰＭＯＳにより構成され、このＰＭＯＳは、制御信号Const-g_mにより制御される。制御信号Const-g_mは、温度係数を持った信号であり、例えば電源電圧の変動に対して依存性のない図示せぬバイアス生成回路により生成される。このため、複数の負性抵抗回路１３−１、１３−２〜１３−ｎには、電流源２１を介して一定の電流が供給される。

上記第２の実施形態によれば、複数の負性抵抗回路１３−１、１３−２〜１３−ｎには、制御信号Const-g_mにより電流が一定に制御された電流源２１を介してＩ／Ｏ電圧が供給される。このため、発振回路１１は、ＰＶＴのばらつきの影響を抑制することができ、安定した発振動作を行うことが可能である。

（第２の実施形態の第１の変形例）
図１０は、第２の実施形態の第１の変形例を示している。第１の変形例において、制御信号Const-g_mは、低域通過フィルタ（ＬＰＦ）２２を介して電流源２１に供給される。このため、ＬＰＦ２２により、制御信号Const-g_mに含まれるノイズを除去することができる。したがって、電流源２１をさらに安定に動作させることができ、発振回路１１の位相ノイズを低下させることが可能である。

図１１は、ＬＰＦ２２の一例を示している。ＬＰＦ２２は、ＰＭＯＳ２２ａとキャパシタ２２ｂにより構成されている。ＰＭＯＳ２２ａの電流通路の一端には、制御信号Const-g_mが供給され、他端は、電流源２１を構成するＰＭＯＳ２１ａのゲート電極に接続されている。ＰＭＯＳ２２ａのゲート電極には、制御信号Const-g_mより低い電圧Ｖ１が供給され、ＰＭＯＳ２２ａは、抵抗として機能する。キャパシタ２２ｂの一方の電極は、ＰＭＯＳ２１ａのゲート電極に接続され、他方の電極は、ＰＭＯＳ２１ａと負性抵抗回路１３−１との接続ノードに接続されている。

上記のように、ＬＰＦ２２は、抵抗として機能するＰＭＯＳ２２ａとキャパシタ２２ｂとにより構成されている。このため、小型のＬＰＦを構成することができる。

（第２の実施形態の第２の変形例）
図１２は、第２の実施形態の第２の変形例を示している。第２の変形例において、スイッチ２３が、ＬＰＦ２２を構成するＰＭＯＳ２２ａと並列に接続されている。スイッチ２３は、発振回路１１の起動時にオンとされ、ＬＰＦ２２をオフとする。このため、起動時、制御信号Const-g_mは、ＬＰＦ２２を通らずにＰＭＯＳ２１ａのゲート電極に直接供給される。その後、発振回路１１が定常状態に達した時点において、スイッチ２３がオフとされる。このため、制御信号Const-g_mは、ＬＰＦ２２を通ってＰＭＯＳ２１ａのゲート電極に供給される。

このように、発振回路１１の起動時にスイッチ２３をオンとして、制御信号Const-g_mをＰＭＯＳ２１ａのゲート電極に直接供給している。このため、発振回路１１の起動時間を短縮することができる。

また、発振回路１１が定常状態に達した時点において、スイッチ２３をオフとし、ＬＰＦ２２を通して制御信号Const-g_mをＰＭＯＳ２１ａのゲート電極に供給している。このため、ＬＰＦ２２により制御信号Const-g_mのノイズを除去でき、電流源２１を安定に動作させることができる。したがって、発振回路１１の動作を安定化することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１１…発振回路、１２…共振回路、１３−１、１３−２〜１３−ｎ…負性抵抗回路、１３ａ…第１の電源端子、１３ｂ…第２の電源端子、１３ｃ…入力端子、１３ｄ…出力端子、１３ｅ、１３ｋ…ＮチャネルＭＯＳトランジスタ、１３ｊ、２１ａ、２２ａ、…ＰチャネルＭＯＳトランジスタ、１３ｆ、１３ｇ、１３ｌ、１３ｍ、１３ｎ、１３ｑ、１３ｕ、２２ｂ…キャパシタ、１３ｈ、１３ｏ、１３ｐ、１３ｒ、１３ｓ、１３ｔ…抵抗、２１…電流源、２２…ＬＰＦ、２３…スイッチ。

Claims (11)

1. 共振回路と、
   それぞれ第１の電源端子、第２の電源端子、入力端子及び出力端子を含み、前記第１の電源端子及び第２の電源端子により電源と接地間に電流通路が直列接続され、前記入力端子及び出力端子により前記共振回路に並列接続された複数の負性抵抗回路と
   を具備することを特徴とする発振回路。
2. 前記複数の負性抵抗回路のそれぞれは、
   前記第１の電源端子と前記第２の電源端子との間に電流通路が接続された少なくとも１つの第１導電型の第１のトランジスタを含み、
   前記第１のトランジスタのゲート電極には、前記第１の電源端子の電圧と前記第２の電源端子の電圧との中間の電圧が供給されることを特徴とする請求項１記載の発振回路。
3. 前記複数の負性抵抗回路のそれぞれは、
   前記入力端子と前記第１のトランジスタのゲート電極の間に接続された第１のキャパシタと、
   一端が前記第１のトランジスタのゲート電極に接続され、他端に前記中間の電圧が供給された第１の抵抗と、
   前記第１の電源端子と第１の出力端子との間に接続された第２のキャパシタと
   をさらに具備することを特徴とする請求項２記載の発振回路。
4. 前記複数の負性抵抗回路のそれぞれは、
   電流通路の一端が前記第１の電源端子に接続された第２導電型の第２のトランジスタと、
   電流通路の一端が前記第２のトランジスタの前記電流通路の他端に接続され、他端が前記第２の電源端子に接続された第１導電型の第３のトランジスタと、
   前記入力端子と前記第２のトランジスタのゲート電極との間に接続された第３のキャパシタと、
   一端に前記第１の電源端子の電圧と前記第２の電源端子の電圧との中間の電圧が供給され、他端が前記第２のトランジスタのゲート電極に並列接続された第２の抵抗と、
   前記入力端子と前記第３のトランジスタのゲート電極との間に接続された第４のキャパシタと、
   一端に前記中間の電圧が供給され、他端が前記第３のトランジスタのゲート電極に接続された第３の抵抗と、
   前記第２のトランジスタと前記第３のトランジスタの第１の接続ノードと出力端子との間に接続された第５のキャパシタと
   を具備することを特徴とする請求項１記載の発振回路。
5. 前記複数の負性抵抗回路のそれぞれは、
   電流通路の一端が前記第１の電源端子に接続された第２導電型の第４のトランジスタと、
   電流通路の一端が前記第４のトランジスタの前記電流通路の他端に接続され、電流通路の他端が前記第２の電源端子に接続された第１導電型の第５のトランジスタと、
   前記入力端子と前記第４のトランジスタのゲート電極、及び前記第５のトランジスタのゲート電極との間に接続された第６のキャパシタと、
   前記第４のトランジスタのゲート電極と前記第５のトランジスタのゲート電極との第２の接続ノードと、前記第４のトランジスタと前記第５のトランジスタの第３の接続ノードとの間に接続された第４の抵抗と、
   前記第３の接続ノードと前記出力端子との間に接続された第７のキャパシタと
   を具備することを特徴とする請求項１記載の発振回路。
6. 前記複数の負性抵抗回路の内の１つは、前記第４のトランジスタと、前記第５のトランジスタと、前記第４の抵抗により構成されていることを特徴とする請求項５記載の発振回路。
7. 前記複数の負性抵抗回路のそれぞれは、
   電流通路の一端が前記第１の電源端子に接続された第２導電型の第６のトランジスタと、
   電流通路の一端が前記第６のトランジスタの前記電流通路の他端に接続され、電流通路の他端が前記第２の電源端子に接続された第１導電型の第７のトランジスタと、
   前記入力端子と前記第６のトランジスタのゲート電極、及び前記第７のトランジスタのゲート電極との間に接続された第８のキャパシタと、
   前記第６のトランジスタのゲート電極と前記第７のトランジスタのゲート電極との第４の接続ノードと、前記第６のトランジスタと前記第７のトランジスタの第５の接続ノードとの間に直列接続された第５の抵抗及び第６の抵抗と、
   前記第５の接続ノードと前記出力端子との間に接続された第９のキャパシタと、
   前記第５の抵抗と第６の抵抗との第６の接続ノードと接地間に接続された第１０のキャパシタとを具備し、
   前記第６、第７のトランジスタのバックゲートに前記第６の接続ノードの電圧が供給されることを特徴とする請求項１記載の発振回路。
8. 前記電源に接続され、制御信号に従って定電流を前記複数の負性抵抗回路に供給する電流源をさらに具備することを特徴とする請求項１，４、５、７のいずれかに記載の発振回路。
9. 前記電流源に接続され、前記制御信号に含まれるノイズを除去するフィルタをさらに具備することを特徴とする請求項８記載の発振回路。
10. 前記電流源は、電流通路の一端が前記電源に接続された第２導電型の第８のトランジスタを具備し、
    前記フィルタは、電流通路の一端が前記第８のトランジスタのゲート電極に接続された第２導電型の第９のトランジスタと、
    前記第８のトランジスタのゲート電極と前記第８のトランジスタの電流通路の他端との間に接続された第１１のキャパシタと
    を具備することを特徴とする請求項９記載の発振回路。
11. 前記フィルタに接続され、前記発振回路の起動時に、前記フィルタをオフとするスイッチをさらに具備することを特徴とする請求項９又は１０記載の発振回路。

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