JP2017118643A - 自励式無効電力補償装置 - Google Patents

Abstract

【課題】低出力運転時における中性点電位の変動を抑制可能な自励式無効電力補償装置を提供する。【解決手段】自励式無効電力補償装置１００は、直流正母線および直流負母線の間に直列に接続される第１および第２のコンデンサＣ１，Ｃ２と、３レベルインバータ１と、３レベルインバータ１を制御する制御装置１０とを備える。制御装置１０は、電力指令値Ｑｒｅｆに従った無効電力を電力系統３に出力するように、３レベルインバータ１を制御するとともに、コンデンサＣ１，Ｃ２の中性点Ｎ１の電位変動を抑制するためのバランス制御を実行するように構成される。制御装置１０は、電力指令値Ｑｒｅｆの絶対値が所定値よりも小さくなる範囲を、電力指令値Ｑｒｅｆに基づいた無効電力の制御を行なわない不感帯とするように構成された不感帯回路４４を含む。【選択図】図１

Description

本発明は、マルチレベルインバータを備えた自励式無効電力補償装置に関する。

近年、高圧大容量化を比較的容易に実現でき、出力高調波が少ない等の理由から、マルチレベルインバータが注目されている。たとえばＳＴＡＴＣＯＭ（Static Synchronous Compensator）、ＳＶＧ（Static Var Generator）あるいは自励式ＳＶＣ（Static Var Compensator）などの自励式無効電力補償装置においては、高耐圧および大定格電流を有する半導体スイッチング素子を用いた電力変換装置に、中性点クランプ式のマルチレベルインバータを用いる構成が提案されている。

このマルチレベルインバータにおいては、従来より、スイッチングパターンにより、直流電源回路の中性点が半導体スイッチング素子およびダイオードを介して交流ラインに接続される期間があり、この期間に中性点を流れる電流によって中性点電位が変動することが知られている。このような中性点電位の変動は、半導体スイッチング素子への過大な印加電圧を招くおそれがある。

このような不都合を防止するための一つの方法として、たとえば、特開２０１３−２５５３１７号公報（特許文献１）には、直列接続された２つのコンデンサの直流電圧が互いに等しくなるように、当該２つのコンデンサの直流電圧の電圧差に応じて、３レベルインバータの電圧指令を補正する構成が開示されている。この特許文献１では、２つのコンデンサの直流電圧の電圧差に基づいて生成した補償量を、必要に応じて極性変換して３レベルインバータの各相出力電圧指令に加算することにより、最終的な出力電圧指令を生成する。以下では、中性点電位の変動を抑制するための制御を「バランス制御」と呼ぶこととする。

特開２０１３−２５５３１７号公報

しかしながら、上記特許文献１に記載されるバランス制御によれば、マルチレベルインバータの出力電力が０付近となる低出力運転時は、マルチレベルインバータに流れる電流の大きさが小さくなるため、２つのコンデンサの直流電圧を等しくするために両コンデンサの充電もしくは放電を促すことが難しくなり、結果的にバランス制御の効きが悪くなる。

このように、低出力運転時は、バランス制御を有効に実行することが難しいため、両コンデンサの直流電圧がアンバランスになる可能性が高くなる。両コンデンサの直流電圧がアンバランスになると、半導体スイッチング素子に過電圧が印加されるおそれが生じる。

この発明は、上記のような課題を解決するためになされたものであり、その目的は、低出力運転時における中性点電位の変動を抑制可能な自励式無効電力補償装置を提供することである。

この発明のある局面に従う自励式無効電力補償装置は、直流正母線および直流負母線の間に直列に接続される第１および第２のコンデンサと、マルチレベルインバータと、マルチレベルインバータを制御する制御装置とを備える。マルチレベルインバータは、電力系統と、直流正母線、直流負母線、および第１および第２のコンデンサの中性点との間に接続され、直流電圧と少なくとも３つの電圧値の間で変化する交流電圧とを相互に変換可能に構成される。制御装置は、インバータ制御部を含む。インバータ制御部は、電力指令値に従った無効電力を電力系統に出力するように、マルチレベルインバータを制御するとともに、中性点の電位変動を抑制するためのバランス制御を実行するように構成される。制御装置はさらに、電力指令値の絶対値が所定値よりも小さくなる範囲を、電力指令値に基づいた無効電力の制御を行なわない不感帯とするように構成された不感帯回路を含む。

この発明によれば、低出力運転時における中性点電位の変動を抑制可能な自励式無効電力補償装置を提供することができる。

本発明の実施の形態１に係る自励式無効電力補償装置の主回路構成を示す概略ブロック図である。 図１に示した３レベルインバータの構成を詳細に説明する回路図である。 制御装置による、３レベルインバータの１相分のＰＷＭ制御を説明するための信号波形図である。 中性点電位制御回路の構成を示す図である。 不感帯回路の構成を示す図である。 無効電力指令値の絶対値およびゲートブロック信号の波形を示す図である。 本発明の実施の形態２に係る自励式無効電力補償装置の主回路構成を示す概略ブロック図である。 不感帯回路の構成を示す図である。 無効電力指令値の波形を示す図である。

以下に本発明の実施の形態について図面を参照して詳細に説明する。なお、以下図中における同一または相当部分には同一の符号を付してその説明は繰返さない。

［実施の形態１］
（自励式無効電力補償装置の構成）
図１は、本発明の実施の形態１に係る自励式無効電力補償装置１００の主回路構成を示す概略ブロック図である。図１を参照して、自励式無効電力補償装置１００は、マルチレベルインバータ１と、コンデンサＣ１，Ｃ２と、電流検出器４と、電圧検出器５〜７と、制御装置１０とを備える。

マルチレベルインバータ１は、変換器用変圧器２を介して電力系統３に接続される。後述するように、マルチレベルインバータ１は三相３レベルインバータにより構成される。以下の説明では、マルチレベルインバータ１を「３レベルインバータ１」と称する。

コンデンサＣ１，Ｃ２は直流正母線Ｌ１および直流負母線Ｌ２（図２参照）の間に直列に接続されて、直流正母線Ｌ１と直流負母線Ｌ２との間の電圧を平滑化する。コンデンサＣ１，Ｃ２の接続点である中性点Ｎ１には直流中性点母線Ｌ３が接続される。

３レベルインバータ１は、直流正母線Ｌ１、直流負母線Ｌ２およびコンデンサＣ１，Ｃ２の中性点Ｎ１に接続される。３レベルインバータ１Ａは、直流正母線Ｌ１および直流負母線Ｌ２の間の直流電圧と３つの電圧値の間で変化する交流電圧とを相互に変換可能に構成される。

電流検出器４は、３レベルインバータ１の出力電流Ｉを検出し、電流Ｉを示す信号を制御装置１０に出力する。電圧検出器５は、変換器用変圧器２の二次側の三相交流電圧Ｖｓを検出し、三相交流電圧Ｖｓを示す信号を制御装置１０に出力する。

直流正母線Ｌ１と直流負母線Ｌ２との間の電圧は中性点Ｎ１により電圧Ｖｐ，Ｖｎに分圧される。電圧検出器６は、コンデンサＣ１の両端の電圧Ｖｐを検出し、電圧Ｖｐを示す信号を制御装置１０に出力する。電圧検出器７は、コンデンサＣ２の両端の電圧Ｖｎを検出して、電圧Ｖｎを示す信号を制御装置１０に出力する。

制御装置１０は、３レベルインバータ１の動作を制御する。後に詳細に説明するが、３レベルインバータ１は、半導体スイッチング素子を含む半導体スイッチにより構成される。なお本実施の形態では、半導体スイッチング素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる。また、本実施の形態では半導体スイッチング素子の制御方式としてＰＷＭ（Pulse Width Modulation）制御を適用することができる。

制御装置１０は、電流検出器４からの３レベルインバータ１の出力電流Ｉを示す信号、電圧検出器５からの三相交流電圧Ｖｓを示す信号、および電圧検出器６，７が検出した電圧Ｖｐ，Ｖｎを示す信号等を受けてＰＷＭ制御を実行する。

（３レベルインバータの構成）
図２は、図１に示した３レベルインバータ１の構成を詳細に説明する回路図である。図２を参照して、３レベルインバータ１は、ＩＧＢＴ素子Ｑ１ｕ，Ｑ１ｖ，Ｑ１ｗ（総称してＩＧＢＴ素子Ｑ１とも称する）、ＩＧＢＴ素子Ｑ２ｕ，Ｑ２ｖ，Ｑ２ｗ（総称してＩＧＢＴ素子Ｑ２とも称する）、ダイオードＤ１ｕ，Ｄ１ｖ，Ｄ１ｗ（総称してダイオードＤ１とも称する）、ダイオードＤ２ｕ，Ｄ２ｖ，Ｄ２ｗ（総称してダイオードＤ２とも称する）、および交流スイッチＳ１〜Ｓ３を含む。

ＩＧＢＴ素子Ｑ１ｕ，Ｑ１ｖ，Ｑ１ｗのドレインはともに直流正母線Ｌ１に接続され、それらのソースはそれぞれ交流端子Ｔ１，Ｔ２，Ｔ３に接続される。ＩＧＢＴ素子Ｑ２ｕ，Ｑ２ｖ，Ｑ２ｗのドレインはそれぞれ交流端子Ｔ１，Ｔ２，Ｔ３に接続され、それらのソースはともに直流負母線Ｌ２に接続される。

ダイオードＤ１，Ｄ２のアノードはそれぞれＩＧＢＴ素子Ｑ１，Ｑ２のソースに接続され、それらのカソードはそれぞれＩＧＢＴ素子Ｑ１，Ｑ２のドレインに接続される。すなわち、ダイオードＤ１，Ｄ２は、それぞれＩＧＢＴ素子Ｑ１，Ｑ２に逆並列に接続される。

交流スイッチＳ１〜Ｓ３の各々は、ＩＧＢＴ素子Ｑ３，Ｑ４およびダイオードＤ３，Ｄ４を含む。交流スイッチＳ１〜Ｓ３のＩＧＢＴ素子Ｑ４のソースはそれぞれ交流端子Ｔ１，Ｔ２，Ｔ３に接続され、交流スイッチＳ１〜Ｓ３のＩＧＢＴ素子Ｑ３のソースはともに中性点Ｎ１に接続される。交流スイッチＳ１〜Ｓ３の各々において、ＩＧＢＴ素子Ｑ３，Ｑ４のドレインは互いに接続され、ダイオードＤ３，Ｄ４はそれぞれＩＧＢＴ素子Ｑ３，Ｑ４に逆並列に接続される。

ＩＧＢＴ素子Ｑ１〜Ｑ４の各々は、制御装置１０によってＰＷＭ制御され、三相交流電圧Ｖｓに同期して所定のタイミングでオンオフされる。たとえば、ＩＧＢＴ素子Ｑ１ｕ，Ｑ１ｖ，Ｑ１ｗは、三相交流電圧Ｖｓに同期して順次オンオフされる。ＩＧＢＴ素子Ｑ１ｕ，Ｑ１ｖ，Ｑ１ｗがオンされている期間ではそれぞれＩＧＢＴ素子Ｑ２ｕ，Ｑ２ｖ，Ｑ２ｗがオフされ、ＩＧＢＴ素子Ｑ１ｕ，Ｑ１ｖ，Ｑ１ｗがオフされている期間ではそれぞれＩＧＢＴ素子Ｑ２ｕ，Ｑ２ｖ，Ｑ２ｗがオンされる。

３レベルインバータ１は、直流正母線Ｌ１、直流負母線Ｌ２および直流中性点母線Ｌ３を介して供給される正電圧、負電圧および中性点電圧に基づいて三相交流電圧を生成し、生成した三相交流電圧を交流端子Ｔ１〜Ｔ３に出力する。中性点電圧は正電圧と負電圧との中間電圧である。生成される三相交流電圧は、たとえば、正電圧、中性点電圧、負電圧、中性点電圧、正電圧、・・・と変化する３レベルの交流電圧である。

図３は、制御装置１０による、３レベルインバータ１の１相分のＰＷＭ制御を説明するための信号波形図である。ＩＧＢＴ素子Ｑ１〜Ｑ４のゲートには、それぞれゲート信号φ１〜φ４が与えられる。図３はゲート信号φ１〜φ４の作成方法および波形を示す図である。図３には、電圧指令値Ｖ＊、正側三角波キャリア信号ＣＡ１、負側三角波キャリア信号ＣＡ２およびゲート信号φ１〜φ４の波形を示している。

キャリア信号ＣＡ１，ＣＡ２の周期および位相は同じである。キャリア信号ＣＡ１，ＣＡ２の周期は電圧指令値Ｖ＊の周期よりも十分に小さい。

電圧指令値Ｖ＊のレベルと正側三角波キャリア信号ＣＡ１のレベルの高低が比較される。電圧指令値Ｖ＊のレベルが正側三角波キャリア信号ＣＡ１のレベルよりも高い場合は、ゲート信号φ１，φ３がそれぞれＨレベルおよびＬレベルにされる。電圧指令値Ｖ＊のレベルが正側三角波キャリア信号ＣＡ１のレベルよりも低い場合は、ゲート信号φ１，φ３がそれぞれＬレベルおよびＨレベルにされる。

したがって、電圧指令値Ｖ＊のレベルが正である期間では、ゲート信号φ１およびφ３がキャリア信号ＣＡ１に同期して交互にＨレベルにされ、ＩＧＢＴ素子Ｑ１，Ｑ３が交互にオンされる。また、電圧指令値Ｖ＊のレベルが負である期間では、ゲート信号φ１，φ３はそれぞれＬレベルおよびＨレベルに固定され、ＩＧＢＴ素子Ｑ１がオフ状態に固定されるとともにＩＧＢＴ素子Ｑ３がオン状態に固定される。

電圧指令値Ｖ＊のレベルと負側三角波キャリア信号ＣＡ２のレベルの高低が比較される。電圧指令値Ｖ＊のレベルが負側三角波キャリア信号ＣＡ２のレベルよりも高い場合は、ゲート信号φ２，φ４がそれぞれＬレベルおよびＨレベルにされる。電圧指令値Ｖ＊のレベルが負側三角波キャリア信号ＣＡ２のレベルよりも低い場合は、ゲート信号φ２，φ４がそれぞれＨレベルおよびＬレベルにされる。

したがって、電圧指令値Ｖ＊のレベルが正である期間では、ゲート信号φ２，φ４はそれぞれＬレベルおよびＨレベルに固定され、ＩＧＢＴ素子Ｑ２がオフ状態に固定されるとともにＩＧＢＴ素子Ｑ４がオン状態に固定される。また、電圧指令値Ｖ＊のレベルが負である期間では、ゲート信号φ２およびφ４がキャリア信号ＣＡ２に同期して交互にＨレベルにされ、ＩＧＢＴ素子Ｑ２，Ｑ４が交互にオンされる。

（動作）
次に、本実施の形態に係る自励式無効電力補償装置１００の動作について説明する。

制御装置１０は、３レベルインバータ１から電力系統３へ出力される無効電力Ｑを制御する。具体的には、自励式無効電力補償装置１００が出力する無効電力の基準値を無効電力指令値Ｑｒｅｆとすると、制御装置１０は、無効電力指令値Ｑｒｅｆと３レベルインバータ１から出力される無効電力Ｑとの差に応じた電圧指令値Ｖ＊を生成し、生成した電圧指令値Ｖ＊に基づいて、３レベルインバータ１に含まれるＩＧＢＴ素子Ｑ１〜Ｑ４を駆動するためのゲート信号φ１〜φ４を生成する。

制御装置１０はさらに、コンデンサＣ１，Ｃ２の接続点である中性点Ｎ１の電位変動を抑制するために、コンデンサＣ１，Ｃ２の直流電圧を互いに等しくする制御（バランス制御）を実行する。

バランス制御では、従来より、２つのコンデンサの直流電圧の電圧差に基づいて零相電圧指令値を生成し、生成した零相電圧指令値を３レベルインバータの電圧指令値Ｖ＊に重畳させる方法が採用されている（たとえば、特許文献１参照）。当該方法では、零相電圧指令値加算後の電圧指令値Ｖ＊とキャリア信号ＣＡ１，ＣＡ２とが比較されることにより、３レベルインバータに含まれるＩＧＢＴ素子を駆動するためのゲート信号が生成される。

たとえば、３レベルインバータ１において、コンデンサＣ１の電圧ＶｐがコンデンサＣ２の電圧Ｖｎよりも大きい場合を想定する（Ｖｐ＞Ｖｎ）。このような場合、バランス制御では、コンデンサＣ１の放電およびコンデンサＣ２の充電を促すように、ゲート信号φ１〜φ４がＨレベルにされる時間が調整される。

具体的には、３レベルインバータ１は、出力電圧に対する出力電流の極性に応じて、コンデンサＣ１，Ｃ２の充電および放電が切替えられる。出力電圧のレベルが正である期間では、出力電流が正であるときにＩＧＢＴ素子Ｑ１がオンされる時間を短くすると、コンデンサＣ１の放電およびコンデンサＣ２の充電が促され、出力電流が負であるときにＩＧＢＴ素子Ｑ１がオンされる時間を長くすると、コンデンサＣ１の充電およびコンデンサＣ２の放電が抑制される。

一方、出力電圧のレベルが負である期間では、出力電流が正であるときにＩＧＢＴ素子Ｑ２がオンされる時間を短くすると、コンデンサＣ１の放電およびコンデンサＣ２の充電が促され、出力電流が負であるときにＩＧＢＴ素子Ｑ２がオンされる時間を長くすると、コンデンサＣ１の充電およびコンデンサＣ２の放電が抑制される。

なお、ＩＧＢＴ素子Ｑ１，Ｑ２がオンされる時間の調整は、３レベルインバータ１から出力される無効電流Ｉｑの極性に応じて、電圧指令値Ｖ＊に重畳する零相電圧指令値の極性を切替えることによって行なうことができる。

しかしながら、３レベルインバータ１の出力電力が０付近のときには、出力電流が発生しない、もしくは出力電流の大きさが小さいため、上述したコンデンサＣ１，Ｃ２の充放電を促すことができず、バランス制御の効きが悪くなる。その結果、低出力運転時はコンデンサＣ１，Ｃ２の直流電圧がアンバランスになる可能性が高くなり、半導体スイッチング素子に過電圧が印加されるおそれが生じる。

このような不具合を回避するため、本実施の形態に係る自励式無効電力補償装置１００では、無効電力指令値Ｑｒｅｆに基づいた出力制御を行なわない不感帯を設定する。バランス制御が有効に実行されない低出力運転時に対応するように不感帯を設定することで、コンデンサＣ１，Ｃ２の直流電圧がアンバランスになることを抑制する。

（制御装置の構成）
次に、制御装置１０の構成について説明する。

制御装置１０において、有効電流成分および無効電流成分はそれぞれｄ軸、ｑ軸とする回転座標系（ｄｑ座標系）で制御される。ｄ軸は系統電圧と同位相の成分となり、ｑ軸は系統電圧に直交した成分となるように、系統電圧に基づき制御される。

図１を参照して、制御装置１０は、インバータ制御部４２と、不感帯回路４４とを含む。インバータ制御部４２は、三相交流電圧Ｖｓ、３レベルインバータ１の出力電流Ｉ、コンデンサＣ１，Ｃ２の電圧Ｖｐ，Ｖｎなどをモニタしながらゲート信号を供給することにより、３レベルインバータ１を制御する。

具体的には、インバータ制御部４２は、電圧検出部１２と、電流検出部１４と、無効電力検出部１６と、減算器１８，２２と、ＰＩ演算部２０，２４と、電圧指令生成部２８と、中性点電位制御回路４０と、加算器２６，３０，３２，３４と、ゲート制御回路３６と、論理積回路３８とを含む。

電圧検出部１２は、電圧検出器５によって検出された三相交流電圧Ｖｓを三相／二相変換することにより、系統電圧検出値Ｖｄ，Ｖｑを検出する。

電流検出部１４は、電流検出器４により検出された３レベルインバータ１の出力電流Ｉに基づいて、３レベルインバータ１から電力系統３へ出力される無効電流Ｉｑおよび有効電流Ｉｄを検出する。具体的には、電流検出部１４は、電流検出器４により検出された三相交流電流Ｉを三相／二相変換することによって無効電流Ｉｑおよび有効電流Ｉｄを検出する。

無効電力検出部１６は、電圧検出部１２により検出された系統電圧検出値Ｖｄ，Ｖｑおよび電流検出部１４により検出された無効電流Ｉｑおよび有効電流Ｉｄに基づいて３レベルインバータ１から電力系統３へ出力される無効電力Ｑを検出する。具体的には、無効電力検出部１６は、数式（Ｑ＝Ｖｄ×Ｉｑ−Ｖｑ×Ｉｄ）を用いて無効電力Ｑを算出する。無効電力検出部１６は、検出した無効電力ＱＡを減算器１８へ出力する。本実施の形態では、無効電力Ｑは、進み無効電力を出力しているときに正、遅れ無効電力を出力しているときに負になるものと定義する。

減算器１８は、電力指令値Ｑｒｅｆと無効電力検出部１６により検出された無効電力Ｑとの偏差ΔＱを演算し、その偏差ΔＱをＰＩ演算部２０に与える。ＰＩ演算部２０は、少なくとも比例要素（Ｐ：Proportional element）および積分要素（Integral element）を含んで構成され、偏差ΔＱを入力として比例積分演算を行なうことにより、３レベルインバータ１に要求される無効電流Ｉｑｒｅｆ（以下、無効電流基準値Ｉｑｒｅｆとも称する）を生成する。

減算器２２は、無効電流基準値Ｉｑｒｅｆと電流検出部１４により検出された無効電流Ｉｑとの偏差ΔＩｑを演算し、その偏差ΔＩｑをＰＩ演算部２４に与える。ＰＩ演算部２４は、偏差ΔＩｑを入力として比例積分演算を行ない、偏差ΔＩｑを０とするための無効電圧の電圧基準値を生成する。

加算器２６は、電圧検出部１２により検出された系統電圧検出値Ｖｑと、ＰＩ演算部２４により生成された電圧基準値とを加算し、その加算結果を、３レベルインバータ１に要求される無効電圧Ｖｑ＊（以下、無効電圧基準値Ｖｑ＊とも称する）として電圧指令生成部２８へ出力する。

すなわち、減算器１８，２２、ＰＩ演算部２０，２４および加算器２６は、３レベルインバータ１から出力される交流電圧のうち、無効電流Ｉｑに関わる成分を制御する。

電圧指令生成部２８は、電圧検出部１２により検出された系統電圧検出値Ｖｄ、および加算器２６により生成された無効電圧基準値Ｖｑ＊を三相／二相変換することにより、３レベルインバータ１から出力すべき電圧として、電圧指令値Ｖｕ０＊，Ｖｖ０＊，Ｖｗ０＊を生成する。

中性点電位制御回路４０は、電圧検出器６が検出したコンデンサＣ１の電圧Ｖｐ、電圧検出器７が検出したコンデンサＣ２の電圧Ｖｎ、および電流検出部１４が検出した無効電流Ｉｑを受けて、電圧Ｖｐ，Ｖｎの電圧差を０にするための電圧指令値Ｖ１＊を生成する。中性点電位制御回路４０の詳細な構成については後述する。

加算器３０は、電圧指令値Ｖｕ０＊およびＶ１＊を加算して電圧指令値Ｖｕ＊を生成する。加算器３２は、電圧指令値Ｖｖ０＊およびＶ１＊を加算して電圧指令値Ｖｖ＊を生成する。加算器３４は、電圧指令値Ｖｗ０＊およびＶ１＊を加算して電圧指令値Ｖｗ＊を生成する。

ゲート制御回路３６は、ＰＷＭ制御に従って、３レベルインバータ１が電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊に相当する三相交流電圧を出力するためのゲート信号を生成する。ゲート制御回路３６は、生成したゲート信号を論理積回路３８の一方入力へ出力する。

（中性点電位制御回路の構成）
図４は、中性点電位制御回路４０の構成を示す図である。図４では、３レベルインバータ１のＵ相アームを制御するための構成を代表的に示す。

図４を参照して、中性点電位制御回路４０は、減算器５０と、増幅器５２と、乗算器５４，５６と、極性判別回路５８とを含む。

減算器５０は、電圧検出器６が検出したコンデンサＣ１の電圧Ｖｐから電圧検出器７が検出したコンデンサＣ２の電圧Ｖｎを減算して電圧差（Ｖｐ−Ｖｎ）の値を出力する。

増幅器５２は、電圧差（Ｖｐ−Ｖｎ）を示す値に所定のゲインＧを乗算して、零相電圧指令値を生成する。乗算器５４は、零相電圧指令値と６次高調波信号（ｓｉｎ６θ）との積を演算する。なお、６次高調波信号（ｓｉｎ６θ）は、電流検出部１４での三相／二相変換に用いられる位相θを６倍した位相６θに基づいて、図示しない正弦波発生器により生成される信号である。

極性判別回路５８は、電流検出部１４により検出した無効電流Ｉｑの極性を判別し、判別結果を示す信号を乗算器５６へ出力する。無効電流Ｉｑの極性は、３レベルインバータ１が進み無効電流を出力しているときに正となり、遅れ無効電流を出力しているときに負となるものと定義する。極性判別回路５８は、無効電流Ｉｑの極性が正のときに値「−１」の信号を出力し、無効電流Ｉｑの極性が負のときに値「＋１」の信号を出力する。

乗算器５６は、零相電圧指令値および６次高調波信号の積に、極性判別回路５８の出力信号をさらに乗算し、電圧指令値Ｖｕ０＊，Ｖｖ０＊，Ｖｗ０＊に重畳する電圧指令値Ｖ１＊を生成する。

加算器３０は、電圧指令値Ｖｕ０＊，Ｖ１＊を加算して電圧指令値Ｖｕ＊を生成する。ゲート制御回路３６は、電圧指令値Ｖｕ＊に基づいて、３レベルインバータ１に含まれるＩＧＢＴ素子Ｑ１〜Ｑ４を駆動するための信号（ゲート信号φ１〜φ４）を生成する。

ゲート制御回路３６は、比較器６０，６４と、ＮＯＴ回路６２，６６とを含む。比較器６０は、電圧指令値Ｖｕ＊と正側三角波キャリア信号ＣＡ１との高低を比較し、Ｖｕ＊＞ＣＡ１のときにゲート信号φ１をＨレベルにし、Ｖｕ＊＜ＣＡ１のときにゲート信号φ１をＬレベルにする。ＮＯＴ回路６２は、比較器６０から出力されるゲート信号φ１を反転して、ゲート信号φ３を生成する。

比較器６４は、電圧指令値Ｖｕ＊と負側三角波キャリア信号ＣＡ２との高低を比較し、Ｖｕ＊＜ＣＡ２のときにゲート信号φ２をＨレベルにし、Ｖｕ＊＞ＣＡ２のときにゲート信号φ２をＬレベルにする。ＮＯＴ回路６６は、比較器６４から出力されるゲート信号φ２を反転して、ゲート信号φ４を生成する。

再び図１を参照して、論理積回路３８は、一方入力にゲート制御回路３６からのゲート信号を受け、他方入力に不感帯回路４４からのゲートブロック信号ＧＢを受ける。

ゲートブロック信号ＧＢは、３レベルインバータ１に含まれる全てのＩＧＢＴ素子Ｑ１〜Ｑ４のスイッチング動作を停止（すべてオフ）するための信号である。ゲートブロック信号ＧＢは、３レベルインバータ１のゲートブロックを実行するときにＬ（論理ロー）レベルに活性化され、ゲートブロックを実行しないとき、またはゲートブロックを解除するとき、すなわち、ゲートブロック状態の３レベルインバータ１のＩＧＢＴ素子Ｑ１〜Ｑ４を再びスイッチング動作させるときにＨ（論理ハイ）レベルに非活性化される。

不感帯回路４４は、無効電力指令値Ｑｒｅｆの絶対値の大きさに基づいてゲートブロック信号ＧＢを生成する。以下、図５および図６を参照して、不感帯回路４４の詳細な構成について説明する。

（不感帯回路の構成）
図５は、不感帯回路４４の構成を示す図である。図５を参照して、不感帯回路４４は、絶対値演算部７０と、比較器７２，７４と、ＳＲフリップフロップ７６と、ＮＯＴ回路７８とを含む。

絶対値演算部７０は、無効電力指令値Ｑｒｅｆの絶対値｜Ｑｒｅｆ｜を演算する。比較器７２は、反転入力端子（−端子）に絶対値｜Ｑｒｅｆ｜が入力され、非反転入力端子（＋端子）に所定値ＱＡ（ＱＡ＞０）が入力される。所定値ＱＡは、インバータ制御部４２がバランス制御を有効に実行することができる、３レベルインバータ１の出力電力の絶対値の最小値に相当する。所定値ＱＡは、たとえば、３レベルインバータ１の定格出力の約５％に設定される。

絶対値｜Ｑｒｅｆ｜が所定値ＱＡより小さい場合、比較器７２は、Ｈレベルの信号を出力する。絶対値｜Ｑｒｅｆ｜が所定値ＱＡ以上の場合、比較器７２は、Ｌレベルの信号を出力する。比較器７２の出力信号は、ＳＲフリップフロップ７６のセット端子（Ｓ）に与えられる。

比較器７４は、非反転入力端子（＋端子）に絶対値｜Ｑｒｅｆ｜が入力され、反転入力端子（−端子）に所定値ＱＢが入力される。所定値ＱＢは、所定値ＱＡよりも大きい（ＱＢ＞ＱＡ）。

絶対値｜Ｑｒｅｆ｜が所定値ＱＢ以上の場合、比較器７４は、Ｈレベルの信号を出力する。絶対値｜Ｑｒｅｆ｜が所定値ＱＢより小さい場合、比較器７４は、Ｌレベルの信号を出力する。比較器７４の出力信号は、ＳＲフリップフロップ７６のリセット端子（Ｒ）に与えられる。

ＳＲフリップフロップ７６は、比較器７２の出力信号がＨレベルであり、比較器７４の出力信号がＬレベルのときに、出力端子（Ｑ）からＨレベルの信号を出力する。ＳＲフリップフロップ７６は、比較器７２の出力信号がＬレベルであり、比較器７４の出力信号がＨレベルのときに、出力端子（Ｑ）からＬレベルの信号を出力する。すなわち、ＳＲフリップフロップ７６は、絶対値｜Ｑｒｅｆ｜が所定値ＱＡより小さいとき、Ｈレベルの信号を出力し、絶対値｜Ｑｒｅｆ｜が所定値ＱＢ以上のとき、Ｌレベルの信号を出力する。

ＳＲフリップフロップ７６の出力は、ＮＯＴ回路７８に入力される。ＮＯＴ回路７８は、ＳＲフリップフロップ７６の出力信号の反転信号を出力する。ＮＯＴ回路７８の出力信号は、ゲートブロック信号ＧＢとして、論理積回路３８の他方入力に与えられる。ゲートブロック信号ＧＢは、絶対値｜Ｑｒｅｆ｜が所定値ＱＡより小さいとき、Ｌレベルとなり、絶対値｜Ｑｒｅｆ｜が所定値ＱＢ以上のとき、Ｈレベルとなる信号である。

論理積回路３８は、ゲート信号φ１〜φ４とゲートブロック信号ＧＢとの論理積を演算する。ゲートブロック信号ＧＢがＬレベルのとき、論理積回路３８の出力信号はＬレベルとなる。すなわち、ゲートブロック信号ＧＢがＨレベルに非活性化されていれば、ゲート信号φ１〜φ４はそのまま、３レベルインバータ１に含まれるＩＧＢＴ素子Ｑ１〜Ｑ４にそれぞれ与えられる。したがって、３レベルインバータ１は、無効電力指令値Ｑｒｅｆに従った無効電力Ｑを出力するとともに、バランス制御を実行することができる。

一方、ゲートブロック信号ＧＢがＬレベルに活性化されると、ゲート信号φ１〜φ４はすべてＬレベルに固定される。これにより、３レベルインバータ１は停止状態（ゲートブロック状態）となる。

図６は、無効電力指令値の絶対値｜Ｑｒｅｆ｜およびゲートブロック信号ＧＢの波形を示す図である。図６を参照して、不感帯回路４４は、無効電力指令値の絶対値｜Ｑｒｅｆ｜が０以上ＱＡ以下となる範囲に、無効電力指令値Ｑｒｅｆに基づいた３レベルインバータ１の制御を行なわない不感帯を設定する。言い換えれば、不感帯の下限値は−ＱＡであり、上限値はＱＡである。

図６の時刻ｔ１にて、無効電力指令値の絶対値｜Ｑｒｅｆ｜が減少して所定値ＱＡよりも小さくなると、すなわち、｜Ｑｒｅｆ｜が不感帯に入ると、ゲートブロック信号ＧＢはＬレベルに活性化される。これにより、３レベルインバータ１はゲートブロック状態となる。

無効電力指令値の絶対値｜Ｑｒｅｆ｜が不感帯に入った後、時刻ｔ２において｜Ｑｒｅｆ｜が所定値ＱＢ以上となると、不感帯回路４４は、｜Ｑｒｅｆ｜が不感帯から外れたと判定して、ゲートブロック信号ＧＢをＨレベルに非活性化する。これにより、ＩＧＢＴ素子Ｑ１〜Ｑ４がゲート信号φ１〜φ４を受けて、再びスイッチング動作を開始することにより、３レベルインバータ１は交流出力を再開する。

このように、本実施の形態１によれば、無効電力指令値Ｑｒｅｆが不感帯に入っている時間（たとえば、図６の時刻ｔ１〜ｔ２までの時間に相当）において、３レベルインバータ１をゲートブロック状態とすることで、無効電力指令値Ｑｒｅｆに基づいた制御を非実行とすることができる。これにより、３レベルインバータ１は、バランス制御が有効に行なわれない出力範囲では動作しないため、コンデンサＣ１，Ｃ２の直流電圧のアンバランスが拡大することを抑制することができる。

なお、本実施の形態１では、不感帯に入った無効電力指令値Ｑｒｅｆが不感帯から外れたか否かを判定するために用いられる所定値ＱＢを、無効電力指令値Ｑｒｅｆが不感帯に入ったか否かを判定するために用いられる所定値ＱＡよりも大きくなるように設定している（図６参照）。これにより、無効電力指令値Ｑｒｅｆに基づいた制御の実行／非実行の切替えにヒステリシスを持たせることができるため、切替えによるハンチングの発生を防止することができる。

［実施の形態２］
図７は、本発明の実施の形態２に係る自励式無効電力補償装置１００Ａの主回路構成を示す概略ブロック図である。本実施の形態２に係る自励式無効電力補償装置１００Ａは、図１に示した実施の形態１に係る自励式無効電力補償装置１００と基本的に同様の構成を有している。自励式無効電力補償装置１００Ａは、自励式無効電力補償装置１００における制御装置１０を、制御装置１０Ａに置き換えたものである。

図７を参照して、制御装置１０Ａは、インバータ制御部４２Ａと、不感帯回路４４Ａとを含む。インバータ制御部４２Ａは、図１に示したインバータ制御部４２と基本的に同様の構成を有しており、論理積回路３８を含まない点でインバータ制御部４２とは異なっている。

不感帯回路４４Ａは、無効電力指令値Ｑｒｅｆを受けて無効電力指令値Ｑｒｅｆ１を生成し、生成した無効電力指令値Ｑｒｅｆ１をインバータ制御部４２Ａに与える。

インバータ制御部４２Ａは、不感帯回路４４Ａから与えられる無効電力指令値Ｑｒｅｆ１と無効電力検出部１６により検出された無効電力Ｑとの偏差ΔＱを０とするための電圧指令値Ｖｕ０＊，Ｖｖ０＊，Ｖｗ０＊を生成するとともに、電圧Ｖｐ，Ｖｎの電圧差を０にするための電圧指令値Ｖ１＊を生成する。インバータ制御部４２Ａは、電圧指令値Ｖｕ０＊，Ｖｖ０＊，Ｖｗ０＊の各々とＶ１＊とを加算して電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を生成すると、電圧指令値Ｖｕ＊，Ｖｖ＊，Ｖｗ＊に基づいて、３レベルインバータ１に含まれるＩＧＢＴ素子Ｑ１〜Ｑ４を駆動するための信号（ゲート信号φ１〜φ４）を生成する。

すなわち、インバータ制御部４２Ａは、不感帯回路４４Ａにより生成された無効電力指令値Ｑｒｅｆ１に一致した無効電力を出力するとともに、中性点Ｎ１の電位変動を抑制するように、３レベルインバータ１を動作させる。

以下、図８および図９を参照して、不感帯回路４４Ａの詳細な構成について説明する。
（不感帯回路の構成）
図８は、不感帯回路４４Ａの構成を示す図である。図８を参照して、不感帯回路４４Ａは、比較器８０，８２と、ＳＲフリップフロップ８４と、下限リミッタ８８と、上限リミッタ９０と、乗算器９２，９４と、加算器９６とを含む。

比較器８０は、非反転入力端子（＋端子）に無効電力指令値Ｑｒｅｆが入力され、反転入力端子（−端子）に所定値ＱＡ（ＱＡ＞０）が入力される。所定値ＱＡは、インバータ制御部４２Ａがバランス制御を有効に実行することができる、３レベルインバータ１の出力電力の絶対値の最小値に相当する。所定値ＱＡは、たとえば、３レベルインバータ１の定格出力の約５％に設定される。

無効電力指令値Ｑｒｅｆが所定値ＱＡ以上の場合、比較器８０は、Ｈレベルの信号を出力する。無効電力指令値Ｑｒｅｆが所定値ＱＡより小さい場合、比較器８０は、Ｌレベルの信号を出力する。比較器８０の出力信号は、ＳＲフリップフロップ８４のセット端子（Ｓ）に与えられる。

比較器８２は、反転入力端子（−端子）に無効電力指令値Ｑｒｅｆが入力され、非反転入力端子（＋端子）に所定値（−ＱＡ）が入力される。所定値（−ＱＡ）は、所定値ＱＡにマイナスを付けたものである。

無効電力指令値Ｑｒｅｆが所定値（−ＱＡ）より小さい場合、比較器８２は、Ｈレベルの信号を出力する。無効電力指令値Ｑｒｅｆが所定値（−ＱＡ）以上の場合、比較器８２は、Ｌレベルの信号を出力する。比較器８２の出力信号は、ＳＲフリップフロップ８４のリセット端子（Ｒ）に与えられる。

ＳＲフリップフロップ８４は、比較器８０の出力信号がＨレベルであり、比較器８２の出力信号がＬレベルのときに、出力端子（Ｑ）からＨレベルの信号（信号値が「１」）を出力し、出力端子（／Ｑ）からＬレベルの信号（信号値が「０」）を出力する。ＳＲフリップフロップ８４は、比較器８０の出力信号がＬレベルであり、比較器８２の出力信号がＨレベルのときに、出力端子（Ｑ）からＬレベルの信号（信号値が「０」）を出力し、出力端子（／Ｑ）からＨレベルの信号（信号値が「１」）を出力する。

ＳＲフリップフロップ８４はまた、比較器８０の出力信号がＬレベルであり、比較器８２の出力信号がＬレベルのときに、直前の値を保持する。これは、比較器８０の出力信号がＨレベル、比較器８２の出力信号がＬレベルで、出力端子（Ｑ）の出力信号がＨレベルの状態から、比較器８０の出力信号がＬレベルになった場合は、出力端子（Ｑ）の出力信号はＨレベルのままであることを意味する。また、比較器８０の出力信号がＬレベル、比較器８２の出力信号がＨレベルで、出力端子（／Ｑ）の出力信号がＨレベルの状態から、比較器８２の出力信号がＬレベルになった場合には、出力端子（／Ｑ）の出力信号がＨレベルのままであることを意味する。

すなわち、ＳＲフリップフロップ８４は、無効電力指令値Ｑｒｅｆが所定値ＱＡ以上となった時点からＱｒｅｆが所定値（−ＱＡ）以下となる時点までの間、出力端子（Ｑ）からＨレベルの信号を出力し、出力端子（／Ｑ）からＬレベルの信号を出力する。ＳＲフリップフロップ８４はまた、無効電力指令値Ｑｒｅｆが所定値（−ＱＡ）以下となった時点からＱｒｅｆが所定値ＱＡ以上となる時点までの間、出力端子（Ｑ）からＬレベルの信号を出力し、出力端子（／Ｑ）からＨレベルの信号を出力する。

下限リミッタ８８は、無効電力指令値Ｑｒｅｆを所定値ＱＡ以上に制限して出力する。すなわち、下限リミッタ８８は、所定値ＱＡを下限値ＱＡとして有しており、無効電力指令値Ｑｒｅｆが下限値ＱＡ以上である場合には、出力値を無効電力指令値Ｑｒｅｆとする。一方、無効電力指令値Ｑｒｅｆが下限値ＱＡより小さい場合には、無効電力指令値Ｑｒｅｆを下限値ＱＡとする。

上限リミッタ９０は、無効電力指令値Ｑｒｅｆを所定値（−ＱＡ）以下に制限して出力する。すなわち、上限リミッタ９０は、所定値（−ＱＡ）を上限値（−ＱＡ）として有しており、無効電力指令値Ｑｒｅｆが上限値（−ＱＡ）以下である場合には、出力値を無効電力指令値Ｑｒｅｆとする。一方、無効電力指令値Ｑｒｅｆが上限値（−ＱＡ）より大きい場合には、無効電力指令値Ｑｒｅｆを上限値（−ＱＡ）とする。

乗算器９２は、ＳＲフリップフロップ８４の出力端子（Ｑ）からの出力信号と下限リミッタ８８の出力信号とを乗算する。乗算器９４は、ＳＲフリップフロップ８４の出力端子（／Ｑ）からの出力信号と上限リミッタ９０の出力信号とを乗算する。加算器９６は、乗算器９２の出力信号と乗算器９４の出力信号とを加算して、無効電力指令値Ｑｒｅｆ１を生成する。

図９は、無効電力指令値Ｑｒｅｆ，Ｑｒｅｆ１の波形を示す図である。図９（ａ）を参照して、無効電力指令値Ｑｒｅｆは、進み無効電力（正の電力）と遅れ無効電力（負の電力）との間を変化する波形を有するものとする。図９（ｂ）は、図９（ａ）に示す無効電力指令値Ｑｒｅｆに基づいて生成された無効電力指令値Ｑｒｅｆ１の波形を示している。

図９（ａ）を参照して、不感帯回路４４Ａは、無効電力指令値Ｑｒｅｆが−ＱＡ以上ＱＡ以下となる範囲に、無効電力指令値Ｑｒｅｆに基づいた３レベルインバータ１の制御を行なわない不感帯を設定する。

無効電力指令値Ｑｒｅｆが所定値ＱＡ以上となる時刻ｔ１から無効電力指令値Ｑｒｅｆが所定値（−ＱＡ）以下となる時刻ｔ３までの時間では、ＳＲフリップフロップ８４の出力端子（Ｑ），（／Ｑ）からＨレベル、Ｌレベルの信号がそれぞれ出力される。したがって、下限リミッタ８８の出力信号に基づいて無効電力指令値Ｑｒｅｆ１が生成されるため、無効電力指令値Ｑｒｅｆ１は所定値ＱＡ以上に制限されている。

一方、無効電力指令値Ｑｒｅｆが所定値（−ＱＡ）以下となる時刻ｔ３から無効電力指令値Ｑｒｅｆが所定値ＱＡ以上となる時刻ｔ５までの時間では、ＳＲフリップフロップ８４の出力端子（Ｑ），（／Ｑ）からＬレベル、Ｈレベルの信号がそれぞれ出力される。したがって、上限リミッタ９０の出力信号に基づいて無効電力指令値Ｑｒｅｆ１が生成されるため、無効電力指令値Ｑｒｅｆ１は所定値（−ＱＡ）以下に制限されている。

図９（ｂ）から分かるように、無効電力指令値Ｑｒｅｆが不感帯に入っている時間（時刻ｔ２〜時刻ｔ３までの時間、および時刻ｔ４〜時刻ｔ５までの時間）において、無効電力指令値Ｑｒｅｆ１は、所定値ＱＡまたは（−ＱＡ）に固定されている。すなわち、無効電力指令値Ｑｒｅｆ１は、不感帯をジャンプするように生成される。

このように、本実施の形態２によれば、３レベルインバータ１の制御に用いられる無効電力指令値Ｑｒｅｆ１は不感帯をジャンプするように生成されるため、実質的に、無効電力指令値Ｑｒｅｆに基づいた制御を非実行とすることができる。これにより、３レベルインバータ１は、バランス制御が有効に行なわれない出力範囲では動作しないため、コンデンサＣ１，Ｃ２の直流電圧がアンバランスになることを抑制することができる。

なお、本実施の形態では３レベルインバータを示したが、第１および第２のマルチレベルインバータは、直流電圧と少なくとも３つの電圧値を有する交流電圧とを相互に変換する回路であればよい。したがって、直流電圧と５つの電圧値を有する交流電圧とを相互に変換する５レベルインバータを、第１および第２のマルチレベルインバータに適用することができる。

また本実施の形態では、三相の電力系統３に適用可能な自励式無効電力補償装置を示したが、電力系統は三相に限定されず、単相のものであってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ マルチレベルインバータ（３レベルインバータ）、２ 変換器用変圧器、３ 電力系統、４ 電流検出器、５，６，７ 電圧検出器、１０ 制御装置、１２ 電圧検出部、１４ 電流検出部、１６ 無効電力検出部、１８，２２，５０ 減算器、２０，２４ ＰＩ演算部、２６，３０，３２，３４ 加算器、３６ ゲート制御回路、３８ 論理積回路、４０ 中性点電位制御回路、４２，４２Ａ インバータ制御部、４４，４４Ａ 不感帯回路、５２ 増幅器、５４，５６，９２，９４ 乗算器、６０，６４，７２，７４，８０，８２ 比較器、６２，６６，７８ ＮＯＴ回路、７０ 絶対値演算部、７６，８４ ＳＲフリップフロップ、８８ 下限リミッタ、９０ 上限リミッタ、１００，１００Ａ 自励式無効電力補償装置、Ｃ１，Ｃ２ コンデンサ、Ｎ１ 中性点、ＧＢ ゲートブロック信号、Ｑｒｅｆ，Ｑｒｅｆ１ 無効電力指令値。

Claims (5)

1. 直流正母線および直流負母線の間に直列に接続される第１および第２のコンデンサと、
   電力系統と、前記直流正母線、前記直流負母線、および前記第１および第２のコンデンサの中性点との間に接続され、直流電圧と少なくとも３つの電圧値の間で変化する交流電圧とを相互に変換可能に構成されたマルチレベルインバータと、
   前記マルチレベルインバータを制御する制御装置とを備え、
   前記制御装置は、
   電力指令値に従った無効電力を前記電力系統に出力するように、前記マルチレベルインバータを制御するとともに、前記中性点の電位変動を抑制するためのバランス制御を実行するように構成されたインバータ制御部と、
   前記電力指令値の絶対値が所定値よりも小さくなる範囲を、前記電力指令値に基づいた無効電力の制御を行なわない不感帯とするように構成された不感帯回路とを含む、自励式無効電力補償装置。
2. 前記不感帯回路は、前記電力指令値が前記不感帯に入ると、前記インバータ制御部から前記マルチレベルインバータへの制御信号の入力を遮断して前記マルチレベルインバータを停止するように構成される、請求項１に記載の自励式無効電力補償装置。
3. 前記不感帯回路は、前記電力指令値が前記不感帯に入ると、前記電力指令値の絶対値を前記所定値に固定して前記インバータ制御部に出力するように構成される、請求項１に記載の自励式無効電力補償装置。
4. 前記不感帯回路は、前記電力指令値が前記不感帯に入った後、前記電力指令値の絶対値が前記所定値よりも大きくなったときに、前記電力指令値が前記不感帯から外れたと判定して、前記電力指令値を前記インバータ制御部に出力するように構成される、請求項３に記載の自励式無効電力補償装置。
5. 前記インバータ制御部は、前記電力指令値と前記マルチレベルインバータの出力電力との差に応じた電圧指令値に、前記第１のコンデンサの両端の電圧と前記第２のコンデンサの両端の電圧との差に基づいた電圧指令値を加算するように構成される、請求項１〜４のいずれか１項に記載の自励式無効電力補償装置。
   

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