JP2017098457A - エッチング方法 - Google Patents

エッチング方法 Download PDF

Info

Publication number
JP2017098457A
JP2017098457A JP2015230606A JP2015230606A JP2017098457A JP 2017098457 A JP2017098457 A JP 2017098457A JP 2015230606 A JP2015230606 A JP 2015230606A JP 2015230606 A JP2015230606 A JP 2015230606A JP 2017098457 A JP2017098457 A JP 2017098457A
Authority
JP
Japan
Prior art keywords
etching
gas
polymer
layer
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015230606A
Other languages
English (en)
Other versions
JP6643876B2 (ja
Inventor
優樹 ▲高▼梨
優樹 ▲高▼梨
Yuki Takanashi
成明 及川
Shigeaki Oikawa
成明 及川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2015230606A priority Critical patent/JP6643876B2/ja
Priority to PCT/JP2016/083832 priority patent/WO2017090486A1/ja
Priority to KR1020187011887A priority patent/KR102662180B1/ko
Priority to US15/770,264 priority patent/US10424491B2/en
Priority to TW105138005A priority patent/TWI689007B/zh
Publication of JP2017098457A publication Critical patent/JP2017098457A/ja
Application granted granted Critical
Publication of JP6643876B2 publication Critical patent/JP6643876B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】エッチングパターンのラフネスを改善することを目的とする。【解決手段】被処理体のシリコン含有層上に中間層を介して積層された第１のポリマーと第２のポリマーとを含む自己組成可能なブロック・コポリマー層から前記第２のポリマーを含む第２の領域及び該第２の領域の直下の前記中間層をエッチングして形成したマスクのパターンに前記シリコン含有層をエッチングする方法であって、前記被処理体を収容したプラズマ処理装置の処理容器内において、前記処理容器内に炭素Ｃ、硫黄Ｓ及びフッ素Ｆを含む処理ガスを供給してプラズマを生成し、生成した前記プラズマにより、前記マスク上に保護膜を形成し、前記シリコン含有層をエッチングする、工程を含むエッチング方法が提供される。【選択図】図７

Description

本発明は、エッチング方法に関する。
半導体素子といったデバイスの更なる微細化を実現するためには、これまでのフォトリソグラフィ技術を用いた微細加工により得られる限界寸法よりも小さな寸法をもったパターンを形成する必要がある。このような寸法のパターンを形成するための一手法として、次世代露光技術であるＥＵＶ（ｅｘｔｒｅｍｅ ｕｌｔｒａ ｖｉｏｌｅｔ）の開発が進められている。ＥＵＶでは、従来のＵＶ光源波長に比べて短波長の光を用いており、例えば１３．５ｎｍと非常に短い波長の光を用いている。このため、ＥＵＶには量産化に向けた技術障壁がある。例えば、ＥＵＶは、露光時間が長い等の課題を有している。したがって、より微細化されたデバイスを提供し得る別の製造方法の開発が望まれている。
従来のリソグラフィ技術に代わる技術として、秩序パターンを自発的に組織化する自己組織化（ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ）材料の一つである自己組織化ブロック・コポリマー（ＢＣＰ：ｂｌｏｃｋｃｏｐｏｌｙｍｅｒ）を用いて、パターンを形成する技術が着目されている（例えば、特許文献１及び特許文献２参照）。
特許文献１に記載された技術では、互いに混和しない二つ以上のポリマー・ブロック成分Ａ，Ｂを含有したブロック・コポリマーを含む、ブロック・コポリマー層が下地層上に塗布される。そして、ポリマー・ブロック成分Ａ，Ｂを自発的に相分離させるために、熱処理（アニーリング）が行われる。これによってポリマー・ブロック成分Ａを含む第１の領域、及び、ポリマー・ブロック成分Ｂを含む第２の領域を有する秩序パターンが得られる。
また、特許文献２では、ビアの形成方法として、ブロック・コポリマーのパターン化加工が提案されている。特許文献２に記載されたパターン化加工では、相分離したブロック・コポリマー層の第１の領域及び第２の領域のうち、第２の領域を除去することにより、パターンが得られる。
特開２００７−２０８２５５号公報 特開２０１０−２６９３０４号公報
しかしながら、特許文献１及び特許文献２に記載された技術において、ブロック・コポリマーのパターン化によって得られるマスクは、プラズマ耐性が低い。このため、マスクの下地層であるＳｉ−ＡＲＣ（シリコン含有反射防止膜）やＳｉＯＮ（シリコン酸窒化膜）等をエッチングする際にマスクのパターンがよれて（Ｗｉｇｇｌｉｎｇともいう。）、下地層のエッチングパターンのラフネス（パターンの壁面に生じる凹凸）が悪化する。下地層のエッチングパターンのラフネスは、例えば、エッチングにより形成されたパターンのＬＥＲ（Line Edge roughness）やＬＷＲ（Line Width roughness）の数値により示される。特に、下地層のエッチングパターンのラフネスが悪化すると、ＬＥＲの数値が高くなる。
これに対して、マスクに電子ビームやＵＶ照射を行い、供給されたＨ２ガスやＡｒガスによるマスクのトリートメントによって下地層のエッチングパターンのラフネスを改善する方法が考えられる。しかしながら、従来のＡｒＦマスクと組成が異なるブロック・コポリマーのパターンをマスクとするエッチングでは、ＡｒＦマスクと同様の条件設定によりマスクのトリートメントを行っても、下地層のエッチングパターンのラフネスを適正に改善することは困難である。
上記課題に対して、一側面では、本発明は、エッチングパターンのラフネスを改善することを目的とする。
上記課題を解決するために、一の態様によれば、被処理体のシリコン含有層上に中間層を介して積層された第１のポリマーと第２のポリマーとを含む自己組成可能なブロック・コポリマー層から前記第２のポリマーを含む第２の領域及び該第２の領域の直下の前記中間層をエッチングして形成したマスクのパターンに前記シリコン含有層をエッチングする方法であって、前記被処理体を収容したプラズマ処理装置の処理容器内において、前記処理容器内に炭素Ｃ、硫黄Ｓ及びフッ素Ｆを含む処理ガスを供給してプラズマを生成し、生成した前記プラズマにより、前記マスク上に保護膜を形成し、前記シリコン含有層をエッチングする、工程を含むエッチング方法が提供される。
一の側面によれば、エッチングパターンのラフネスを改善することができる。
一実施形態にかかるプラズマ処理装置の一例を概略的に示す図。 一実施形態にかかるエッチング方法の一例を示すフローチャート。 図２に示す各工程において作成される生産物の断面の一例を示す図。 図２に示す各工程において作成される生産物の断面の一例を示す図。 ブロック・コポリマーの自己組織化を説明するための図。 一実施形態にかかる保護膜及びエッチングへの作用を説明する図。 一実施形態と比較例に係るエッチング方法を実行した結果の一例を示す図。
以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
［プラズマ処理装置］
まず、プラズマ処理装置１の一例について、図１を参照しながら説明する。本実施形態にかかるプラズマ処理装置１は、容量結合型の平行平板プラズマ処理装置であり、略円筒形の処理容器１０を有している。処理容器１０の内面には、アルマイト処理（陽極酸化処理）が施されている。
載置台２０は、処理容器１０の底部に設置され、ウェハＷを載置する。ウェハＷは、被処理体の一例である。載置台２０は、たとえばアルミニウム（Ａｌ）やチタン（Ｔｉ）、炭化ケイ素（ＳｉＣ）等から形成されている。載置台２０の上面には、ウェハＷを静電吸着するための静電チャック１０６が設けられている。静電チャック１０６は、絶縁体１０６ｂの間にチャック電極１０６ａを挟み込んだ構造になっている。チャック電極１０６ａには直流電圧源１１２が接続され、直流電圧源１１２からチャック電極１０６ａに直流電圧ＨＶが印加されることにより、クーロン力によってウェハＷが静電チャック１０６に吸着される。
載置台２０は、支持体１０４により支持されている。支持体１０４の内部には、冷媒流路１０４ａが形成されている。冷媒流路１０４ａには、冷媒入口配管１０４ｂ及び冷媒出口配管１０４ｃが接続されている。チラー１０７から出力された例えば冷却水やブライン等の冷却媒体（以下、「冷媒」ともいう。）は、冷媒入口配管１０４ｂ、冷媒流路１０４ａ及び冷媒出口配管１０４ｃを循環する。冷媒により、載置台２０及び静電チャック１０６は抜熱され、冷却される。
伝熱ガス供給源８５は、ヘリウムガス（Ｈｅ）やアルゴンガス（Ａｒ）等の伝熱ガスをガス供給ライン１３０に通して静電チャック１０６上のウェハＷの裏面に供給する。かかる構成により、静電チャック１０６は、冷媒流路１０４ａに循環させる冷媒と、ウェハＷの裏面に供給する伝熱ガスとによって温度制御される。この結果、ウェハを所定の温度に制御することができる。
載置台２０には、２周波重畳電力を供給する電力供給装置３０が接続されている。電力供給装置３０は、第１周波数のプラズマ生成用の高周波電力ＨＦを供給する第１高周波電源３２と、第１周波数よりも低い第２周波数の、バイアス電圧発生用の高周波電力ＬＦを供給する第２高周波電源３４とを有する。第１高周波電源３２は、第１整合器３３を介して載置台２０に電気的に接続される。第２高周波電源３４は、第２整合器３５を介して載置台２０に電気的に接続される。第１高周波電源３２は、例えば、６０ＭＨｚの高周波電力ＨＦを載置台２０に印加する。第２高周波電源３４は、例えば、１３．５６ＭＨｚの高周波電力ＬＦを載置台２０に印加する。なお、本実施形態では、第１高周波電力は載置台２０に印加されるが、ガスシャワーヘッド２５に印加されてもよい。
第１整合器３３は、第１高周波電源３２の内部（または出力）インピーダンスに負荷インピーダンスを整合させる。第２整合器３５は、第２高周波電源３４の内部（または出力）インピーダンスに負荷インピーダンスを整合させる。第１整合器３３は、処理容器１０内にプラズマが生成されているときに第１高周波電源３２の内部インピーダンスと負荷インピーダンスとが見かけ上一致するように機能する。第２整合器３５は、処理容器１０内にプラズマが生成されているときに第２高周波電源３４の内部インピーダンスと負荷インピーダンスとが見かけ上一致するように機能する。
ガスシャワーヘッド２５は、その周縁部を被覆するシールドリング４０を介して処理容器１０の天井部の開口を閉塞するように取り付けられている。ガスシャワーヘッド２５には、可変直流電源７０が接続され、可変直流電源７０から負のＤＣ（直流電圧）が出力される。ガスシャワーヘッド２５は、シリコンから形成されている。
ガスシャワーヘッド２５には、ガスを導入するガス導入口４５が形成されている。ガスシャワーヘッド２５の内部にはガス導入口４５から分岐したセンター部の拡散室５０ａ及びエッジ部の拡散室５０ｂが設けられている。ガス供給源１５から出力されたガスは、ガス導入口４５を介して拡散室５０ａ、５０ｂに供給され、拡散室５０ａ、５０ｂにて拡散されて多数のガス供給孔５５から載置台２０に向けて導入される。
処理容器１０の底面には排気口６０が形成されており、排気口６０に接続された排気装置６５によって処理容器１０内が排気される。これにより、処理容器１０内を所定の真空度に維持することができる。処理容器１０の側壁にはゲートバルブＧが設けられている。ゲートバルブＧは、処理容器１０からウェハＷの搬入及び搬出を行う際に搬出入口を開閉する。
プラズマ処理装置１には、装置全体の動作を制御する制御部１００が設けられている。制御部１００は、ＣＰＵ（Central Processing Unit）１０５、ＲＯＭ（Read Only Memory）１１０及びＲＡＭ（Random Access Memory）１１５を有している。ＣＰＵ１０５は、これらの記憶領域に格納された各種レシピに従って、エッチング等の所望の処理を実行する。レシピにはエッチング条件等の処理条件に対する装置の制御情報であるプロセス時間、圧力（ガスの排気）、高周波電力や電圧、各種ガス流量、処理容器内温度（上部電極温度、処理容器の側壁温度、ウェハＷ温度、静電チャック温度等）、チラー１０７から出力される冷媒の温度などが記載されている。なお、これらのプログラムや処理条件を示すレシピは、ハードディスクや半導体メモリに記憶されてもよい。また、レシピは、ＣＤ−ＲＯＭ、ＤＶＤ等の可搬性のコンピュータにより読み取り可能な記憶媒体に収容された状態で所定位置にセットされ、読み出されるようにしてもよい。
エッチング処理において、ゲートバルブＧの開閉が制御され、ウェハＷが処理容器１０に搬入され、載置台２０に載置される。直流電圧源１１２からチャック電極１０６ａに直流電圧ＨＶが印加されることにより、クーロン力によってウェハＷが静電チャック１０６に吸着され、保持される。
次いで、所望の処理ガス及び高周波電力が処理容器１０内に供給され、プラズマが生成される。生成されたプラズマによりマスクＭＫがコーティングされ、ウェハＷにプラズマエッチングが施される。エッチング後、直流電圧源１１２からチャック電極１０６ａにウェハＷの吸着時とは正負が逆の直流電圧ＨＶを印加してウェハＷの電荷を除電し、ウェハＷを静電チャック１０６から剥がす。ゲートバルブＧの開閉が制御され、ウェハＷが処理容器１０から搬出される。
［エッチング方法］
図２は、一実施形態にかかるエッチング方法を示すフローチャートである。図３、図４、及び図５は、図２に示す各工程において作成される生産物の断面等を示す。図２に示すように、一実施形態に係るエッチング方法では、まず、工程Ｓ１０において、被処理体（以下、「ウェハＷ」という）の表面に中間層ＮＬが形成される。
図３の（ａ）に示すように、ウェハＷは、基板Ｓｂ、スピンオンカーボン層ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）、及び被エッチング層ＥＬを含んでいる。基板Ｓｂは、例えば、シリコンから構成されている。スピンオンカーボン層ＳＯＣは、カーボンを含む材料を塗布し、スピンコート法により形成される。被エッチング層ＥＬは、基板Ｓｂ上に設けられ、スピンオンカーボン層ＳＯＣは、被エッチング層ＥＬ上に設けられている。被エッチング層ＥＬは、シリコンを含有する層である。例えば、被エッチング層ＥＬは、シリコン含有反射防止層（Ｓｉ−ＡＲＣ）、シリコン窒化（ＳｉＮ）層、シリコン酸化（ＳｉＯｘ）層、シリコン酸窒化膜（ＳｉＯＮ）等のシリコン含有層であり得る。被エッチング層ＥＬは、例えば、１５〜２０ｎｍの膜厚であってもよい。
工程Ｓ１０では、図３の（ａ）に示すように、被エッチング層ＥＬ上に、有機膜ＯＬが塗布される。有機膜ＯＬは、例えば、ポリスチレンとポリメチルメタクリレートのブロック共重合体である。次いで、塗布後にウェハＷが熱処理される。この熱処理の温度の適正値は有機膜ＯＬの種類に依存するが、通常２００℃〜３００℃程度である。例えば、当該熱処理の温度は、例えば、２５０℃である。この熱処理により、図３の（ｂ）に示すように、有機膜ＯＬは全体的に縮み、有機膜ＯＬから中間層ＮＬと変質層ＲＬとが形成される。なお、変質層ＲＬは、有機膜ＯＬ中のカーボンが変質した層である。
次いで、図３の（ｃ）に示すように、変質層ＲＬが、現像処理によって化学的に除去される。これにより、被エッチング層ＥＬ上に中間層ＮＬが形成される。この中間層ＮＬの表面は、疎水でも親水でもない中性の状態を有する。ブロック・コポリマー層中のポリマーは、ポリマー長が短いと強い親水性を有し、ポリマー長が長いと強い疎水性を有する。このようにポリマーには親水性の強い種類と疎水性の強い種類があるため、中性の表面を有する中間層ＮＬを形成することにより、ポリマーを所望の形状に相分離させることが可能となる。
図２に戻り、本実施形態にかかるエッチング方法では、次に、工程Ｓ１２において、ブロック・コポリマーがウェハＷの表面、即ち、中間層ＮＬの表面に塗布される。ブロック・コポリマーは、例えば、スピンコート法といった種々の方法により塗布され得る。これにより、図４の（ａ）に示すように、中間層ＮＬの表面上に、ブロック・コポリマー層ＢＣＬが形成される。
ブロック・コポリマーは、自己組織化（Ｓｅｌｆ−Ａｓｓｅｍｂｌｅｄ）ブロック・コポリマーであり、第１のポリマー及び第２のポリマーを含んでいる。一実施形態においては、ブロック・コポリマーは、ポリスチレン−ブロック−ポリメチルメタクリレート（ＰＳ−ｂ−ＰＭＭＡ）である。ＰＳ−ｂ−ＰＭＭＡは、第１のポリマーとしてポリスチレン（ＰＳ）を含み、第２のポリマーとしてポリメチルメタクリレート（ＰＭＭＡ）を含む。
ここで、ブロック・コポリマー及びその自己組織化について、ＰＳ−ｂ−ＰＭＭＡを例にとって、図５を参照しつつ説明する。ＰＳ及びＰＭＭＡは共に、一つの分子の直径が０．７ｎｍの高分子である。互いに混和しないＰＳ及びＰＭＭＡを含有したブロック・コポリマーを中間層ＮＬ上に塗布してブロック・コポリマー層ＢＣＬを形成した後、ウェハＷを常温（２５℃）から３００℃以下の温度で熱処理（アニール）すると、ブロック・コポリマー層ＢＣＬにおいて相分離が生じる。一般的には、アニールは、２００℃〜２５０℃の温度範囲内で行われる。一方、３００℃より高温で熱処理が行われると、ブロック・コポリマー層ＢＣＬの相分離は発生せず、ＰＳ及びＰＭＭＡがランダムに配置される。また、相分離後に温度を常温に戻してもブロック・コポリマー層ＢＣＬは相分離状態を保つ。
各ポリマーのポリマー長が短いと相互作用（斥力）は弱くなり、かつ親水性が強くなる。一方、ポリマー長が長いと相互作用（斥力）は強くなり、かつ疎水性が強くなる。このようなポリマーの性質を利用して、例えば、図５の（ａ）及び図５の（ｂ）に示したように、ＰＳ及びＰＭＭＡの相分離構造を作成することができる。図５の（ａ）は、ポリマーＡとポリマーＢが略同じポリマー長を有するときの相分離構造を示している。一例においては、ポリマーＡは、ＰＳであり、ポリマーＢは、ＰＭＭＡである。図５の（ａ）に示す場合には、各ポリマーの相互作用は同じであるから、ブロック・コポリマー層ＢＣＬを２５０℃程度で熱処理すると、ポリマーＡとポリマーＢは自己組織化してライン状に相分離する。即ち、ポリマーＡがライン状の第１の領域を形成し、第１の領域間においてポリマーＢがライン状の第２の領域を形成する。この相分離構造を利用して、例えば、ポリマーＢを含む第２の領域を除去すると、ラインアンドスペース（Ｌ／Ｓ）の周期パターンを形成することができる。この周期パターンは、半導体素子といったデバイス製造用のパターンとして適用され得る。
また、図５の（ｂ）は、ポリマーＡとポリマーＢのポリマー長が大きく異なるとき、即ち、ポリマーＡのポリマー長がポリマーＢのポリマー長より長い場合の相分離構造を示している。図５の（ｂ）に示す場合には、ポリマーＡの相互作用（斥力）が強く、ポリマーＢの相互作用（斥力）が弱い。このようなブロック・コポリマー層ＢＣＬを２５０℃程度で熱処理すると、ポリマー間の相互作用の強弱に起因して、ポリマーＡが外側、ポリマーＢが内側に自己組織化する。即ち、ポリマーＢが円柱状に自己組織化して第２の領域を形成し、当該円柱状の領域を囲むようにポリマーＡが自己組織化して第１の領域を形成する。このような第１の領域及び第２の領域を含む相分離構造を利用して、例えば、第２の領域を除去すると、ホールの周期パターンを形成することができる。この周期パターンも半導体素子といったデバイス製造用のパターンとして適用され得る。
再び、図２を参照する。次に、工程Ｓ１４において、ブロック・コポリマー層ＢＣＬの相分離のための処理が行われる。例えば、ウェハＷを２００℃〜３００℃の温度で加熱することにより、ブロック・コポリマー層ＢＣＬに相分離を生じさせる。これにより、図４の（ｂ）に示すように、ブロック・コポリマー層ＢＣＬにおいて、第１のポリマーを含む第１の領域Ｒ１及び第２のポリマーを含む第２の領域が形成される。上述したように、第１の領域Ｒ１及び第２の領域Ｒ２は、交互に設けられたライン・アンド・スペースのパターンであってもよい。或いは、第２の領域Ｒ２は円柱状の領域であり、第１の領域Ｒ１が円柱状の第２の領域Ｒ２を囲んでいてもよい。
次に、工程Ｓ１４を実行した後、工程Ｓ１６を実行する前に、ウェハＷは図１に示すプラズマ処理装置１内に搬送される。
工程Ｓ１６において、マスクＭＫが形成される。プラズマ処理装置１は、ブロック・コポリマー層ＢＣＬの第２の領域Ｒ２、及び、当該第２の領域Ｒ２の直下の中間層ＮＬをエッチングする。
工程Ｓ１６をプラズマ処理装置１で実行する際、具体的には、ガス供給源１５から処理ガスが処理容器１０内に供給され、排気装置６５により処理容器１０内の圧力が設定値に減圧される。また、第１高周波電源３２からプラズマ生成用の高周波電力ＨＦが載置台２０に供給される。なお、工程Ｓ１６では、必要に応じて、第２高周波電源３４からのバイアス電圧用の高周波電力ＬＦが載置台２０に供給されてもよい。工程Ｓ１６において用いられる処理ガスは、第２のポリマーを含む第２の領域Ｒ２及びその直下の中間層ＮＬをエッチングするための処理ガスであるので、酸素を含み得る。例えば、この処理ガスは、Ｏ２ガスを含み得る。また、当該処理ガスは、Ａｒガスといった希ガス、或いは、Ｎ２ガスといった不活性ガスを更に含んでもよい。
工程Ｓ１６では、酸素の活性種によって有機材料から構成されたブロック・コポリマー層ＢＣＬがその表面からエッチングされる。ここで、第１のポリマーから構成された第１の領域Ｒ１よりも第２のポリマーから構成された第２の領域Ｒ２のエッチングレートが高い。したがって、工程Ｓ１６によって、第２の領域Ｒ２が選択的にエッチングされる。また、第２の領域Ｒ２が除去されることによって露出した中間層ＮＬの一部がエッチングされる。かかる工程Ｓ１６により、ウェハＷは、図４の（ｃ）に示した状態となる。即ち、第１の領域Ｒ１及びその直下の中間層ＮＬを含むマスクＭＫが形成される。
次いで、図２に示すように、工程Ｓ１８において、マスクＭＫ上に保護膜が形成されるとともに、被エッチング層ＥＬがエッチングされる。このとき、工程Ｓ１８では、プラズマ処理装置１内において、以下に示すプロセス条件下においてプラズマが生成され、当該プラズマにウェハＷが晒される。
＜保護膜形成時のプロセス条件＞
圧力 ３０ｍＴ（３．９９９６Ｐａ）
ガス種 ＳＦ６、Ｃ4Ｆ８、Ｈ２を含むガス
パワー（高周波電力ＨＦ） ２００Ｗ
温度（載置台） １０℃
工程Ｓ１８をプラズマ処理装置１で実行する場合には、ガス供給源１５から六フッ化硫黄（ＳＦ６）ガス、オクタフルオロシクロブタン（Ｃ4Ｆ８）ガス及び水素（Ｈ２）ガスを含む処理ガスが処理容器１０内に供給され、排気装置６５により処理容器１０内の圧力が設定値に減圧される。また、第１高周波電源３２から高周波電力ＨＦが載置台２０に供給される。また、工程Ｓ１８では、必要に応じて、第２高周波電源３４から高周波電力ＬＦが載置台２０に供給されてもよい。
図６の比較例では、処理ガスは、炭素Ｃ及びフッ素Ｆを含み、硫黄Ｓを含まない。よって、処理ガスから生成されたプラズマには、炭素の活性種（Ｃ＊）Ｃ及びフッ素の活性種（Ｆ＊）は含まれるが硫黄の活性種（Ｓ＊）の活性種は含まれない。この場合、プラズマ耐性の低いポリスチレン（ＰＳ）のマスクＭＫに保護膜が形成されず、マスクＭＫはフッ素の活性種（Ｆ＊）によって削られ、マスクパターンによれが生じる。したがって、比較例では、被エッチング層ＥＬのラフネスは改善され難い。
他方、ＳＦ６ガス、Ｃ4Ｆ８ガス及びＨ２ガスを含む処理ガスから生成されたプラズマは、硫黄の活性種（Ｓ＊）、炭素の活性種（Ｃ＊）及びフッ素の活性種（Ｆ＊）を含む。プラズマ中の主に硫黄の活性種（Ｓ＊）及び炭素の活性種（Ｃ＊）がマスクＭＫ上に積層される。つまり、保護膜ＰＴは、生成したプラズマによるエッチングにより発生する炭素Ｃ及び硫黄Ｓを含む堆積物である。
これにより、マスクＭＫ上に硫黄Ｓと炭素Ｃの保護膜ＰＴが形成される。マスクＭＫを構成するポリスチレン（ＰＳ）は、プラズマ耐性が低い。しかしながら、本実施形態にかかるエッチング方法によれば、硫黄Ｓと炭素Ｃの保護膜ＰＴによりプラズマ耐性の低いポリスチレン（ＰＳ）のマスクＭＫがコーティングされている。これにより、マスクＭＫのよれを防止することができる。
また、プラズマはフッ素の活性種（Ｆ＊）を含むので、マスクＭＫの開口に露出した被エッチング層ＥＬがエッチングされる。かかる工程により、ウェハＷは、被エッチング層ＥＬがマスクＭＫのパターンにエッチングされる。これにより、エッチングパターンのラフネスを改善することができる。また、マスクＭＫの被エッチング層ＥＬに対する選択比（マスク選択比）を高めることができる。
本実施形態で示したように、工程Ｓ１８で用いられる処理ガスには、水素ガスが含まれることが好ましい。マスクＭＫを水素プラズマ等によりトリートメントした状態で硫黄Ｓと炭素Ｃの保護膜ＰＴをマスクＭＫ上に形成することでマスクＭＫを硬化させ、マスクＭＫの被エッチング層Ｅｌに対するマスク選択比を向上させることができる。
なお、工程Ｓ１８で用いられる処理ガスは、炭素Ｃと硫黄Ｓとフッ素Ｆとを含んでいればよい。例えば、工程Ｓ１８で用いられる処理ガスは、Ｃ4Ｆ８ガスといったフルオロカーボンガスに加えて、又は、これに替えて、ＣＨＦ３ガスといったフルオロハイドロカーボンガスを含んでいてもよい。
工程Ｓ１８で用いられる処理ガスのうち、Ｃ４Ｆ８ガスの代替ガスとして、三フッ化メタン（ＣＨＦ３）ガス、ジフルオロメタン（ＣＨ２Ｆ２）ガス、モノフルオロメタン（ＣＨ３Ｆ）ガス、メタン（ＣＨ４）ガス、四フッ化炭素（ＣＦ４）ガスを用いることができる。
また、工程Ｓ１８で用いられる処理ガスは、Ａｒガスといった不活性ガスを更に含んでいてもよい。
本実施形態では、炭素Ｃと硫黄Ｓとフッ素Ｆとを含んだ処理ガスからプラズマを生成し、プラズマの作用により、マスクＭＫを保護膜ＰＴでコーティングしながら、被エッチング層ＥＬのエッチングを行う。本実施形態では、炭素Ｃと硫黄Ｓとを含む保護膜ＰＴをマスクＭＫ上に形成することで、マスクＭＫのパターンのよれを防止できる。例えば、炭素Ｃと硫黄Ｓとフッ素Ｆとを含んだ処理ガスの化学的な作用（ウェット）だけでは、炭素Ｃと硫黄Ｓとを含む保護膜ＰＴの形成は難しい。その理由は、炭素Ｃと硫黄Ｓとフッ素Ｆとを含んだ処理ガスの化学的な作用だけでは保護膜ＰＴの厚さのコントロールが難しく、マスクＭＫのトップだけでなく下地の被エッチング層ＥＬまで膜がつき、選択比を向上させることが困難になるためである。本実施形態にかかるプラズマ処理装置１では、処理ガスの物理的な作用を利用して、マスクＭＫ上の上部を中心に保護膜ＰＴを形成することができるため好ましい。
また、被エッチング層ＥＬをフッ素ガス及び臭化水素（ＨＢｒ）ガスを含む処理ガスでエッチングすることが考えられる。しかしながら、フッ素ガス及び臭化水素（は腐食され易いガスであり、エッチング後に残留ガスとして処理容器１０内に残ると、その残留ガスが処理容器１０内のＨ２Ｏと反応して腐食したり、異物が発生したりする。そこで、エッチング後の時間管理が重要になる。つまり、エッチング後の残留ガスが反応する前に後工程を開始できるように時間管理する必要がある。よって、本実施形態に係るエッチング方法では、Ｓ１８のエッチング工程には、エッチング工程及びその後工程の時間管理が必要なフッ素ガス及び臭化水素ガスを含む処理ガスを採用しないこととした。
なお、工程１８において被エッチング層ＥＬとしてシリコン含有の反射防止層（Ｓｉ−ＡＲＣ）がエッチングされた後、図２では本実施形態にかかるエッチング処理は終了する。本実施形態にかかるエッチング処理後、スピンオンカーボン層ＳＯＣがエッチングされる。
以上説明した本実施形態にかかるエッチング方法によれば、被エッチング層ＥＬのエッチング時にマスクＭＫ上に保護膜ＰＴが形成される。これにより被エッチング層ＥＬのエッチング時にマスクＭＫを保護することが可能である。即ち、マスクＭＫ上の保護膜ＰＴの形成により、工程Ｓ１８のエッチング時にマスクＭＫによれが生じ難くなる。これにより、パターンよれをなくし、パターン線幅を維持したまま、被エッチング層ＥＬをエッチングすることができる。このため、本実施形態にかかるエッチング方法によれば、被エッチング層ＥＬ等のエッチングパターンのラフネスを改善できる。
また、この工程では、水素プラズマによってマスクＭＫのハードニング（硬化）が行われてもよい。マスクＭＫの硬化及び保護膜ＰＴの形成により、被エッチング層ＥＬに対するマスクＭＫの選択比を高めることができる。
また、本実施形態にかかるエッチング方法では、自己組成可能なブロック・コポリマー層のマスクＭＫは、ＡｒＦやＥＵＶのマスクと比較して組成が異なるため、ブロック・コポリマー層のマスクＭＫのためのプロセス条件の適正化が図られている。これにより、ブロック・コポリマー層のマスクＭＫを用いた微細加工を可能にしつつ、マスクＭＫの高さとパターンの線幅とを維持したまま、被エッチング層ＥＬ等のエッチングパターンのラフネスの低減を図ることができる。
［効果の例］
本実施形態にかかるエッチング方法により被エッチング層ＥＬをエッチングした結果の一例について、図７を参照しながら説明する。図７は、本実施形態と比較例に係るエッチング方法を実行した結果の一例を示す。
図７の左側に示す比較例に係るライン・アンド・スペースのパターンは、ＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガス、Ｎ２ガス及びＨｅガスを含む処理ガスにより、エッチング工程が行われた結果の一例である。処理ガスに硫黄Ｓが含まれていないため、図６の比較例に示すように、硫黄Ｓと炭素Ｃとを含む保護膜ＰＴが形成されない。この結果、比較例では、ライン・アンド・スペースのパターンによれが生じている。この場合のＬＷＲは、２．３であり、ＬＥＲは、２．４である。
これに対して、図７の右側に示す本実施形態に係るライン・アンド・スペースのパターンは、ＳＦ６、Ｃ4Ｆ８、Ｈ２を含む処理ガスにより、エッチング工程が行われた結果の一例である。処理ガスに硫黄Ｓが含まれているため、図６の右側の本実施形態に示すように、硫黄Ｓと炭素Ｃとを含む保護膜ＰＴが形成される。この結果では、ライン・アンド・スペースのパターンのよれが生じていない。この場合のＬＷＲは、１．９であり、ＬＥＲは、１．７であり、被エッチング層ＥＬのエッチングパターンのラフネスが顕著に改善されていることがわかる。
以上から、被エッチング層ＥＬのエッチング時に、ＳＦ６、Ｃ4Ｆ８、Ｈ２を含む処理ガスを供給し、マスクＭＫ上に保護膜ＰＴを形成することで、工程Ｓ１８のエッチング時にマスクＭＫによれをなくし、パターン線幅を維持したまま、被エッチング層ＥＬをエッチングすることができる。このため、本実施形態にかかるエッチング方法によれば、被エッチング層ＥＬ等のエッチングパターンのラフネスを改善できる。また、マスクＭＫを保護膜ＰＴでコーティングすることで、フッ素ガスのプラズマにより被エッチング層ＥＬをエッチングする際のレジスト耐性を高めることができる。これにより、エッチング時にマスクＭＫが削れにくくなり、被エッチング層ＥＬに対するマスクＭＫの選択比を高めることができる。特に、マスクＭＫの高さが比較的低い場合、本実施形態にかかるエッチング方法を用いることがより好ましい。
以上、エッチング方法を上記実施形態により説明したが、本発明にかかるエッチング方法は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。
例えば、本発明に係るエッチング方法は、容量結合型プラズマ（ＣＣＰ:Capacitively Coupled Plasma)装置だけでなく、その他のプラズマ処理装置に適用可能である。その他のプラズマ処理装置としては、誘導結合型プラズマ(ＩＣＰ:Inductively Coupled Plasma)、ラジアルラインスロットアンテナを用いたプラズマ処理装置、ヘリコン波励起型プラズマ（ＨＷＰ：Helicon Wave Plasma）装置、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Electron Cyclotron Ｒesonance Plasma）装置等であってもよい。
本明細書では、エッチング対象として半導体ウェハＷについて説明したが、ＬＣＤ（Liquid Crystal Display）、ＦＰＤ（Flat Panel Display）等に用いられる各種基板や、フォトマスク、ＣＤ基板、プリント基板等であっても良い。
１ プラズマ処理装置
１０ 処理容器
１５ ガス供給源
２０ 載置台（下部電極）
２５ ガスシャワーヘッド（上部電極）
３２ 第１高周波電源
３４ 第２高周波電源
６５ 排気装置
７０ 可変直流電源
１００ 制御部
１０６ 静電チャック
ＭＫ マスク
ＮＬ 中間層
ＥＬ 被エッチング層ＥＬ
ＳＯＣ スピンオンカーボン層
ＢＣＬ ブロック・コポリマー層
ＰＳ ポリスチレン
ＰＭＭＡ ポリメチルメタクリレート

Claims (5)

  1. 被処理体のシリコン含有層上に中間層を介して積層された第１のポリマーと第２のポリマーとを含む自己組成可能なブロック・コポリマー層から前記第２のポリマーを含む第２の領域及び該第２の領域の直下の前記中間層をエッチングして形成したマスクのパターンに前記シリコン含有層をエッチングする方法であって、
    前記被処理体を収容したプラズマ処理装置の処理容器内において、前記処理容器内に炭素Ｃ、硫黄Ｓ及びフッ素Ｆを含む処理ガスを供給してプラズマを生成し、
    生成した前記プラズマにより、前記マスク上に保護膜を形成し、前記シリコン含有層をエッチングする、
    工程を含むエッチング方法。
  2. 前記処理ガスは、フルオロカーボンガス及びハイドロフルオロカーボンガスのうちの少なくとも一種を含む、
    請求項１に記載のエッチング方法。
  3. 前記第１のポリマーは、ポリスチレンであり、前記第２のポリマーはポリメチルメタクリレートである、
    請求項１又は２に記載のエッチング方法。
  4. 前記保護膜は、生成した前記プラズマによるエッチングにより発生する炭素Ｃ及び硫黄Ｓを含む堆積物である、
    請求項１〜３のいずれか一項に記載のエッチング方法。
  5. 前記処理ガスは、水素ガスを含む、
    請求項１〜４のいずれか一項に記載のエッチング方法。
JP2015230606A 2015-11-26 2015-11-26 エッチング方法 Active JP6643876B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015230606A JP6643876B2 (ja) 2015-11-26 2015-11-26 エッチング方法
PCT/JP2016/083832 WO2017090486A1 (ja) 2015-11-26 2016-11-15 エッチング方法
KR1020187011887A KR102662180B1 (ko) 2015-11-26 2016-11-15 에칭 방법
US15/770,264 US10424491B2 (en) 2015-11-26 2016-11-15 Etching method
TW105138005A TWI689007B (zh) 2015-11-26 2016-11-21 蝕刻方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015230606A JP6643876B2 (ja) 2015-11-26 2015-11-26 エッチング方法

Publications (2)

Publication Number Publication Date
JP2017098457A true JP2017098457A (ja) 2017-06-01
JP6643876B2 JP6643876B2 (ja) 2020-02-12

Family

ID=58764060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015230606A Active JP6643876B2 (ja) 2015-11-26 2015-11-26 エッチング方法

Country Status (5)

Country Link
US (1) US10424491B2 (ja)
JP (1) JP6643876B2 (ja)
KR (1) KR102662180B1 (ja)
TW (1) TWI689007B (ja)
WO (1) WO2017090486A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559492B2 (en) 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
TWI690996B (zh) * 2019-10-07 2020-04-11 聯華電子股份有限公司 圖案化的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004168649A (ja) * 2002-11-08 2004-06-17 Neomax Co Ltd ＳｉＣ基板およびＳｉＣ基板の製造方法
JP2012204668A (ja) * 2011-03-25 2012-10-22 Tokyo Electron Ltd プラズマエッチング方法および記憶媒体
JP2013207089A (ja) * 2012-03-28 2013-10-07 Tokyo Electron Ltd 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP2014099604A (ja) * 2012-11-14 2014-05-29 Imec ブロック共重合体を使用したエッチング
JP2015050201A (ja) * 2013-08-29 2015-03-16 東京エレクトロン株式会社 エッチング方法
WO2015046510A1 (ja) * 2013-09-30 2015-04-02 株式会社クラレ ブロック共重合体、パターン形成用自己組織化組成物およびパターン形成方法
JP2015122497A (ja) * 2013-12-20 2015-07-02 シーゲイト テクノロジー エルエルシー 側壁保護のための装置および側壁保護のための方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7347953B2 (en) 2006-02-02 2008-03-25 International Business Machines Corporation Methods for forming improved self-assembled patterns of block copolymers
US8114306B2 (en) 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
JP5894445B2 (ja) * 2012-01-23 2016-03-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP6029522B2 (ja) 2013-04-16 2016-11-24 東京エレクトロン株式会社 パターンを形成する方法
US9153457B2 (en) * 2013-06-14 2015-10-06 Tokyo Electron Limited Etch process for reducing directed self assembly pattern defectivity using direct current positioning

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004168649A (ja) * 2002-11-08 2004-06-17 Neomax Co Ltd ＳｉＣ基板およびＳｉＣ基板の製造方法
JP2012204668A (ja) * 2011-03-25 2012-10-22 Tokyo Electron Ltd プラズマエッチング方法および記憶媒体
JP2013207089A (ja) * 2012-03-28 2013-10-07 Tokyo Electron Ltd 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP2014099604A (ja) * 2012-11-14 2014-05-29 Imec ブロック共重合体を使用したエッチング
JP2015050201A (ja) * 2013-08-29 2015-03-16 東京エレクトロン株式会社 エッチング方法
WO2015046510A1 (ja) * 2013-09-30 2015-04-02 株式会社クラレ ブロック共重合体、パターン形成用自己組織化組成物およびパターン形成方法
JP2015122497A (ja) * 2013-12-20 2015-07-02 シーゲイト テクノロジー エルエルシー 側壁保護のための装置および側壁保護のための方法

Also Published As

Publication number Publication date
US10424491B2 (en) 2019-09-24
WO2017090486A1 (ja) 2017-06-01
KR102662180B1 (ko) 2024-04-29
US20180323077A1 (en) 2018-11-08
KR20180096577A (ko) 2018-08-29
TW201729286A (zh) 2017-08-16
TWI689007B (zh) 2020-03-21
JP6643876B2 (ja) 2020-02-12

Similar Documents

Publication Publication Date Title
JP6604911B2 (ja) エッチング処理方法
JP4652140B2 (ja) プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
KR20140140020A (ko) 자기 조직화 가능한 블록 코폴리머를 이용하여 주기 패턴을 형성하는 방법 및 장치
WO2015041043A1 (ja) エッチング方法
KR102330411B1 (ko) 피처리체를 처리하는 방법
JP6029522B2 (ja) パターンを形成する方法
US10224211B2 (en) Etching method
JP5064319B2 (ja) プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
CN105453236B (zh) 蚀刻方法
WO2017090486A1 (ja) エッチング方法
WO2017090484A1 (ja) エッチング方法
JP2020088174A (ja) エッチング方法及び基板処理装置
JP6204881B2 (ja) 被処理体を処理する方法
JP2006278517A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200107

R150 Certificate of patent or registration of utility model

Ref document number: 6643876

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250