WO2017090486A1 - エッチング方法 - Google Patents

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etching
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polymer
mask
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優樹 ▲高▼梨
成明 及川
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東京エレクトロン株式会社
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    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031Regular or irregular arrays of nanoscale structures, e.g. etch mask layer

Definitions

  • the present invention relates to an etching method.
  • EUV extreme ultra violet
  • a device such as a semiconductor element
  • EUV extreme ultra violet
  • light having a shorter wavelength than that of a conventional UV light source is used.
  • light having a very short wavelength of 13.5 nm is used.
  • EUV has problems for mass production such as a long exposure time. Therefore, development of another manufacturing method that can provide a more miniaturized device is desired.
  • a block copolymer layer including a block copolymer containing two or more polymer block components A and B that are immiscible with each other is applied on the underlayer. Then, in order to spontaneously phase-separate the polymer block components A and B, heat treatment (annealing) is performed. This results in an ordered pattern having a first region containing polymer block component A and a second region containing polymer block component B.
  • Patent Document 2 a block copolymer patterning process is proposed as a method of forming a via.
  • a pattern is obtained by removing the second region out of the first region and the second region of the phase-separated block copolymer layer.
  • a mask obtained by patterning a block copolymer has low plasma resistance.
  • Si-ARC silicon-containing antireflection film
  • SiON silicon oxynitride film
  • the mask pattern is changed (also referred to as Wiggling), and the underlayer is etched.
  • the roughness of the pattern may deteriorate.
  • the roughness of the etching pattern of the underlayer is indicated by a numerical value of LER (LineLedge roughness) or LWR (Line Width roughness) of the pattern formed by etching, for example.
  • LER LineLedge roughness
  • LWR Line Width roughness
  • a method of improving the roughness of the etching pattern of the underlying layer by treating the mask with an electron beam or UV and treating the mask with the supplied H 2 gas or Ar gas can be considered.
  • the roughness of the etching pattern of the underlayer is appropriately improved even if the mask treatment is performed under the same conditions as the ArF mask. It is difficult.
  • the present invention aims to improve the roughness of an etching pattern.
  • a self-composable block including a first polymer and a second polymer laminated on a silicon-containing layer of an object to be processed via an intermediate layer.
  • An etching method including a step of forming a protective film on a mask and etching the silicon-containing layer is provided.
  • the roughness of the etching pattern can be improved.
  • FIG. 1 is a diagram schematically showing an example of a plasma processing apparatus according to an embodiment.
  • FIG. The flowchart which shows an example of the etching method concerning one Embodiment.
  • the figure which shows an example of the cross section of the product produced in each process shown in FIG.
  • the figure which shows an example of the cross section of the product produced in each process shown in FIG.
  • the figure for demonstrating the self-organization of a block copolymer.
  • the plasma processing apparatus 1 is a capacitively coupled parallel plate plasma processing apparatus, and includes a substantially cylindrical processing container 10.
  • the inner surface of the processing vessel 10 is subjected to alumite treatment (anodizing treatment).
  • the mounting table 20 is installed at the bottom of the processing container 10 and mounts the wafer W thereon.
  • the wafer W is an example of an object to be processed.
  • the mounting table 20 is made of, for example, aluminum (Al), titanium (Ti), silicon carbide (SiC), or the like.
  • An electrostatic chuck 106 for electrostatically attracting the wafer W is provided on the upper surface of the mounting table 20.
  • the electrostatic chuck 106 has a structure in which a chuck electrode 106a is sandwiched between insulators 106b.
  • a DC voltage source 112 is connected to the chuck electrode 106a, and a DC voltage HV is applied from the DC voltage source 112 to the chuck electrode 106a, whereby the wafer W is attracted to the electrostatic chuck 106 by Coulomb force.
  • the mounting table 20 is supported by the support body 104.
  • a coolant channel 104 a is formed inside the support body 104.
  • a refrigerant inlet pipe 104b and a refrigerant outlet pipe 104c are connected to the refrigerant flow path 104a.
  • a cooling medium such as cooling water or brine (hereinafter also referred to as “refrigerant”) output from the chiller 107 circulates through the refrigerant inlet pipe 104b, the refrigerant flow path 104a, and the refrigerant outlet pipe 104c.
  • the mounting table 20 and the electrostatic chuck 106 are removed by the refrigerant and cooled.
  • the heat transfer gas supply source 85 supplies a heat transfer gas such as helium gas (He) or argon gas (Ar) to the back surface of the wafer W on the electrostatic chuck 106 through the gas supply line 130.
  • a heat transfer gas such as helium gas (He) or argon gas (Ar)
  • He helium gas
  • Ar argon gas
  • a power supply device 30 that supplies two-frequency superimposed power is connected to the mounting table 20.
  • the power supply device 30 includes a first high-frequency power source 32 that supplies high-frequency power HF for plasma generation at a first frequency, and a first high-frequency power LF that generates bias voltage at a second frequency lower than the first frequency. 2 high frequency power supply 34.
  • the first high frequency power supply 32 is electrically connected to the mounting table 20 via the first matching unit 33.
  • the second high frequency power supply 34 is electrically connected to the mounting table 20 via the second matching unit 35.
  • the first high frequency power supply 32 applies, for example, 60 MHz high frequency power HF to the mounting table 20.
  • the second high frequency power supply 34 applies a high frequency power LF of 13.56 MHz to the mounting table 20.
  • the first high-frequency power is applied to the mounting table 20, but may be applied to the gas shower head 25.
  • the first matching unit 33 matches the load impedance to the internal (or output) impedance of the first high frequency power supply 32.
  • the second matching unit 35 matches the load impedance to the internal (or output) impedance of the second high frequency power supply 34.
  • the first matching unit 33 functions so that the internal impedance and the load impedance of the first high-frequency power source 32 seem to coincide when plasma is generated in the processing container 10.
  • the second matching unit 35 functions so that the internal impedance and the load impedance of the second high-frequency power source 34 seem to coincide when plasma is generated in the processing container 10.
  • the gas shower head 25 is attached so as to close the opening of the ceiling portion of the processing container 10 through the shield ring 40 covering the peripheral edge portion thereof.
  • a variable DC power source 70 is connected to the gas shower head 25, and negative DC (DC voltage) is output from the variable DC power source 70.
  • the gas shower head 25 is made of silicon.
  • the gas shower head 25 has a gas inlet 45 for introducing gas. Inside the gas shower head 25, there are provided a diffusion chamber 50a at the center portion and a diffusion chamber 50b at the edge portion branched from the gas inlet 45.
  • the gas output from the gas supply source 15 is supplied to the diffusion chambers 50a and 50b through the gas introduction port 45, diffused in the diffusion chambers 50a and 50b, and directed from the multiple gas supply holes 55 toward the mounting table 20. be introduced.
  • An exhaust port 60 is formed on the bottom surface of the processing container 10, and the inside of the processing container 10 is exhausted by an exhaust device 65 connected to the exhaust port 60. Thereby, the inside of the processing container 10 can be maintained at a predetermined degree of vacuum.
  • a gate valve G is provided on the side wall of the processing vessel 10. The gate valve G opens and closes the loading / unloading port when loading and unloading the wafer W from the processing container 10.
  • the plasma processing apparatus 1 is provided with a control unit 100 that controls the operation of the entire apparatus.
  • the control unit 100 includes a CPU (Central Processing Unit) 105, a ROM (Read Only Memory) 110, and a RAM (Random Access Memory) 115.
  • the CPU 105 executes a desired process such as etching according to various recipes stored in these storage areas.
  • the recipe includes process time, pressure (gas exhaust), high-frequency power and voltage, various gas flow rates, process container temperature (upper electrode temperature, process container side wall temperature, etc.) that are control information of the apparatus for processing conditions such as etching conditions. Wafer W temperature, electrostatic chuck temperature, etc.), the temperature of the refrigerant output from the chiller 107, and the like are set.
  • recipes indicating these programs and processing conditions may be stored in a hard disk or a semiconductor memory. Further, the recipe may be set at a predetermined position and read out while being stored in a portable computer-readable storage medium such as a CD-ROM or DVD.
  • the opening and closing of the gate valve G is controlled, and the wafer W is loaded into the processing container 10 and mounted on the mounting table 20.
  • the DC voltage HV is applied from the DC voltage source 112 to the chuck electrode 106a, the wafer W is attracted and held by the electrostatic chuck 106 by the Coulomb force.
  • a desired processing gas and high frequency power are supplied into the processing container 10 to generate plasma.
  • the mask MK is coated with the generated plasma, and the wafer W is subjected to plasma etching.
  • the DC voltage HV is applied to the chuck electrode 106a from the DC voltage source 112 to reverse the positive and negative DC voltages HV to remove the charge on the wafer W, and the wafer W is peeled off from the electrostatic chuck 106.
  • the opening and closing of the gate valve G is controlled, and the wafer W is unloaded from the processing container 10.
  • FIG. 2 is a flowchart illustrating an etching method according to an embodiment. 3, 4, and 5 show a cross-section and the like of the product created in each step shown in FIG. 2.
  • an intermediate layer NL is formed on the surface of a wafer W that is an example of a target object.
  • the wafer W includes a substrate Sb, a spin-on carbon layer SOC (Spin On Carbon), and a layer to be etched EL.
  • the substrate Sb is made of silicon, for example.
  • the spin-on carbon layer SOC is formed by applying a material containing carbon and spin coating. On the substrate Sb, a spin-on carbon layer SOC and an etching target layer EL are sequentially formed.
  • the layer to be etched EL is a layer containing silicon.
  • the etched layer EL may be a silicon-containing layer such as a silicon-containing antireflection layer (Si-ARC), a silicon nitride (SiN) layer, a silicon oxide (SiO x ) layer, or a silicon oxynitride film (SiON).
  • Si-ARC silicon-containing antireflection layer
  • SiN silicon nitride
  • SiO x silicon oxide
  • SiON silicon oxynitride film
  • the layer EL to be etched may have a film thickness of 15 to 20 nm, for example.
  • step S10 of FIG. 2 as shown in step A of FIG. 3, an organic film OL is applied on the etching target layer EL.
  • the organic film OL is, for example, a block copolymer of polystyrene and polymethyl methacrylate.
  • the wafer W is heat-treated after the application of the organic film OL.
  • An appropriate value for the temperature of the heat treatment depends on the type of the organic film OL, but is usually about 200 ° C. to 300 ° C. For example, the temperature of the heat treatment is 250 ° C., for example.
  • the organic film OL shrinks as a whole, and the intermediate layer NL and the altered layer RL are formed from the organic film OL.
  • the altered layer RL is a layer in which carbon in the organic film OL is altered.
  • the altered layer RL is chemically removed by development processing. Thereby, only the intermediate layer NL is formed on the etched layer EL.
  • the surface of the intermediate layer NL has a neutral state that is neither hydrophobic nor hydrophilic.
  • the polymer in the block copolymer layer has strong hydrophilicity when the polymer length is short, and strong hydrophobicity when the polymer length is long. As described above, since the polymer has a strong hydrophilic type and a strong hydrophobic type, the polymer can be phase-separated into a desired shape by forming the intermediate layer NL having a neutral surface. .
  • step S12 the block copolymer is applied to the surface of the wafer W, that is, the surface of the intermediate layer NL.
  • the block copolymer can be applied by various methods such as spin coating.
  • the block copolymer layer BCL is formed on the surface of the intermediate layer NL as shown in step D of FIG.
  • the block copolymer is a self-assembled (Self-Assembled) block copolymer and includes a first polymer and a second polymer.
  • the block copolymer is polystyrene-block-polymethyl methacrylate (PS-b-PMMA).
  • PS-b-PMMA contains polystyrene (PS) as the first polymer and polymethyl methacrylate (PMMA) as the second polymer.
  • PS-b-PMMA both polymers with a single molecule diameter of 0.7 nm.
  • a block copolymer containing PS and PMMA that are immiscible with each other is applied on the intermediate layer NL to form a block copolymer layer BCL, and then the wafer W is heat-treated at a temperature from room temperature (25 ° C.) to 300 ° C. (annealing). Then, phase separation occurs in the block copolymer layer BCL. In general, annealing is performed within a temperature range of 200 ° C. to 250 ° C.
  • phase separation of the block copolymer layer BCL does not occur, and PS and PMMA are randomly arranged. Further, even if the temperature is returned to room temperature after the phase separation, the block copolymer layer BCL maintains the phase separation state.
  • [B] in FIG. 5 shows an example of a phase separation structure when the polymer lengths of the polymer A and the polymer B are greatly different, that is, when the polymer length of the polymer A is longer than the polymer length of the polymer B.
  • the interaction (repulsive force) of polymer A is strong and the interaction (repulsive force) of polymer B is weak.
  • the polymer A self-assembles on the outside and the polymer B on the inside due to the strength of the interaction between the polymers.
  • the polymer B self-assembles in a cylindrical shape to form a second region
  • the polymer A self-assembles to form the first region so as to surround the cylindrical region.
  • step S14 a process for phase separation of the block copolymer layer BCL is performed.
  • the wafer W is heated at a temperature of 200 ° C. to 300 ° C. to cause phase separation in the block copolymer layer BCL.
  • the first region R1 including the first polymer and the second region including the second polymer are formed.
  • the first region R1 and the second region R2 may be alternately line-and-space patterns.
  • the second region R2 may be a columnar region, and the first region R1 may surround the columnar second region R2.
  • the wafer W is transferred into the plasma processing apparatus 1 shown in FIG.
  • step S16 a mask MK is formed.
  • the plasma processing apparatus 1 etches the second region R2 of the block copolymer layer BCL and the intermediate layer NL immediately below the second region R2.
  • step S16 is performed by the plasma processing apparatus 1, specifically, the processing gas is supplied from the gas supply source 15 into the processing container 10, and the pressure in the processing container 10 is reduced to a set value by the exhaust device 65. . Further, the high frequency power HF for plasma generation is supplied from the first high frequency power supply 32 to the mounting table 20. In step S ⁇ b> 16, the high frequency power LF for bias voltage from the second high frequency power supply 34 may be supplied to the mounting table 20 as necessary. Since the processing gas used in step S16 is a processing gas for etching the second region R2 including the second polymer and the intermediate layer NL immediately below the second region R2, it may include O 2 (oxygen) gas. Further, the processing gas may further include a rare gas such as Ar gas or an inert gas such as N 2 (nitrogen) gas.
  • a rare gas such as Ar gas or an inert gas such as N 2 (nitrogen) gas.
  • step S16 the block copolymer layer BCL composed of an organic material by the active species of oxygen is etched from the surface.
  • the etching rate of the second region R2 composed of the second polymer is higher than that of the first region R1 composed of the first polymer. Therefore, the second region R2 is selectively etched by step S16. Further, a part of the intermediate layer NL exposed by removing the second region R2 is etched.
  • the wafer W is in the state shown in step F of FIG. That is, the mask MK including the first region R1 and the intermediate layer NL immediately below the first region R1 is formed.
  • step S18 a protective film is formed on the mask MK, and the etching target layer EL is etched.
  • plasma is generated in the plasma processing apparatus 1 under the following process conditions, and the wafer W is exposed to the plasma.
  • Step S18 ⁇ Process conditions when forming protective film> Pressure 30mT (3.9996Pa) Gas power including SF 6 , C 4 F 8 , H 2 (high frequency power HF) 200 W Temperature (mounting table) 10 °C
  • a processing gas including sulfur hexafluoride (SF 6 ) gas, octafluorocyclobutane (C 4 F 8 ) gas, and hydrogen (H 2 ) gas is used as the gas supply source 15.
  • SF 6 sulfur hexafluoride
  • C 4 F 8 octafluorocyclobutane
  • H 2 hydrogen
  • the processing gas contains carbon C and fluorine F and does not contain sulfur S. Therefore, the plasma generated from the processing gas includes the active species of carbon (C * ) and the active species of fluorine (F * ), but does not include the active species of sulfur (S * ).
  • a protective film is not formed on the polystyrene (PS) mask MK having low plasma resistance, and the mask MK is shaved by the fluorine active species (F * ), and the mask pattern is affected. Therefore, in the comparative example, the roughness of the etched layer EL is difficult to be improved.
  • the plasma generated from the processing gas containing SF 6 gas, C 4 F 8 gas and H 2 gas is activated by sulfur active species (S * ), carbon active species (C * ) and fluorine active species (F * ) Included.
  • S * sulfur active species
  • C * carbon active species
  • F * fluorine active species
  • Mainly active species of sulfur (S * ) and active species of carbon (C * ) in the plasma are stacked on the mask MK. That is, the protective film PT is a deposit containing carbon C and sulfur S generated during etching by the generated plasma.
  • the protective film PT mainly composed of sulfur S and carbon C is formed on the mask MK.
  • Polystyrene (PS) constituting the mask MK has low plasma resistance.
  • the mask MK of polystyrene (PS) having low plasma resistance is coated with the protective film PT. Thereby, it is possible to prevent the mask MK from swaying.
  • the etching target layer EL exposed at the opening of the mask MK is etched.
  • the layer EL to be etched is etched into the pattern of the mask MK.
  • the processing gas used in step S18 includes hydrogen gas.
  • a mask MK is cured by forming a protective film PT mainly composed of sulfur S and carbon C on the mask MK in a state where the mask MK is treated with hydrogen plasma or the like, and a mask for the etching target layer El of the mask MK.
  • the selection ratio can be improved.
  • process gas used by process S18 should just contain carbon C, sulfur S, and fluorine F.
  • the process gas used in step S18, in addition to the fluorocarbon gas such as C 4 F 8 gas, or, in place of this, may include fluorohydrocarbon gas such CHF 3 gas.
  • step S18 as an alternative gas to C 4 F 8 gas, trifluoromethane (CHF 3 ) gas, difluoromethane (CH 2 F 2 ) gas, monofluoromethane (CH 3 F) Gas, methane (CH 4 ) gas, carbon tetrafluoride (CF 4 ) gas can be used.
  • CHF 3 trifluoromethane
  • CH 2 F 2 difluoromethane
  • CH 3 F monofluoromethane
  • methane (CH 4 ) gas methane (CH 4 ) gas
  • CF 4 carbon tetrafluoride
  • processing gas used in step S18 may further include an inert gas such as Ar gas.
  • plasma is generated from a processing gas containing carbon C, sulfur S, and fluorine F, and the etching target layer EL is etched while the mask MK is coated with the protective film PT by the action of the plasma.
  • the protective film PT containing carbon C and sulfur S is formed on the mask MK, so that the pattern of the mask MK can be prevented from being distorted. For example, it is difficult to form the protective film PT containing carbon C and sulfur S only by the chemical action (wet) of the processing gas containing carbon C, sulfur S, and fluorine F.
  • the protective film PT can be formed around the upper portion on the mask MK by using the physical action of the plasma generated from the processing gas. .
  • etch the layer to be etched EL with a processing gas containing fluorine gas and hydrogen bromide (HBr) gas.
  • fluorine gas and hydrogen bromide are easily corroded, and if they remain in the processing vessel 10 as a residual gas after etching, the residual gas reacts with H 2 O in the processing vessel 10 to corrode or foreign matter. May occur. Therefore, time management after etching becomes important. That is, it is necessary to manage the time so that the post-process can be started before the residual gas after etching reacts. Therefore, in the etching method according to the present embodiment, a processing gas containing fluorine gas and hydrogen bromide gas that requires time management of the etching process in the step S18 and the subsequent process is not adopted.
  • the etching process according to the present embodiment is finished in FIG.
  • the spin-on carbon layer SOC is etched.
  • the protective film PT is formed on the mask MK during etching of the etching target layer EL.
  • the mask MK is less likely to occur during the etching in step S18.
  • the to-be-etched layer EL can be etched while eliminating the pattern distortion and maintaining the pattern line width.
  • the roughness of etching patterns, such as to-be-etched layer EL can be improved.
  • the mask MK may be hardened (cured) with hydrogen plasma.
  • the selectivity of the mask MK with respect to the etched layer EL can be increased.
  • the mask MK of the block copolymer layer capable of self-composition is different in composition from the mask of ArF or EUV. Therefore, the process conditions for the mask MK of the block copolymer layer are different. Is being optimized. This makes it possible to reduce the roughness of the etching pattern such as the layer to be etched EL while maintaining the height of the mask MK and the line width of the pattern while enabling fine processing using the mask MK of the block copolymer layer. Can do.
  • FIG. 7 shows an example of the result of executing the etching method according to the present embodiment and the comparative example.
  • the line-and-space pattern according to the comparative example shown on the left side of FIG. 7 is a result of the etching process performed using a processing gas including CF 4 gas, CHF 3 gas, O 2 gas, N 2 gas, and He gas. It is an example. Since the processing gas does not contain sulfur S, the protective film PT containing sulfur S and carbon C is not formed as shown in the comparative example of FIG. As a result, in the comparative example, the line and space pattern is distorted. In this case, the LWR is 2.3 and the LER is 2.4.
  • the line-and-space pattern according to the present embodiment shown on the right side of FIG. 7 is an example of a result obtained by performing an etching process using a processing gas containing SF 6 , C 4 F 8 , and H 2. It is. Since sulfur S is contained in the processing gas, a protective film PT containing sulfur S and carbon C is formed as shown in the present embodiment on the right side of FIG. As a result, the line and space pattern is not distorted. In this case, the LWR is 1.9, the LER is 1.7, and it can be seen that the roughness of the etching pattern of the etched layer EL is remarkably improved.
  • the mask MK is formed at the time of etching in step S18.
  • the to-be-etched layer EL can be etched while eliminating the twist and maintaining the pattern line width. For this reason, according to the etching method concerning this embodiment, the roughness of etching patterns, such as to-be-etched layer EL, can be improved.
  • the mask MK by coating the mask MK with the protective film PT, it is possible to increase resist resistance when the etching target layer EL is etched by fluorine gas plasma.
  • the mask MK is less likely to be removed during etching, and the selection ratio of the mask MK to the layer to be etched EL can be increased.
  • the height of the mask MK is relatively low, it is more preferable to use the etching method according to the present embodiment.
  • the etching method according to the present invention is applicable not only to a capacitively coupled plasma (CCP) apparatus but also to other plasma processing apparatuses.
  • Other plasma processing equipment includes inductively coupled plasma (ICP), plasma processing equipment using a radial line slot antenna, helicon wave excited plasma (HWP) equipment, electron cyclotron resonance plasma ( An ECR (Electron Cyclotron Resonance Plasma) device or the like may be used.
  • ICP inductively coupled plasma
  • HWP helicon wave excited plasma
  • ECR Electrotron Resonance Plasma
  • the semiconductor wafer W has been described as an etching target.
  • various substrates used for LCD (Liquid Crystal Display), FPD (Flat Panel Display), etc., photomasks, CD substrates, printed boards, etc. good.
  • processing container 15 gas supply source 20 mounting table (lower electrode) 25 Gas shower head (upper electrode) 32 First High Frequency Power Supply 34 Second High Frequency Power Supply 65 Exhaust Device 70 Variable DC Power Supply 100 Control Unit 106 Electrostatic Chuck MK Mask NL Intermediate Layer EL Etched Layer EL SOC Spin-on carbon layer BCL Block copolymer layer PS Polystyrene PMMA Polymethylmethacrylate

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Abstract

被処理体のシリコン含有層の上に中間層を介して積層された第1のポリマーと第2のポリマーとを含む自己組成可能なブロック・コポリマー層から前記第2のポリマーを含む第2の領域及び該第2の領域の直下の前記中間層をエッチングして形成したマスクのパターンに前記シリコン含有層をエッチングする方法であって、前記被処理体を収容したプラズマ処理装置の処理容器の内部に炭素C、硫黄S及びフッ素Fを含む処理ガスを供給してプラズマを生成し、生成した前記プラズマにより、前記マスクの上に保護膜を形成し、前記シリコン含有層をエッチングする、工程を含むエッチング方法が提供される。

Description

エッチング方法
 本発明は、エッチング方法に関する。
 半導体素子といったデバイスの更なる微細化を実現するためには、これまでのフォトリソグラフィ技術を用いた微細加工により得られる限界寸法よりも小さな寸法をもったパターンを形成する必要がある。このような寸法のパターンを形成するための一手法として、次世代露光技術であるEUV(extreme ultra violet)の開発が進められている。EUVでは、従来のUV光源波長に比べて短波長の光を用いており、例えば13.5nmと非常に短い波長の光を用いている。このため、例えば、EUVは、露光時間が長い等の量産化に向けた課題を有している。したがって、より微細化されたデバイスを提供し得る別の製造方法の開発が望まれている。
 従来のリソグラフィ技術に代わる技術として、秩序パターンを自発的に組織化する自己組織化(self-assembled)材料の一つである自己組織化ブロック・コポリマー(BCP:blockcopolymer)を用いて、パターンを形成する技術が着目されている(例えば、特許文献1及び特許文献2参照)。
 特許文献1に記載された技術では、互いに混和しない二つ以上のポリマー・ブロック成分A,Bを含有したブロック・コポリマーを含む、ブロック・コポリマー層が下地層上に塗布される。そして、ポリマー・ブロック成分A,Bを自発的に相分離させるために、熱処理(アニーリング)が行われる。これによってポリマー・ブロック成分Aを含む第1の領域、及び、ポリマー・ブロック成分Bを含む第2の領域を有する秩序パターンが得られる。
 また、特許文献2では、ビアの形成方法として、ブロック・コポリマーのパターン化加工が提案されている。特許文献2に記載されたパターン化加工では、相分離したブロック・コポリマー層の第1の領域及び第2の領域のうち、第2の領域を除去することにより、パターンが得られる。
特開2007-208255号公報 特開2010-269304号公報
 しかしながら、特許文献1及び特許文献2に記載された技術において、ブロック・コポリマーのパターン化によって得られるマスクは、プラズマ耐性が低い。このため、マスクの下地層であるSi-ARC(シリコン含有反射防止膜)やSiON(シリコン酸窒化膜)等をエッチングする際にマスクのパターンがよれて(Wigglingともいう。)、下地層のエッチングパターンのラフネス(パターンの壁面に生じる凹凸)が悪化する場合がある。下地層のエッチングパターンのラフネスは、例えば、エッチングにより形成されたパターンのLER(Line Edge roughness)やLWR(Line Width roughness)の数値により示される。特に、下地層のエッチングパターンのラフネスが悪化すると、LERの数値が高くなる。
 これに対して、マスクに電子ビームやUV照射を行い、供給されたHガスやArガスによるマスクのトリートメントによって下地層のエッチングパターンのラフネスを改善する方法が考えられる。しかしながら、従来のArFマスクと組成が異なるブロック・コポリマーのパターンをマスクとするエッチングでは、ArFマスクと同様の条件設定によりマスクのトリートメントを行っても、下地層のエッチングパターンのラフネスを適正に改善することは困難である。
 上記課題に対して、一側面では、本発明は、エッチングパターンのラフネスを改善することを目的とする。
 上記課題を解決するために、一の態様によれば、被処理体のシリコン含有層の上に中間層を介して積層された第1のポリマーと第2のポリマーとを含む自己組成可能なブロック・コポリマー層から前記第2のポリマーを含む第2の領域及び該第2の領域の直下の前記中間層をエッチングして形成したマスクのパターンに前記シリコン含有層をエッチングする方法であって、前記被処理体を収容したプラズマ処理装置の処理容器の内部において、前記処理容器の内部に炭素C、硫黄S及びフッ素Fを含む処理ガスを供給してプラズマを生成し、生成した前記プラズマにより、前記マスク上に保護膜を形成し、前記シリコン含有層をエッチングする、工程を含むエッチング方法が提供される。
 一の側面によれば、エッチングパターンのラフネスを改善することができる。
一実施形態にかかるプラズマ処理装置の一例を概略的に示す図。 一実施形態にかかるエッチング方法の一例を示すフローチャート。 図2に示す各工程において作成される生産物の断面の一例を示す図。 図2に示す各工程において作成される生産物の断面の一例を示す図。 ブロック・コポリマーの自己組織化を説明するための図。 一実施形態にかかる保護膜及びエッチングへの作用を説明する図。 一実施形態と比較例に係るエッチング方法を実行した結果の一例を示す図。
 以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
 [プラズマ処理装置]
 まず、プラズマ処理装置1の一例について、図1を参照しながら説明する。本実施形態にかかるプラズマ処理装置1は、容量結合型の平行平板プラズマ処理装置であり、略円筒形の処理容器10を有している。処理容器10の内面には、アルマイト処理(陽極酸化処理)が施されている。
 載置台20は、処理容器10の底部に設置され、ウェハWを載置する。ウェハWは、被処理体の一例である。載置台20は、たとえばアルミニウム(Al)やチタン(Ti)、炭化ケイ素(SiC)等から形成されている。載置台20の上面には、ウェハWを静電吸着するための静電チャック106が設けられている。静電チャック106は、絶縁体106bの間にチャック電極106aを挟み込んだ構造になっている。チャック電極106aには直流電圧源112が接続され、直流電圧源112からチャック電極106aに直流電圧HVが印加されることにより、クーロン力によってウェハWが静電チャック106に吸着される。
 載置台20は、支持体104により支持されている。支持体104の内部には、冷媒流路104aが形成されている。冷媒流路104aには、冷媒入口配管104b及び冷媒出口配管104cが接続されている。チラー107から出力された例えば冷却水やブライン等の冷却媒体(以下、「冷媒」ともいう。)は、冷媒入口配管104b、冷媒流路104a及び冷媒出口配管104cを循環する。冷媒により、載置台20及び静電チャック106は抜熱され、冷却される。
 伝熱ガス供給源85は、ヘリウムガス(He)やアルゴンガス(Ar)等の伝熱ガスをガス供給ライン130に通して静電チャック106上のウェハWの裏面に供給する。かかる構成により、静電チャック106は、冷媒流路104aに循環させる冷媒と、ウェハWの裏面に供給する伝熱ガスとによって温度制御される。この結果、ウェハを所定の温度に制御することができる。
 載置台20には、2周波重畳電力を供給する電力供給装置30が接続されている。電力供給装置30は、第1周波数のプラズマ生成用の高周波電力HFを供給する第1高周波電源32と、第1周波数よりも低い第2周波数の、バイアス電圧発生用の高周波電力LFを供給する第2高周波電源34とを有する。第1高周波電源32は、第1整合器33を介して載置台20に電気的に接続される。第2高周波電源34は、第2整合器35を介して載置台20に電気的に接続される。第1高周波電源32は、例えば、60MHzの高周波電力HFを載置台20に印加する。第2高周波電源34は、例えば、13.56MHzの高周波電力LFを載置台20に印加する。なお、本実施形態では、第1高周波電力は載置台20に印加されるが、ガスシャワーヘッド25に印加されてもよい。
 第1整合器33は、第1高周波電源32の内部(または出力)インピーダンスに負荷インピーダンスを整合させる。第2整合器35は、第2高周波電源34の内部(または出力)インピーダンスに負荷インピーダンスを整合させる。第1整合器33は、処理容器10内にプラズマが生成されているときに第1高周波電源32の内部インピーダンスと負荷インピーダンスとが見かけ上一致するように機能する。第2整合器35は、処理容器10内にプラズマが生成されているときに第2高周波電源34の内部インピーダンスと負荷インピーダンスとが見かけ上一致するように機能する。
 ガスシャワーヘッド25は、その周縁部を被覆するシールドリング40を介して処理容器10の天井部の開口を閉塞するように取り付けられている。ガスシャワーヘッド25には、可変直流電源70が接続され、可変直流電源70から負のDC(直流電圧)が出力される。ガスシャワーヘッド25は、シリコンから形成されている。
 ガスシャワーヘッド25には、ガスを導入するガス導入口45が形成されている。ガスシャワーヘッド25の内部にはガス導入口45から分岐したセンター部の拡散室50a及びエッジ部の拡散室50bが設けられている。ガス供給源15から出力されたガスは、ガス導入口45を介して拡散室50a、50bに供給され、拡散室50a、50bにて拡散されて多数のガス供給孔55から載置台20に向けて導入される。
 処理容器10の底面には排気口60が形成されており、排気口60に接続された排気装置65によって処理容器10内が排気される。これにより、処理容器10内を所定の真空度に維持することができる。処理容器10の側壁にはゲートバルブGが設けられている。ゲートバルブGは、処理容器10からウェハWの搬入及び搬出を行う際に搬出入口を開閉する。
 プラズマ処理装置1には、装置全体の動作を制御する制御部100が設けられている。制御部100は、CPU(Central Processing Unit)105、ROM(Read Only Memory)110及びRAM(Random Access Memory)115を有している。CPU105は、これらの記憶領域に格納された各種レシピに従って、エッチング等の所望の処理を実行する。レシピにはエッチング条件等の処理条件に対する装置の制御情報であるプロセス時間、圧力(ガスの排気)、高周波電力や電圧、各種ガス流量、処理容器内温度(上部電極温度、処理容器の側壁温度、ウェハW温度、静電チャック温度等)、チラー107から出力される冷媒の温度などが設定されている。なお、これらのプログラムや処理条件を示すレシピは、ハードディスクや半導体メモリに記憶されてもよい。また、レシピは、CD-ROM、DVD等の可搬性のコンピュータにより読み取り可能な記憶媒体に収容された状態で所定位置にセットされ、読み出されるようにしてもよい。
 エッチング処理において、ゲートバルブGの開閉が制御され、ウェハWが処理容器10に搬入され、載置台20に載置される。直流電圧源112からチャック電極106aに直流電圧HVが印加されることにより、クーロン力によってウェハWが静電チャック106に吸着され、保持される。
 次いで、所望の処理ガス及び高周波電力が処理容器10内に供給され、プラズマが生成される。生成されたプラズマによりマスクMKがコーティングされ、ウェハWにプラズマエッチングが施される。エッチング後、直流電圧源112からチャック電極106aにウェハWの吸着時とは正負が逆の直流電圧HVを印加してウェハWの電荷を除電し、ウェハWを静電チャック106から剥がす。ゲートバルブGの開閉が制御され、ウェハWが処理容器10から搬出される。
 [エッチング方法]
 図2は、一実施形態にかかるエッチング方法を示すフローチャートである。図3、図4、及び図5は、図2に示す各工程において作成される生産物の断面等を示す。図2に示すように、一実施形態に係るエッチング方法では、まず、工程S10において、被処理体の一例であるウェハWの表面に中間層NLが形成される。
 図3のstepAに示すように、ウェハWは、基板Sb、スピンオンカーボン層SOC(Spin On Carbon)、及び被エッチング層ELを含んでいる。基板Sbは、例えば、シリコンから構成されている。スピンオンカーボン層SOCは、カーボンを含む材料を塗布し、スピンコート法により形成される。基板Sb上に順にスピンオンカーボン層SOC、被エッチング層ELが形成されている。被エッチング層ELは、シリコンを含有する層である。例えば、被エッチング層ELは、シリコン含有反射防止層(Si-ARC)、シリコン窒化(SiN)層、シリコン酸化(SiO)層、シリコン酸窒化膜(SiON)等のシリコン含有層であり得る。被エッチング層ELは、例えば、15~20nmの膜厚であってもよい。
 図2の工程S10では、図3のstepAに示すように、被エッチング層EL上に、有機膜OLが塗布される。有機膜OLは、例えば、ポリスチレンとポリメチルメタクリレートのブロック共重合体である。次いで、有機膜OLの塗布後にウェハWが熱処理される。この熱処理の温度の適正値は有機膜OLの種類に依存するが、通常200℃~300℃程度である。例えば、当該熱処理の温度は、例えば、250℃である。この熱処理により、図3のstepBに示すように、有機膜OLは全体的に縮み、有機膜OLから中間層NLと変質層RLとが形成される。なお、変質層RLは、有機膜OL中のカーボンが変質した層である。
 次いで、図3のstepCに示すように、変質層RLが、現像処理によって化学的に除去される。これにより、被エッチング層EL上に中間層NLのみが形成される。この中間層NLの表面は、疎水でも親水でもない中性の状態を有する。ブロック・コポリマー層中のポリマーは、ポリマー長が短いと強い親水性を有し、ポリマー長が長いと強い疎水性を有する。このようにポリマーには親水性の強い種類と疎水性の強い種類があるため、中性の表面を有する中間層NLを形成することにより、ポリマーを所望の形状に相分離させることが可能となる。
 図2に戻り、本実施形態にかかるエッチング方法では、次に、工程S12において、ブロック・コポリマーがウェハWの表面、即ち、中間層NLの表面に塗布される。ブロック・コポリマーは、例えば、スピンコート法といった種々の方法により塗布され得る。これにより、図4のstepDに示すように、中間層NLの表面上に、ブロック・コポリマー層BCLが形成される。
 ブロック・コポリマーは、自己組織化(Self-Assembled)ブロック・コポリマーであり、第1のポリマー及び第2のポリマーを含んでいる。一実施形態においては、ブロック・コポリマーは、ポリスチレン-ブロック-ポリメチルメタクリレート(PS-b-PMMA)である。PS-b-PMMAは、第1のポリマーとしてポリスチレン(PS)を含み、第2のポリマーとしてポリメチルメタクリレート(PMMA)を含む。
 ここで、ブロック・コポリマー及びその自己組織化について、PS-b-PMMAを例にとって、図5を参照しつつ説明する。PS及びPMMAは共に、一つの分子の直径が0.7nmの高分子である。互いに混和しないPS及びPMMAを含有したブロック・コポリマーを中間層NL上に塗布してブロック・コポリマー層BCLを形成した後、ウェハWを常温(25℃)から300℃以下の温度で熱処理(アニール)すると、ブロック・コポリマー層BCLにおいて相分離が生じる。一般的には、アニールは、200℃~250℃の温度範囲内で行われる。一方、300℃より高温で熱処理が行われると、ブロック・コポリマー層BCLの相分離は発生せず、PS及びPMMAがランダムに配置される。また、相分離後に温度を常温に戻してもブロック・コポリマー層BCLは相分離状態を保つ。
 各ポリマーのポリマー長が短いと相互作用(斥力)は弱くなり、かつ親水性が強くなる。一方、ポリマー長が長いと相互作用(斥力)は強くなり、かつ疎水性が強くなる。このようなポリマーの性質を利用して、例えば、図5の[a]及び図5の[b]に示したように、PS及びPMMAの相分離構造を作成することができる。図5の[a]は、ポリマーAとポリマーBが略同じポリマー長を有するときの相分離構造を示している。一例においては、ポリマーAは、PSであり、ポリマーBは、PMMAである。図5の[a]に示す場合には、各ポリマーの相互作用は同じであるから、ブロック・コポリマー層BCLを250℃程度で熱処理すると、ポリマーAとポリマーBは自己組織化してライン状に相分離する。即ち、ポリマーAがライン状の第1の領域を形成し、第1の領域間においてポリマーBがライン状の第2の領域を形成する。この相分離構造を利用して、例えば、ポリマーBを含む第2の領域を除去すると、ラインアンドスペース(L/S)の周期パターンを形成することができる。この周期パターンは、半導体素子といったデバイス製造用のパターンとして適用され得る。
 また、図5の[b]は、ポリマーAとポリマーBのポリマー長が大きく異なるとき、即ち、ポリマーAのポリマー長がポリマーBのポリマー長より長い場合の相分離構造の一例を示している。図5の[b]に示す場合には、ポリマーAの相互作用(斥力)が強く、ポリマーBの相互作用(斥力)が弱い。このようなブロック・コポリマー層BCLを250℃程度で熱処理すると、ポリマー間の相互作用の強弱に起因して、ポリマーAが外側、ポリマーBが内側に自己組織化する。即ち、ポリマーBが円柱状に自己組織化して第2の領域を形成し、当該円柱状の領域を囲むようにポリマーAが自己組織化して第1の領域を形成する。このような第1の領域及び第2の領域を含む相分離構造を利用して、例えば、第2の領域を除去すると、ホールの周期パターンを形成することができる。この周期パターンも半導体素子といったデバイス製造用のパターンとして適用され得る。
 再び、図2を参照する。次に、工程S14において、ブロック・コポリマー層BCLの相分離のための処理が行われる。例えば、ウェハWを200℃~300℃の温度で加熱することにより、ブロック・コポリマー層BCLに相分離を生じさせる。これにより、図4のstepEに示すように、ブロック・コポリマー層BCLにおいて、第1のポリマーを含む第1の領域R1及び第2のポリマーを含む第2の領域が形成される。上述したように、第1の領域R1及び第2の領域R2は、交互に設けられたライン・アンド・スペースのパターンであってもよい。或いは、第2の領域R2は円柱状の領域であり、第1の領域R1が円柱状の第2の領域R2を囲んでいてもよい。
 次に、工程S14を実行した後、工程S16を実行する前に、ウェハWは図1に示すプラズマ処理装置1内に搬送される。
 工程S16において、マスクMKが形成される。プラズマ処理装置1は、ブロック・コポリマー層BCLの第2の領域R2、及び、当該第2の領域R2の直下の中間層NLをエッチングする。
 工程S16をプラズマ処理装置1で実行する際、具体的には、ガス供給源15から処理ガスが処理容器10内に供給され、排気装置65により処理容器10内の圧力が設定値に減圧される。また、第1高周波電源32からプラズマ生成用の高周波電力HFが載置台20に供給される。なお、工程S16では、必要に応じて、第2高周波電源34からのバイアス電圧用の高周波電力LFが載置台20に供給されてもよい。工程S16において用いられる処理ガスは、第2のポリマーを含む第2の領域R2及びその直下の中間層NLをエッチングするための処理ガスであるので、O(酸素)ガスを含み得る。また、当該処理ガスは、Arガスといった希ガス、或いは、N(窒素)ガスといった不活性ガスを更に含んでもよい。
 工程S16では、酸素の活性種によって有機材料から構成されたブロック・コポリマー層BCLがその表面からエッチングされる。ここで、第1のポリマーから構成された第1の領域R1よりも第2のポリマーから構成された第2の領域R2のエッチングレートが高い。したがって、工程S16によって、第2の領域R2が選択的にエッチングされる。また、第2の領域R2が除去されることによって露出した中間層NLの一部がエッチングされる。かかる工程S16により、ウェハWは、図4のstepFに示した状態となる。即ち、第1の領域R1及びその直下の中間層NLを含むマスクMKが形成される。
 次いで、図2に示すように、工程S18において、マスクMK上に保護膜が形成されるとともに、被エッチング層ELがエッチングされる。このとき、工程S18では、プラズマ処理装置1内において、以下に示すプロセス条件下においてプラズマが生成され、当該プラズマにウェハWが晒される。
 <保護膜形成時のプロセス条件>
 圧力           30mT(3.9996Pa)
 ガス種          SF、C4、Hを含むガス
 パワー(高周波電力HF) 200W
 温度(載置台)      10℃
 工程S18をプラズマ処理装置1で実行する場合には、六フッ化硫黄(SF)ガス、オクタフルオロシクロブタン(C4)ガス及び水素(H)ガスを含む処理ガスがガス供給源15から処理容器10の内部に供給され、排気装置65により処理容器10内の圧力が設定値に減圧される。また、第1高周波電源32から高周波電力HFが載置台20に供給される。また、工程S18では、必要に応じて、第2高周波電源34から高周波電力LFが載置台20に供給されてもよい。
 図6に示す比較例では、処理ガスは、炭素C及びフッ素Fを含み、硫黄Sを含まない。よって、処理ガスから生成されたプラズマには、炭素の活性種(C)及びフッ素の活性種(F)は含まれるが硫黄の活性種(S)は含まれない。この場合、プラズマ耐性の低いポリスチレン(PS)のマスクMKに保護膜が形成されず、マスクMKはフッ素の活性種(F)によって削られ、マスクパターンによれが生じる。したがって、比較例では、被エッチング層ELのラフネスは改善され難い。
 他方、SFガス、C4ガス及びHガスを含む処理ガスから生成されたプラズマは、硫黄の活性種(S)、炭素の活性種(C)及びフッ素の活性種(F)を含む。プラズマ中の主に硫黄の活性種(S)及び炭素の活性種(C)がマスクMK上に積層される。つまり、保護膜PTは、生成したプラズマによるエッチング時に発生する炭素C及び硫黄Sを含む堆積物である。
 これにより、マスクMK上に硫黄Sと炭素Cとから主に構成される保護膜PTが形成される。マスクMKを構成するポリスチレン(PS)は、プラズマ耐性が低い。しかしながら、本実施形態にかかるエッチング方法によれば、保護膜PTによりプラズマ耐性の低いポリスチレン(PS)のマスクMKがコーティングされている。これにより、マスクMKのよれを防止することができる。
 また、プラズマはフッ素の活性種(F)を含むので、マスクMKの開口に露出した被エッチング層ELはエッチングされる。これにより、ウェハW上では、被エッチング層ELがマスクMKのパターンにエッチングされる。以上から、本実施形態に係るエッチング方法によれば、エッチングパターンのラフネスを改善することができる。また、マスクMKの被エッチング層ELに対する選択比(マスク選択比)を高めることができる。
 本実施形態で示したように、工程S18で用いられる処理ガスには、水素ガスが含まれることが好ましい。マスクMKを水素プラズマ等によりトリートメントした状態で硫黄Sと炭素Cとから主に構成される保護膜PTをマスクMK上に形成することでマスクMKを硬化させ、マスクMKの被エッチング層Elに対するマスク選択比を向上させることができる。
 なお、工程S18で用いられる処理ガスは、炭素Cと硫黄Sとフッ素Fとを含んでいればよい。例えば、工程S18で用いられる処理ガスは、C4ガスといったフルオロカーボンガスに加えて、又は、これに替えて、CHFガスといったフルオロハイドロカーボンガスを含んでいてもよい。
 また、工程S18で用いられる処理ガスのうち、Cガスの代替ガスとして、三フッ化メタン(CHF)ガス、ジフルオロメタン(CH)ガス、モノフルオロメタン(CHF)ガス、メタン(CH)ガス、四フッ化炭素(CF)ガスを用いることができる。
 また、工程S18で用いられる処理ガスは、Arガスといった不活性ガスを更に含んでいてもよい。
 本実施形態では、炭素Cと硫黄Sとフッ素Fとを含んだ処理ガスからプラズマを生成し、プラズマの作用により、マスクMKを保護膜PTによってコーティングしながら、被エッチング層ELのエッチングを行う。本実施形態では、炭素Cと硫黄Sとを含む保護膜PTをマスクMK上に形成することで、マスクMKのパターンのよれを防止できる。例えば、炭素Cと硫黄Sとフッ素Fとを含んだ処理ガスの化学的な作用(ウェット)だけでは、炭素Cと硫黄Sとを含む保護膜PTの形成は難しい。その理由は、炭素Cと硫黄Sとフッ素Fとを含んだ処理ガスの化学的な作用だけでは保護膜PTの厚さのコントロールが難しく、マスクMKのトップだけでなく下地の被エッチング層ELまで膜がつき、選択比を向上させることが困難になるためである。これに対して、本実施形態にかかるプラズマ処理装置1では、処理ガスから生成されるプラズマの物理的な作用を利用して、マスクMK上の上部を中心に保護膜PTを形成することができる。
 また、被エッチング層ELをフッ素ガス及び臭化水素(HBr)ガスを含む処理ガスでエッチングすることが考えられる。しかしながら、フッ素ガス及び臭化水素は腐食され易いガスであり、エッチング後に残留ガスとして処理容器10内に残ると、その残留ガスが処理容器10内のHOと反応して腐食したり、異物が発生したりする。そこで、エッチング後の時間管理が重要になる。つまり、エッチング後の残留ガスが反応する前に後工程を開始できるように時間管理する必要がある。よって、本実施形態に係るエッチング方法では、工程S18のエッチング工程及びその後工程の時間管理が必要なフッ素ガス及び臭化水素ガスを含む処理ガスを採用しないこととした。
 なお、工程18において被エッチング層ELとしてシリコン含有の反射防止層(Si-ARC)がエッチングされた後、図2では本実施形態にかかるエッチング処理は終了する。本実施形態にかかるエッチング処理後、スピンオンカーボン層SOCがエッチングされる。
 以上説明した本実施形態にかかるエッチング方法によれば、被エッチング層ELのエッチング時にマスクMK上に保護膜PTが形成される。これにより被エッチング層ELのエッチング時にマスクMKを保護することが可能である。即ち、マスクMK上の保護膜PTの形成により、工程S18のエッチング時にマスクMKによれが生じ難くなる。これにより、パターンよれをなくし、パターン線幅を維持したまま、被エッチング層ELをエッチングすることができる。このため、本実施形態にかかるエッチング方法によれば、被エッチング層EL等のエッチングパターンのラフネスを改善できる。
 また、この工程では、水素プラズマによってマスクMKのハードニング(硬化)が行われてもよい。マスクMKの硬化及び保護膜PTの形成により、被エッチング層ELに対するマスクMKの選択比を高めることができる。
 また、本実施形態にかかるエッチング方法では、自己組成可能なブロック・コポリマー層のマスクMKは、ArFやEUVのマスクと比較して組成が異なるため、ブロック・コポリマー層のマスクMKのためのプロセス条件の適正化が図られている。これにより、ブロック・コポリマー層のマスクMKを用いた微細加工を可能にしつつ、マスクMKの高さとパターンの線幅とを維持したまま、被エッチング層EL等のエッチングパターンのラフネスの低減を図ることができる。
 [効果の例]
 本実施形態にかかるエッチング方法により被エッチング層ELをエッチングした結果の一例について、図7を参照しながら説明する。図7は、本実施形態と比較例に係るエッチング方法を実行した結果の一例を示す。
 図7の左側に示す比較例に係るライン・アンド・スペースのパターンは、CFガス、CHFガス、Oガス、Nガス及びHeガスを含む処理ガスにより、エッチング工程が行われた結果の一例である。処理ガスに硫黄Sが含まれていないため、図6の比較例に示すように、硫黄Sと炭素Cとを含む保護膜PTが形成されない。この結果、比較例では、ライン・アンド・スペースのパターンによれが生じている。この場合のLWRは、2.3であり、LERは、2.4である。
 これに対して、図7の右側に示す本実施形態に係るライン・アンド・スペースのパターンは、SF、C4、Hを含む処理ガスにより、エッチング工程が行われた結果の一例である。処理ガスに硫黄Sが含まれているため、図6の右側の本実施形態に示すように、硫黄Sと炭素Cとを含む保護膜PTが形成される。この結果では、ライン・アンド・スペースのパターンのよれが生じていない。この場合のLWRは、1.9であり、LERは、1.7であり、被エッチング層ELのエッチングパターンのラフネスが顕著に改善されていることがわかる。
 以上から、被エッチング層ELのエッチング時に、SF、C4、Hを含む処理ガスを供給し、マスクMK上に保護膜PTを形成することで、工程S18のエッチング時にマスクMKによれをなくし、パターン線幅を維持したまま、被エッチング層ELをエッチングすることができる。このため、本実施形態にかかるエッチング方法によれば、被エッチング層EL等のエッチングパターンのラフネスを改善できる。また、マスクMKを保護膜PTでコーティングすることで、フッ素ガスのプラズマにより被エッチング層ELをエッチングする際のレジスト耐性を高めることができる。これにより、エッチング時にマスクMKが削れにくくなり、被エッチング層ELに対するマスクMKの選択比を高めることができる。特に、マスクMKの高さが比較的低い場合、本実施形態にかかるエッチング方法を用いることがより好ましい。
 以上、エッチング方法を上記実施形態により説明したが、本発明にかかるエッチング方法は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。
 例えば、本発明に係るエッチング方法は、容量結合型プラズマ(CCP:Capacitively Coupled Plasma)装置だけでなく、その他のプラズマ処理装置に適用可能である。その他のプラズマ処理装置としては、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)、ラジアルラインスロットアンテナを用いたプラズマ処理装置、ヘリコン波励起型プラズマ(HWP:Helicon Wave Plasma)装置、電子サイクロトロン共鳴プラズマ(ECR:Electron Cyclotron Resonance Plasma)装置等であってもよい。
 本明細書では、エッチング対象として半導体ウェハWについて説明したが、LCD(Liquid Crystal Display)、FPD(Flat Panel Display)等に用いられる各種基板や、フォトマスク、CD基板、プリント基板等であっても良い。
 本国際出願は、2015年11月26日に出願された日本国特許出願2015-230606号に基づく優先権を主張するものであり、その全内容を本国際出願に援用する。
 10 処理容器
 15 ガス供給源
 20 載置台(下部電極)
 25 ガスシャワーヘッド(上部電極)
 32 第1高周波電源
 34 第2高周波電源
 65 排気装置
 70 可変直流電源
 100 制御部
 106 静電チャック
 MK マスク
 NL 中間層
 EL 被エッチング層EL
 SOC スピンオンカーボン層
 BCL ブロック・コポリマー層
 PS ポリスチレン
 PMMA ポリメチルメタクリレート

Claims (5)

  1.  被処理体のシリコン含有層の上に中間層を介して積層された第1のポリマーと第2のポリマーとを含む自己組成可能なブロック・コポリマー層から前記第2のポリマーを含む第2の領域及び該第2の領域の直下の前記中間層をエッチングして形成したマスクのパターンに前記シリコン含有層をエッチングする方法であって、
     前記被処理体を収容したプラズマ処理装置の処理容器の内部に炭素C、硫黄S及びフッ素Fを含む処理ガスを供給してプラズマを生成し、
     生成した前記プラズマにより、前記マスクの上に保護膜を形成し、前記シリコン含有層をエッチングする、
     工程を含むエッチング方法。
  2.  前記処理ガスは、フルオロカーボンガス及びハイドロフルオロカーボンガスのうちの少なくとも一種を含む、
     請求項1に記載のエッチング方法。
  3.  前記第1のポリマーは、ポリスチレンであり、前記第2のポリマーはポリメチルメタクリレートである、
     請求項1に記載のエッチング方法。
  4.  前記保護膜は、生成した前記プラズマによるエッチングにより発生する炭素C及び硫黄Sを含む堆積物である、
     請求項1に記載のエッチング方法。
  5.  前記処理ガスは、水素ガスを含む、
     請求項1に記載のエッチング方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559492B2 (en) 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
TWI690996B (zh) * 2019-10-07 2020-04-11 聯華電子股份有限公司 圖案化的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013207089A (ja) * 2012-03-28 2013-10-07 Tokyo Electron Ltd 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP2014099604A (ja) * 2012-11-14 2014-05-29 Imec ブロック共重合体を使用したエッチング
JP2015050201A (ja) * 2013-08-29 2015-03-16 東京エレクトロン株式会社 エッチング方法
JP2015122497A (ja) * 2013-12-20 2015-07-02 シーゲイト テクノロジー エルエルシー 側壁保護のための装置および側壁保護のための方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4148105B2 (ja) * 2002-11-08 2008-09-10 日立金属株式会社 SiC基板の製造方法
US7347953B2 (en) 2006-02-02 2008-03-25 International Business Machines Corporation Methods for forming improved self-assembled patterns of block copolymers
US8114306B2 (en) 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
JP5642001B2 (ja) * 2011-03-25 2014-12-17 東京エレクトロン株式会社 プラズマエッチング方法
JP5894445B2 (ja) * 2012-01-23 2016-03-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP6029522B2 (ja) 2013-04-16 2016-11-24 東京エレクトロン株式会社 パターンを形成する方法
US9153457B2 (en) * 2013-06-14 2015-10-06 Tokyo Electron Limited Etch process for reducing directed self assembly pattern defectivity using direct current positioning
JPWO2015046510A1 (ja) * 2013-09-30 2017-03-09 株式会社クラレ ブロック共重合体、パターン形成用自己組織化組成物およびパターン形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013207089A (ja) * 2012-03-28 2013-10-07 Tokyo Electron Ltd 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP2014099604A (ja) * 2012-11-14 2014-05-29 Imec ブロック共重合体を使用したエッチング
JP2015050201A (ja) * 2013-08-29 2015-03-16 東京エレクトロン株式会社 エッチング方法
JP2015122497A (ja) * 2013-12-20 2015-07-02 シーゲイト テクノロジー エルエルシー 側壁保護のための装置および側壁保護のための方法

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