JP2017092057A - 半導体集積回路及び画像形成装置 - Google Patents

Abstract

【課題】部品点数や実装面積を増加させることなく簡単な構成で出力波形品質の調整を行うことができる半導体集積回路及び及び該半導体集積回路が搭載された画像形成装置を提供する。
【解決手段】シリコン（Si）を用いた半導体集積回路１００の出力部において、トランジスタ出力ゲート４１１ａと出力端子４０５との間にSi抵抗部１０１が構成されている。Si抵抗部１０１は、ダンピング抵抗として機能しても良く、プルアップ抵抗として機能しても良い。望ましくは、Si抵抗部１０１は複数のSi抵抗素子１０２で構成されており、条件に応じて、電気的に接続するSi抵抗素子１０２の切り換えを行う。
【選択図】図５

Description

この発明は、シリコン（Si）を用いた半導体集積回路、及び該半導体集積回路が搭載された画像形成装置に関する。

画像形成装置の制御基板にはASIC(Application Specific Integrated Circuit)と称される半導体集積回路が実装されている。画像形成装置の制御基板におけるASIC−デバイス間通信では、送信側デバイスからの出力波形品質が、受信側デバイスの仕様を満たす必要がある。つまり、出力波形の「オーバーシュート／アンダーシュート／ハイレベル／ローレベル／スルーレート／など」が受信側デバイスの仕様を満たす必要がある。

そこで、送信側デバイスの近傍に固定抵抗器を実装し、実装する固定抵抗器を抵抗値が異なるものに置き換えながら調整して、出力波形品質を調整している。この固定抵抗器の素材には「メタルグレーズ／炭素／酸化金属／など」が使用されている。

なお、特許文献１には正の温度係数をもつ抵抗材料による第１の抵抗部と、負の温度係数をもつ第２の抵抗部とをそれぞれ形成し、かつ第１と第２の抵抗部を直列または並列に接続した抵抗回路を構成することで、抵抗値の温度係数の絶対値を、第１と第２のそれぞれの温度係数の絶対値よりも小さくした半導体集積回路における抵抗回路装置が開示されている。

特許文献２には、入力端子に複数の終端抵抗を設けておき、信号送信側の半導体集積回路がECL型半導体かCMOS型半導体かで終端抵抗の接続を切り換える半導体集積回路が開示されている。

特許文献３には、出力インピーダンス調整を行う複数の出力MOSFETと、スルーレート調整を行う複数の出力MOSFETとを備え、出力データに対応して、オン状態となるMOSFETの数を選択し、出力インピーダンスとスルーレートの調整を行う半導体集積回路が開示されている。

特開平３−１０１１６０号公報 特開平８−１３９２７２号公報 特許第４４２８５０４号公報

しかしながら、この送信側デバイス近傍に固定抵抗器を実装すると、制御基板に実装する部品点数が増加するとともに実装面積が増えるという問題がある。

また、特許文献１及び２に記載の技術は送信側デバイスにおける出力波形品質の向上に関する技術ではなく、出力波形品質を調整することはできない。

また、特許文献３に記載の技術は、複数のMOSFETのオン抵抗により出力インピーダンス調整を行っているため、回路構成が複雑である。

この発明は、このような技術的背景に鑑みてなされたものであって、部品点数や実装面積を増加させることなく簡単な構成で出力波形品質の調整を行うことができる半導体集積回路及び及び該半導体集積回路が搭載された画像形成装置を提供することを課題とする。

上記課題は、以下の手段によって解決される。
（１）シリコン（Si）を用いた半導体集積回路の出力部において、トランジスタ出力ゲートと出力端子との間にSi抵抗部が形成されていることを特徴とする半導体集積回路。
（２）前記Si抵抗部は、ダンピング抵抗またはプルアップ抵抗として機能している前項１に記載の半導体集積回路。
（３）前記Si抵抗部は複数のSi抵抗素子で構成されており、前記複数のSi抵抗素子の電気的接続を切り換える切換手段を備え、該切換手段は、条件に応じて、電気的に接続するSi抵抗素子の切り換えを行う前項２に記載の半導体集積回路。
（４）半導体集積回路のチップ温度を検知する温度検知手段を備え、前記温度検知手段により検知されたチップ温度に応じて、前記切換手段は電気的に接続するSi抵抗素子の切り換えを行う前項３に記載の半導体集積回路。
（５）前記温度検知手段は、チップ内に構成したNPN型バイポーラトランジスタのベース・エミッタ間電圧またはチップ内に構成したMOSFETのオン抵抗の何れかを測定することにより温度を検知する前項４に記載の半導体集積回路。
（６）温度検知のための測定に用いられる前記NPN型バイポーラトランジスタまたはMOSFETは、前記切換手段を兼ねている前項５に記載の半導体集積回路。
（７）チップ温度に対するSi抵抗素子の電気的接続パターン情報を記憶する記憶手段を備え、前記切換手段は前記記憶手段に記憶された電気的接続パターン情報を基に、Si抵抗素子の切り換えを行う前項３〜６のいずれかに記載の半導体集積回路。
（８）前記温度検知手段により検知されたチップ温度の上昇に伴い、前記切換手段は、Si抵抗素子の直列接続数を増やすか、またはSi抵抗素子の並列接続数を減らすか、またはこの両方を行うように、Si抵抗素子の切り換えを行う前項４〜７のいずれかに記載の半導体集積回路。
（９）前記複数のSi抵抗素子には、抵抗値に段階的な差が設けられている前項３〜８のいずれかに記載の半導体集積回路。
（１０）前項１〜９のいずれかに記載の半導体集積回路が搭載された画像形成装置。
（１１）前記Si抵抗部は、複数のSi抵抗素子で構成されており、前記複数のSi抵抗素子の電気的接続を切り換える切換手段と、動作モードを管理する動作モード管理手段と、
半導体集積回路のチップ温度を検知する温度検知手段と、前記温度検知手段により検知された各動作モードにおけるチップ温度を記憶する温度記憶手段と、動作モードを変更してからの経過時間を測定するタイマーと、前記半導体集積回路が休止する省電力モードから稼働する通常モードへ変更する時に、省電力モードの経過時間が閾値以上であった場合には、前記温度記憶手段に記憶されるチップ温度を取得して初期条件として設定する設定手段と、を備え、前記切換手段は、前記初期条件を基に電気的に接続するSi抵抗素子の切り換えを行う前項１０に記載の画像形成装置。
（１２）前記設定手段により、前記温度記憶手段に記憶されたチップ温度が初期条件として設定された後、前記温度検知手段がチップ温度の検知を所定時間内に実行したときに、温度記憶手段のチップ温度と検知されたチップ温度とを比較し、所定値以上に温度差が発生している場合には、前記温度記憶手段のチップ温度を検知したチップ温度で上書きする上書き手段を備えている前項１１に記載の画像形成装置。
（１３）前記切換手段は、前記Si抵抗素子の切り換えを、半導体集積回路の出力部と他との通信が行われない動作モードのときに実行する前項１１または１２に記載の画像形成装置。
（１４）画像処理オプションの設定を管理する設定管理手段を備え、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、温度検知手段によるチップ温度の検知頻度が高く設定されている前項１１〜１３のいずれかに記載の画像形成装置。

前項（１）に記載の発明によれば、シリコン（Si）を用いた半導体集積回路の出力部において、トランジスタ出力ゲートと出力端子との間にSi抵抗部が形成されているから、送信側デバイスである半導体集積回路の近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制することができ、安価に制御基板を構成することができる。しかも、複数のMOSFETによることなく、簡易な構成で出力波形品質の向上を図ることができる。

前項（２）に記載の発明によれば、Si抵抗部をダンピング抵抗またはプルアップ抵抗として機能させることができ、特にダンピング抵抗として機能させる場合はねダンピング抵抗を配置する位置を、従来よりもトランジスタ出力ゲートに対して近い位置とすることができる。

前項（３）に記載の発明によれば、Si抵抗部は、複数のSi抵抗素子で構成されており、切換手段により、条件に応じて、電気的に接続するSi抵抗素子が切り換えられるから、動作状況に応じた適正な抵抗値を実現することができる。

前項（４）に記載の発明によれば、温度検知手段により検知された半導体集積回路のチップ温度に応じて、電気的に接続するSi抵抗素子の切り換えが行われるから、半導体集積回路のチップ温度に応じて、Si抵抗部の抵抗値を適正な値に設定することができる。

前項（５）に記載の発明によれば、チップ内に構成したNPN型バイポーラトランジスタのベース・エミッタ間電圧（VBE）またはチップ内に構成したMOSFETのオン抵抗の何れかを測定することにより、半導体集積回路のチップ温度が検知される。

前項（６）に記載の発明によれば、温度検知のための測定に用いられるNPN型バイポーラトランジスタまたはMOSFETは、切換手段を兼ねているから、半導体集積回路の回路規模を大きくすることなくチップ温度を検知することができる。

前項（７）に記載の発明によれば、チップ温度に対して正確にSi抵抗素子を切り換えることができる。

前項（８）に記載の発明によれば、温度上昇に伴い抵抗値が減少していくSi抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。

前項（９）に記載の発明によれば、複数のSi抵抗素子には、抵抗値に段階的な差が設けられているから、これらを組み合わせることで、Si抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。

前項（１０）に記載の発明によれば、送信側デバイス近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制でき、簡易な構成で出力波形品質の向上を図ることができる半導体集積回路が搭載された画像形成装置となる。

前項（１１）に記載の発明によれば、半導体集積回路が休止する省電力モードから稼働する通常モードへ変更する時に、省電力モードの経過時間が閾値以上であった場合には、温度記憶手段に記憶されるチップ温度が初期条件として設定され、初期条件を基に電気的に接続するSi抵抗素子の切り換えが行われるから、省電力モードからの復帰時にチップ温度の検知を省くことができ、復帰後の１枚目の印刷に要する時間（ファーストコピーアウト時間）が長くなるのを防止できる。

前項（１２）に記載の発明によれば、温度記憶手段に記憶されたチップ温度が初期条件として設定された後、チップ温度の検知が所定時間内に実行され、温度記憶手段のチップ温度と検知したチップ温度とを比較し、所定値以上に温度差が発生している場合には、温度記憶手段のチップ温度を検知したチップ温度で上書き保存するから、季節や画像形成装置の設置場所が変化した場合等においても、ユーザーの使用環境に応じたチップ温度に修正してSi抵抗素子の切り換えを行うことができる。

前項（１３）に記載の発明によれば、半導体集積回路における電気的に接続するSi抵抗素子の切り換えは、切り換え対象である出力部において、他と通信しない動作モード時に実行するから、Si抵抗素子の切り換えに伴うノイズによって通信不良が発生する等の通信状態への悪影響を生じることなく、Si抵抗素子の切り換えを行うことができる。

前項（１４）に記載の発明によれば、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、チップ温度を検知する頻度を高くするから、半導体集積回路での処理が多くなってチップ温度の上昇が急峻になる場合でも、遅れることなく抵抗値の調整を行うことができる。

従来の画像形成装置における制御システム例の図である。 本発明の一実施形態に係る画像形成装置の構成を示すブロック図である。 本発明の一実施形態に係る半導体集積回路の構成例である。 （ａ）は従来の半導体集積回路の出力部の例を示す図、（ｂ）は外部に実装した抵抗器（ダンピング抵抗）の配線パターン上の位置に関する説明図、(ｃ)は(ｂ)に対応する回路図である。 （ａ）は本発明の実施形態に係る半導体集積回路の出力部の例を示す図、（ｂ）は外部に実装した抵抗器（ダンピング抵抗）の配線パターン上の位置に関する説明図、(ｃ)は(ｂ)に対応する回路図である。 Si抵抗部をプルアップ抵抗として用いる場合の半導体集積回路の出力部の例を示す図である。 （ａ）〜（ｃ）はそれぞれSi抵抗部の構成例を示す図である。 半導体集積回路の出力部の他の例を示す図である。 （ａ）（ｂ）はそれぞれ温度検知部の一例を示す図である。 （ａ）（ｂ）はそれぞれ切換部を兼ねて温度検知部を構成した例を示す図である。 （ａ）（ｂ）はそれぞれ温度検知部で検知されるチップ温度に応じて抵抗部の複数のSi抵抗素子１０２の電気的接続を切り換える場合の切換パターン情報の一例を示す表である。 Si抵抗素子の抵抗値の設定例を示す表である。 図２に示した画像形成装置１におけるSi抵抗素子の切り換え動作のフローチャートである。 図１３のステップＳ０７及びステップＳ１２のSi抵抗素子の電気的接続の切り換え処理を示すフローチャートである。 画像処理オプション数に応じたチップ温度検知頻度を決定する表である。

以下、この発明の実施形態を図面に基づいて説明するが、まず従来の構成について説明する。

図１は、従来の画像形成装置における制御システム例である。図１(ａ)は、制御メイン基板５０上に、全体制御部（CPU）５１と、半導体集積回路（ASIC）５２と、他の半導体デバイス（IC）５３とが実装されている。また、半導体集積回路５２の出力部には、ダンピング抵抗として機能する抵抗器５４も実装されている。一方、ユーザーが必要に応じてオプション基板６０を追加した場合には、コネクタ６１、６２とハーネス６３を介して別の半導体デバイス６４も接続される。図１(ｂ)は、CPU５１とASIC５２を一つの半導体チップ７０で実現し、SoC（System on a Chip）化した場合の例である。

図２は、本発明の一実施形態に係る画像形成装置１の構成を示すブロック図である。図２の実施形態には、本発明による半導体集積回路（ASIC）１００と、画像形成装置１の外部との通信および内部での通信を処理する全体制御部（CPU）１１０と、原稿用紙から画像データを取得するスキャナ部１２０と、画像形成装置１をネットワークであるLAN（Local Area Network）に接続するためのLAN接続部１３０と、USB機器を接続するためのUSB接続部１４０と、ユーザー設定や操作画面等を表示すると共にユーザーによる指示を受け付ける操作部（タッチパネル）１５０と、画像データを基にトナー像を形成して印刷用紙へ印刷するプリンタ部１６０と、印刷用紙をプリンタ部１６０へ供給する給紙部１７０と、印刷後処理を行うフィニッシャー部１８０と、ユーザーが必要に応じて追加する画像処理オプション１９１〜１９３と、を備えている。

半導体集積回路１００には、素材にシリコン（Si）を用いたSi抵抗部１０１と、Si抵抗部を構成する複数のSi抵抗素子１０２の電気的接続を切り換える切換部１０３と、半導体集積回路１００のチップ温度（ダイの温度）を検知する温度検知部１０４と、チップ温度に対するSi抵抗素子１０２の電気的接続パターンを記憶する接続記憶部（RAM）１０５と、が備えられている。

一方、全体制御部１１０には、動作モードを管理する動作モード管理部１１１と、各動作モードにおけるチップ温度を記憶する温度記憶部（RAM）１１２と、動作モードを変更してからの経過時間を測定するタイマー１１３と、画像処理オプションの設定を管理する設定管理部１１４と、が備えられている。また、半導体集積回路１００と全体制御部１１０には、通信可能なデバイス（他のIC）２１１〜２１３がそれぞれ接続してある。

図３は、本発明の一実施形態に係る半導体集積回路１００の構成例である。図３では、半導体チップ３０１をインターポーザ３０２上のダイパッド３０３へ固定すると共に、外部パターン３０４とボンディングワイヤー３０５で接続している。外部パターン３０４からは、インターポーザ３０２を中継して半田ポール３０６の端子まで配線されている。半導体チップ３０１はモールド材（レジン：樹脂）３０７で覆われている。

図４は、従来の半導体集積回路４００の出力部の例（インバータ時）である。図４(ａ)の入力に論理「１」が入力される（ゲート電位が電源電圧になる）と、P型MOSFET４０１はOFFし、N型MOSFET４０２はONするため、出力端子からはLow信号が出力される。一方、入力に論理「０」が入力される（ゲート電位がGNDになる）と、P型MOSFET４０１はONし、N型MOSFET４０２はOFFするため、出力端子からはHigh信号が出力される。尚、出力端子側から外乱ノイズが流入した場合に半導体集積回路４００を保護するため、端子近傍には保護回路４０３が設けられている。

図４(ｂ)は、外部に実装した抵抗器（ダンピング抵抗）の配線パターン上の位置に関する説明図、図４(ｃ)は図４(ｂ)に対応する回路図である。半導体集積回路４００のチップに構成したトランジスタ４１１の出力ゲート４１１ａからダンピング抵抗４１０までの間には、ボンディングワイヤー４０４、出力端子４０５、基板上の配線パターン４０６が存在している。符号２２０は外部のデバイス（IC）である。

近年、画像形成装置１に搭載する半導体集積回路１００のパッケージでもBGA（Ball Grid Array）を採用することが多くなり、外部の近傍に実装したダンピング抵抗までの配線パターンが、これまでのQFP（Quad Flat Package）の時よりも長くなる傾向にある。

図５は、本発明の一実施形態に係る半導体集積回路１００の出力部の例（ダンピング抵抗時）である。図４と比べて図５(ａ)では、トランジスタ４１１の出力ゲート４１１ａと出力端子４０５との間にSi抵抗部１０１が形成されており、出力部のダンピング抵抗として機能している。図５(ｂ)は、Si抵抗部１０１の配線パターン上の位置に関する説明図、図５(ｃ)は図５(ｂ)に対応する回路図である。Si抵抗部１０１は半導体集積回路１００のチップ３０１上に形成されているため、トランジスタ４１１の出力ゲート４１１ａからSi抵抗部１０１までの間は、図４(ｂ)、図４(ｃ)と比べて、極めて短くなっている。

ダンピング抵抗は、送信側デバイス（この実施形態では半導体集積回路１００）の出力インピーダンスと、配線パターンの特性インピーダンスと、の不整合により発生する反射ノイズの抑制に使用されるため、送信側デバイス直近への挿入が効果的であることが知られている。そのため、トランジスタ４１１の出力ゲート４１１ａからSi抵抗部１０１までの配線が短いことが、反射ノイズの抑制にも効果的に機能している。

図６は、Si抵抗部１０１をプルアップ抵抗として用いる場合の半導体集積回路１００の出力部の例を示す図である。図５（ａ）と比べて図６では、トランジスタ４１１の出力ゲート４１１ａと出力端子４０５との間に、電源と接続したSi抵抗部１０１が形成されており、出力部のプルアップ抵抗として機能している。尚、トランジスタ４１１はオープンドレイン出力として動作するため、N型MOSFETのみで構成してある。

このように、この実施形態では、シリコン（Si）を用いた半導体集積回路１００の出力部において、トランジスタ出力ゲート４１１ａと出力端子４０５との間にSi抵抗部１０１が形成されているから、送信側デバイスである半導体集積回路１００の近傍に固定抵抗器を実装する必要がなくなり、制御基板に実装する部品点数や実装面積の増加を抑制することができ、安価に制御基板を構成することができる。

図７はSi抵抗部１０１の構成例であり、抵抗値がR1〜R3の複数のSi抵抗素子１０２の接続を、複数の切替部１０３で切り替えるようになっている。なお、以下の説明では複数の切替部１０３を切替部SW0〜SW3のようにも表記し、Si抵抗素子１０２を抵抗素子R1〜R3のようにも表記する。また、この例では切換部SW1〜SW3には、MOSFETまたはバイポーラトランジスタを（通電方向は入力から出力で）使用し、切換部SW0にはバイポーラトランジスタまたはダイオードを（通電方向は出力から入力で）使用する。

図７(ａ) では、切換部SW0〜SW3と、Si抵抗素子R1〜R3が備わっており、切換部SW1とSi抵抗素子R1が直列接続され、切換部SW2とSi抵抗素子R2が直列接続され、切換部SW3とSi抵抗素子R3が直列接続され、これらの３個の直列接続回路と切換部SW0のみからなる回路が並列に接続されて、入力と出力の間に介在されている。これにより、切換部SW1〜SW3の３つの中からON状態となる切換部を１つだけ選択することで、Si抵抗素子R1〜R3のうち機能するSi抵抗素子の選択を行っている。なお、切換部SW0がON状態となった場合は、入力と出力が短絡される。

図７(ｂ)では、切換部SW0〜SW2と、Si抵抗素子R1〜R3が備わっており、切換部SW1とSi抵抗素子R1が直列接続され、切換部SW2とSi抵抗素子R2が直列接続され、これらの２個の直列接続回路と、切換部SW0のみからなる回路及びSi抵抗素子R3のみからなる回路が並列に接続されて、入力と出力の間に介在されている。この例では、全ての切換部SW0〜SW2がOFF状態の場合には、Si抵抗素子R3のみが機能し、切換部SW1のみをON状態とした場合には、Si抵抗素子は「 1/R = 1/R1 + 1/R3 」にて求められる合成抵抗Rで機能する。

図７(ｃ)では、切換部SW0〜SW2と、Si抵抗素子R1〜R3が備わっており、３つのSi抵抗素子R1〜R3の直列回路が入力と出力の間に介在され、この直列回路と並列にSW0のみからなる回路が接続されている。また、Si抵抗素子R1と切換部SW1が並列に接続され、Si抵抗素子R2と切換部SW2が並列に接続されている。この例では、全ての切換部SW0〜SW2がOFF状態の場合には、Si抵抗素子は「 R = R1 + R2 + R3 」にて求められる合成抵抗Rで機能する。切換部SW1のみがON状態の場合には、Si抵抗素子は「 R = R2 + R3 」にて求められる合成抵抗Rで機能し、切換部SW2のみがON状態の場合には、Si抵抗素子は「 R = R1 + R3 」にて求められる合成抵抗Rで機能し、切換部SW1及びSW2がON状態の場合には、Si抵抗素子の抵抗値はR3となる。

図８は、半導体集積回路１００の出力部の他の例（ダンピング抵抗時）を示す図である。半導体集積回路１００に備えた温度検知部１０４によってチップ３０１の温度（チップ温度）を検知し、その結果に応じてSi抵抗部１０１におけるSi抵抗素子１０２の電気的接続を切り換えるようになっている。具体的な切り換え動作については後述する。

このように、温度検知部１０４により検知された半導体集積回路１００のチップ温度に応じて、電気的に接続する複数のSi抵抗素子１０２の切り換えが行われるから、半導体集積回路１００のチップ温度に応じて、Si抵抗部１０１の抵抗値を適正な値に設定することができる。

図９は温度検知部１０４の一例を示す図である。図９(ａ)では、チップ内に構成したNPN型バイポーラトランジスタ４２１に対して、電流源４２２からベース電流(IB)とコレクタ電流（IC）を流し、この時のベース・エミッタ間電圧（VBE）を測定する。NPN型バイポーラトランジスタ４２１のベース・エミッタ間電圧（VBE）の温度特性は、およそ−２．０[ｍＶ／℃] である。図９(ｂ)では、チップ内に構成したMOSFET４２３に対して、ゲート電圧を印加してオン状態とし、この時のドレイン電流（ID）とドレイン・ソース間電圧（VDS）を測定する。これにより、オン抵抗（RON）は「RON = VDS / ID 」で求めており、オン抵抗（RON）は温度に依存する。

図１０は、切換部１０３を兼ねて温度検知部１０４を構成した例を示す図である。図１０(ａ)では、切換部SW1を温度検知部１０４を構成する図９（ａ）のNPN型バイポーラトランジスタ４２１で兼用したものである。図１０(ｂ)では、切換部SW2を温度検知部１０４を構成する図９（ｂ）のMOSFET４２３で兼用したものである。このように、切換部１０３を兼用して温度検知部１０４を構成することにより、半導体集積回路１００の回路規模を大きくすることなくチップ温度を検知することができる。

図１１(ａ)は、温度検知部１０４で検知されるチップ温度に応じて抵抗部１０１の複数のSi抵抗素子１０２の電気的接続を切り換える場合の切換パターン情報の一例であり、抵抗部１０１の構成が図７(ａ)の場合の切換パターン情報である。

出力条件がLow信号の時は、チップ温度にかかわらず切換部SW0のみをON状態とする。このときの抵抗値は０である。出力条件がHigh出力の時は、切換部SW1〜SW3をチップ温度に応じてそれぞれON状態としている。具体的には、チップ温度が２０℃の場合は切換部SW1のみをON状態とする。抵抗値はR1である。チップ温度が４０℃の場合は切換部SW2のみをON状態とする。抵抗値はR2である。チップ温度が６０℃の場合は切換部SW3のみをON状態とする。抵抗値はR3である。

図１１(ｂ)は、温度検知部１０４で検知されるチップ温度に応じて抵抗部１０１の複数のSi抵抗素子１０２の電気的接続を切り換える場合の切換パターン情報の他の例であり、抵抗部１０１の構成が図７(ｃ)の場合の切換パターン情報である。

出力条件がLow信号の時はチップ温度にかかわらず切換部SW0のみをON状態とする。このときの抵抗値は０である。出力条件がHigh出力の時は、切換部SW1〜SW2をチップ温度に応じてそれぞれON状態としている。この時、チップ温度の上昇に伴い、Si抵抗素子の直列接続数を増やしている。具体的には、チップ温度が２０℃の場合は切換部SW1及びSW2をON状態とする。抵抗値はR3である。チップ温度が４０℃の場合は切換部SW1のみをON状態とする。抵抗値はR2＋R3である。チップ温度が６０℃の場合は切換部SW0〜SW2の全てをOFF状態とする。抵抗値はR1＋R2＋R3である。

図１２は、Si抵抗素子R1〜R3の抵抗値の設定例であり、抵抗部１０１の構成が図７(ａ)の場合の例を示している。Si抵抗素子は、少なくとも半導体集積回路１００の使用温度範囲（例えば２０℃〜６０℃）においては、負の抵抗温度係数（温度上昇に伴い抵抗率が低下する温度係数）を示す素材であるため、各Si抵抗素子R1、R2、R3は温度上昇に伴い抵抗値が低下している。具体的には、Si抵抗素子R1の抵抗値は、チップ温度が２０℃、４０℃、６０℃のときそれぞれ５０Ω、５０ｍΩ、０．０５ｍΩであり、Si抵抗素子R2の抵抗値は、チップ温度が２０℃、４０℃、６０℃のときそれぞれ５０ｋΩ、５０Ω、０．５Ωであり、Si抵抗素子R3の抵抗値は、チップ温度が２０℃、４０℃、６０℃のときそれぞれ５０００ｋΩ、５ｋΩ、５０Ωとなっている。

また、チップ温度が２０℃から４０℃への変化では、抵抗値が「１／１０００倍」となるのに対して、４０℃から６０℃への変化では、抵抗値が「１／１００倍」となっている。抵抗部１０１を５０Ωのダンピング抵抗として機能させる場合には、各Si抵抗素子R1、R2、R3を図１２に示した抵抗値で構成することで、チップ温度に応じて電気的接続を切り換えた場合でも、５０Ωのダンピング抵抗として機能し反射ノイズを抑制できる。

このように、複数のSi抵抗素子R1〜R3には、抵抗値に段階的な差が設けられているから、これらを組み合わせることで、Si抵抗素子の温度依存性に対応した抵抗値の調整を行うことができる。

図１３は、図２に示した画像形成装置１におけるSi抵抗素子１０２の切り換え動作のフローチャートである。通常モードにある画像形成装置１において、ステップＳ０１で、半導体集積回路１００が休止する省電力モードへ移行するかを確認する。移行しない場合は（ステップＳ０１でＮＯ）、処理を終了するが、移行する場合には（ステップＳ０１でＹＥＳ）、ステップＳ０２でタイマーで経過時間の測定を開始し、省電力モードへ移行する。省電力モードへ移行した後は、ステップＳ０３で通常モードへ復帰するかを確認する。復帰しない場合は（ステップＳ０３でＮＯ）、ステップＳ０３に留まる。

省電力モードから通常モードへ復帰する時には（ステップＳ０３でＹＥＳ）、ステップＳ０４で、省電力モードでの経過時間が予め設定された閾値以上であるか否かを確認する。ステップＳ０５では、省電力モードでの経過時間が閾値以上かどうかを判定し、閾値未満の場合には（ステップＳ０５でＮＯ）、ステップＳ１１で、半導体集積回路１００でチップ温度を検知したのち、ステップＳ１２では、検知したチップ温度に応じて、後述するSi抵抗素子１０２の電気的接続の切り換え処理を行って処理を終了する。

一方、省電力モードでの経過時間が閾値以上の場合には（ステップＳ０５でＹＥＳ）、ステップＳ０６で、温度記憶部１１２に記憶されているチップ温度を取得し、半導体集積回路１００へ初期条件として設定したのち、ステップＳ０７で、設定されたチップ温度に応じて、後述するSi抵抗素子１０２の電気的接続の切り換え処理を行う。

このように、省電力モードの経過時間が閾値以上であった場合には、温度記憶部１１２に記憶されるチップ温度が初期条件として設定され、初期条件を基に電気的に接続するSi抵抗素子１１２の切り換えが行われるから、省電力モードからの復帰時にチップ温度の検知を省くことができ、復帰後の１枚目の印刷に要する時間（ファーストコピーアウト時間）が長くなるのを防止できる。

その後、ステップＳ０８で、半導体集積回路１００でチップ温度の検知を所定時間内に実行し、ステップＳ０９で、温度記憶部１１２のチップ温度と検知したチップ温度とを比較し、検知したチップ温度との温度差が所定値以上かどうかを判断する。

所定値以上の温度差が発生している場合には（ステップＳ０９でＹＥＳ）、ステップＳ１０で、温度記憶部１１２のチップ温度を検知したチップ温度で上書きし保存して処理を終了する。所定値以上に温度差がない場合には（ステップＳ０９でＮＯ）、そのまま処理を終了する。

この実施形態では、温度記憶部１１２に記憶されたチップ温度が初期条件として設定された後、チップ温度の検知が所定時間内に実行され、温度記憶部１１２のチップ温度と検知したチップ温度とを比較し、所定値以上に温度差が発生している場合には、温度記憶部１１２のチップ温度を検知したチップ温度で上書き保存するから、季節や画像形成装置１の設置場所が変化した場合等においても、ユーザーの使用環境に応じたチップ温度に修正してSi抵抗素子１１２の切り換えを行うことができる。

図１４は、図１３のステップＳ０７及びステップＳ１２のSi抵抗素子１０２の電気的接続の切り換え処理を示すフローチャートである。

最初に、ステップＳ２１で動作モード管理部１１１から画像形成装置１の動作モードを取得し、ステップＳ２２で、半導体集積回路１００が他と通信しない動作モードであるかを確認する。他と通信しない動作モードの場合には（ステップＳ２２でＹＥＳ）、ステップＳ２３でSi抵抗素子１０２の切り換えを実行し、リターンする。他と通信している動作モードの場合には（ステップＳ２２でＮＯ）、ステップＳ２４でタイマーで経過時間を測定し、ステップＳ２５で所定時間以上経過したかどうかを判断する。経過していなければ（ステップＳ２５でＮＯ）、ステップＳ２２に戻る。所定時間以上経過した場合には（ステップＳ２５でＹＥＳ）、通信不良の発生を防止するために、ステップＳ２６で動作モードを一時的に強制変更したのち、ステップＳ２７でSi抵抗素子の切り換えを実行する。次いで、ステップＳ２８で、動作モードを強制変更する前の状態に戻し、リターンする。

このように、Si抵抗素子１０２の切り換えは、切り換え対象である出力部において、他と通信しない動作モード時に実行するから、Si抵抗素子１０２の切り換えに伴うノイズによって通信不良が発生する等の通信状態への悪影響を生じることなく、Si抵抗素子１０２の切り換えを行うことができる。

図１５は、画像処理オプション数に応じたチップ温度検知頻度を決定する表である。図２の構成例に対し、画像処理オプションとして追加の給紙部１７０、フィニッシャー部１８０、オプション(１)〜(３)があり、各装置に対してユーザーによる有効化の設定が「ある／ない」で示されている。有効化の設定「あり」の画像処理オプション数の増加に伴い、チップ温度を検知する頻度も高く設定されている。

このように、ユーザー設定によって有効となる画像処理オプション数の増加に伴い、チップ温度を検知する頻度を高くするから、半導体集積回路１００での処理が多くなってチップ温度の上昇が急峻になる場合でも、遅れることなくSi抵抗部１０１の抵抗値の調整を行うことができる。

１ ＭＦＰ（画像処理装置）
１００ 半導体集積回路
１０１ Si抵抗部
１０２ Si抵抗素子
１０３ 切換部
１０４ 温度検知部
１０５ 接続記憶部
１１０ 全体制御部（ＣＰＵ）
１１２ 温度記憶部
１１３ タイマー
１１４ 設定管理部
１７０ 給紙部
１８０ フィニッシャー部
１９１〜１９３ 画像処理オプション
２１１ デバイス

Claims (14)

1. シリコン（Si）を用いた半導体集積回路の出力部において、トランジスタ出力ゲートと出力端子との間にSi抵抗部が形成されていることを特徴とする半導体集積回路。
2. 前記Si抵抗部は、ダンピング抵抗またはプルアップ抵抗として機能している請求項１に記載の半導体集積回路。
3. 前記Si抵抗部は複数のSi抵抗素子で構成されており、
   前記複数のSi抵抗素子の電気的接続を切り換える切換手段を備え、該切換手段は、条件に応じて、電気的に接続するSi抵抗素子の切り換えを行う請求項２に記載の半導体集積回路。
4. 半導体集積回路のチップ温度を検知する温度検知手段を備え、
   前記温度検知手段により検知されたチップ温度に応じて、前記切換手段は電気的に接続するSi抵抗素子の切り換えを行う請求項３に記載の半導体集積回路。
5. 前記温度検知手段は、チップ内に構成したNPN型バイポーラトランジスタのベース・エミッタ間電圧またはチップ内に構成したMOSFETのオン抵抗の何れかを測定することにより温度を検知する請求項４に記載の半導体集積回路。
6. 温度検知のための測定に用いられる前記NPN型バイポーラトランジスタまたはMOSFETは、前記切換手段を兼ねている請求項５に記載の半導体集積回路。
7. チップ温度に対するSi抵抗素子の電気的接続パターン情報を記憶する記憶手段を備え、前記切換手段は前記記憶手段に記憶された電気的接続パターン情報を基に、Si抵抗素子の切り換えを行う請求項３〜６のいずれかに記載の半導体集積回路。
8. 前記温度検知手段により検知されたチップ温度の上昇に伴い、前記切換手段は、Si抵抗素子の直列接続数を増やすか、またはSi抵抗素子の並列接続数を減らすか、またはこの両方を行うように、Si抵抗素子の切り換えを行う請求項４〜７のいずれかに記載の半導体集積回路。
9. 前記複数のSi抵抗素子には、抵抗値に段階的な差が設けられている請求項３〜８のいずれかに記載の半導体集積回路。
10. 請求項１〜９のいずれかに記載の半導体集積回路が搭載された画像形成装置。
11. 前記Si抵抗部は、複数のSi抵抗素子で構成されており、
    前記複数のSi抵抗素子の電気的接続を切り換える切換手段と、
    動作モードを管理する動作モード管理手段と、
    半導体集積回路のチップ温度を検知する温度検知手段と、
    前記温度検知手段により検知された各動作モードにおけるチップ温度を記憶する温度記憶手段と、
    動作モードを変更してからの経過時間を測定するタイマーと、
    前記半導体集積回路が休止する省電力モードから稼働する通常モードへ変更する時に、省電力モードの経過時間が閾値以上であった場合には、前記温度記憶手段に記憶されるチップ温度を取得して初期条件として設定する設定手段と、
    を備え、
    前記切換手段は、前記初期条件を基に電気的に接続するSi抵抗素子の切り換えを行う請求項１０に記載の画像形成装置。
12. 前記設定手段により、前記温度記憶手段に記憶されたチップ温度が初期条件として設定された後、前記温度検知手段がチップ温度の検知を所定時間内に実行したときに、温度記憶手段のチップ温度と検知されたチップ温度とを比較し、所定値以上に温度差が発生している場合には、前記温度記憶手段のチップ温度を検知したチップ温度で上書きする上書き手段を備えている請求項１１に記載の画像形成装置。
13. 前記切換手段は、前記Si抵抗素子の切り換えを、半導体集積回路の出力部と他との通信が行われない動作モードのときに実行する請求項１１または１２に記載の画像形成装置。
14. 画像処理オプションの設定を管理する設定管理手段を備え、
    ユーザー設定によって有効となる画像処理オプション数の増加に伴い、温度検知手段によるチップ温度の検知頻度が高く設定されている請求項１１〜１３のいずれかに記載の画像形成装置。

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