JP2017085399A - 出力回路、出力ユニット、プログラマブルコントローラ - Google Patents
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Abstract
Description
上記の出力回路において、前記電源回路は、前記外部電圧を降圧する第1降圧回路と、前記電源回路は、前記外部電圧と電圧しきい値とを比較し、比較結果に基づいて前記外部電圧が供給されるスイッチをオンオフし、前記電圧しきい値より低い前記外部電圧を出力する電圧検知回路と、前記第1降圧回路の出力電圧または前記電圧検知回路の出力電圧を内部電圧とし、前記内部電圧を降圧して前記動作電圧を生成する第2降圧回路と、を有することが好ましい。
上記課題を解決するプログラマブルコントローラは、上記の出力ユニットと、前記出力ユニットを制御する制御ユニットとを有する。
[プログラマブルコントローラの概要]
図1に示すように、プログラマブルコントローラ10は、CPUユニット(制御ユニット)11と、複数(図では3個)のI/Oユニット(周辺ユニット)12と、エンドユニット(終端ユニット)13とを備えている。これらのユニットは、CPUユニット11から順に図において右側に向かって、複数のI/Oユニット12、エンドユニット13の順番で直列状に連結されている。CPUユニット11とI/Oユニット12は側面にスタッキング接続用コネクタを有している。そして、CPUユニット11、I/Oユニット12、エンドユニット13は、それぞれ隣接するユニットのスタッキング接続用コネクタを挿入可能に形成されている。スタッキング接続用コネクタにより、CPUユニット11とI/Oユニット12は電気的に接続される。
図2に示すように、I/Oユニット12は、制御回路21、入力回路22、出力回路23、表示部24、アイソレータ25,26を有している。
出力部320は、2つの出力トランジスタT0p,T0nと、2つのダイオードD0p,D0nを有している。出力トランジスタT0pはたとえばPチャネルMOSトランジスタであり、出力トランジスタT0nはたとえばNチャネルMOSトランジスタである。つまり、本実施形態の出力部320は、互いに導電型の異なる一対の出力トランジスタを含むコンプリメンタリ回路(相補型回路)である。
電源回路33は、高電位配線に供給される外部電圧(駆動電圧VEX)に基づいて、内部電圧VIH,VILを生成する。内部電圧VIHはたとえば5ボルト(V)であり、内部電圧VILはたとえば3.3ボルト(V)である。駆動制御部31は、内部電圧VIH,VILに基づいて動作する。なお、図示しないが、制御回路21の駆動電圧は、I/Oユニット12に含まれる電源回路などにより供給される。
(第一実施形態)
図4は、出力端子Y0に接続された出力部320に対する出力回路の一部を示している。
バッファ回路41,42の入力端子には制御信号S0p,S0nが供給される。出力回路23は、図3に示す出力信号S0と動作モードに基づいて、制御信号S0p,S0nを生成する。バッファ回路41,42の高電位電源端子は、内部電圧VILが供給される配線(以下、電源配線VILと呼ぶ)に接続され、低電位電源端子はグランドGNDに接続されている。
たとえば、バッファ回路41は、グランドGNDレベルの信号SS0pを出力し、トランジスタT11はその信号SS0pに基づいてオフする。出力トランジスタT0pのゲート端子は、抵抗R11を介して高電位配線VEXに接続されている。したがって、トランジスタT11がオフすると、出力トランジスタT0pのゲート電圧は外部電圧VEXとなり、出力トランジスタT0pはオフする。
たとえば、バッファ回路42は、グランドGNDレベルの信号SS0nを出力する。出力トランジスタT0nのしきい値電圧はたとえば4.5ボルト(V)である。出力トランジスタT0nは、グランドGNDレベルの信号SS0n(駆動信号K0n)に基づいてオフする。
上記したように、出力回路23には、動作モードとして、オープン出力モード、プッシュプル出力モードが設定される。
オープン出力モードにおいて、駆動制御部31は、端子情報に応じて、2つの出力トランジスタのうち、一方の出力トランジスタをオフし、他方の出力トランジスタをオンオフ制御する。端子情報として、「ソース」または「シンク」が設定される。
駆動制御部31は、駆動信号K0pを出力する。出力トランジスタT0pがオンすると、出力トランジスタT0pを介して出力端子Y0に接続された負荷100にソース電流I0pを供給し、負荷100を駆動する。
プッシュプル出力モードにおいて、駆動制御部31は、端子情報に応じて、2つの出力トランジスタを相補的にオンオフ制御する。端子情報として、論理情報(「正論理モード」または「負論理モード」)が設定される。論理情報は、出力信号の論理値に対する出力端子の論理値を示す。駆動制御部31は、論理情報に基づいて、出力信号に対する出力端子の論理値を論理情報に対応するように出力トランジスタを制御する。詳しくは、駆動制御部31は、「正論理モード」の端子情報に基づいて、出力端子の論理値を出力信号の論理値と等しくするように、出力トランジスタを制御する。また、駆動制御部31は、「負論理モード」の端子情報に基づいて、出力端子の倫理値を出力信号の論理値に対して反転するように、出力トランジスタを制御する。
図7(a)に示すように、高電位側外部端子YHと低電位側外部端子YLの間には外部電源EVが接続される。出力端子Y0と外部電源EVのマイナス側端子の間に駆動対象の負荷100が接続される。
図8(a)に示すように、高電位側外部端子YHと低電位側外部端子YLの間には外部電源EVが接続される。出力端子Y0と外部電源EVのプラス側端子の間に駆動対象の負荷100が接続される。
出力端子Y8と出力端子Y12の間に外部機器の入力素子101が接続されている。入力素子101は、たとえばフォトカプラであり、発光素子101a(たとえばフォトダイオード)と受光素子(フォトトランジスタ)(図示略)を含む。図10において、出力端子Y8と出力端子Y12の間に入力素子101の発光ダイオードが接続されている。
(1−1)出力回路23は駆動制御部31と出力部320を有している。出力部320は、出力端子Y0と高電位側外部端子YHとの間に接続された出力トランジスタT0pと、出力端子Y0と低電位側外部端子YLとの間に接続された出力トランジスタT0nとを有している。駆動制御部31は、動作モードと出力信号S0とに基づいて、出力トランジスタT0pと出力トランジスタT0nとをオンオフ制御する。このように、動作モードの設定に応じて出力トランジスタT0pと出力トランジスタT0nとを制御することで、出力端子Y0に接続される種々の外部装置を駆動することができる。
・上記実施形態に対し、駆動制御部31に対する割付情報を適宜変更してもよい。
図11に示すように、出力信号S0〜S3に対して出力端子Y4〜Y7を割り付け、入力信号S4〜S7に対して出力端子Y0〜Y3を割り付けるようにしてもよい。つまり、この例では、出力端子Y0〜Y3と出力端子Y4〜Y7を入れ替える(スワップ)して割り付けている。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明を省略する。
駆動制御部31aにおいて、バッファ回路41の出力端子はトランジスタT12の制御端子(ゲート端子)に接続されている。トランジスタT12はたとえばNチャネルMOSトランジスタである。トランジスタT12のドレイン端子は出力トランジスタT0pのゲート端子に接続され、トランジスタT12のソース端子はダイオードD10のアノードに接続されている。ダイオードD10のカソードは電圧検知回路34に接続されている。トランジスタT12のソース端子とゲート端子の間に抵抗R16が接続されている。
抵抗R21の一端は高電位配線VEXに接続され、抵抗R21の他端は抵抗R22を介してグランドGNDに接続されている。抵抗R22には並列にコンデンサC21が接続されている。抵抗R21と抵抗R22の間の接続点はトランジスタT21のベース端子に接続されている。トランジスタT21のコレクタ端子はトランジスタT22のベース端子に接続され、トランジスタT21のエミッタ端子はグランドGNDに接続されている。また、トランジスタT22のベース端子は抵抗R23を介して高電位配線VEXに接続されている。トランジスタT22のコレクタ端子はダイオードD10のカソードに接続され、トランジスタT22のエミッタ端子はグランドGNDに接続されている。
外部電圧VEXは、出力端子Y0に接続される外部機器に応じて高電位側外部端子YHと低電位側外部端子YLに接続される外部電源により供給される。外部電圧VEXは、たとえば5ボルト(V),12V,24Vである。
抵抗R21,R22の抵抗値は、外部電圧VEXに応じてトランジスタT21をオンオフするように設定されている。たとえば、抵抗R21,R22の抵抗値は、低い外部電圧VEX(5V)のとき、トランジスタT21のベース電圧がトランジスタT21のしきい値電圧より低くなるように設定される。ベース電圧がしきい値電圧より低いとき、トランジスタT21はオフする。トランジスタT21のコレクタ端子はトランジスタT22のベース端子に接続され、トランジスタT22のベース端子は抵抗R23により外部電圧VEXにプルアップされている。したがって、トランジスタT21がオフすると、トランジスタT22はオンする。このトランジスタT22のオンにより、ダイオードD10のカソード、つまりトランジスタT12のソース端子はグランドGNDに接続される。
電源回路33aは、第1降圧回路51、第2降圧回路52、電圧検知回路53を有している。第1降圧回路51は、たとえばスイッチング・レギュレータであり、外部電圧VEXに基づいて内部電圧VIHを生成する。第2降圧回路52はたとえば低損失型のリニア・レギュレータ(LDO:Low DropOut)であり、内部電圧VIHに基づいて内部電圧VILを生成する。
抵抗R31,R32の抵抗値は、外部電圧VEXに応じてトランジスタT31をオンオフするように設定されている。たとえば、抵抗R31,R32の抵抗値は、低い外部電圧VEX(5V)のとき、トランジスタT31のベース電圧がトランジスタT31のしきい値電圧より低くなるように設定される。ベース電圧がしきい値電圧より低いとき、トランジスタT31はオフする。トランジスタT31のコレクタ端子はトランジスタT32のベース端子に接続され、トランジスタT32のベース端子は抵抗R33により外部電圧VEXにプルアップされている。したがって、トランジスタT31がオフすると、トランジスタT32はオンする。このトランジスタT32のオンにより、トランジスタT33のベース電圧が低くなり、トランジスタT33がオンする。このオンしたトランジスタT33により外部電圧VEXが内部電圧VIHとして生成される。
(2−1)駆動制御部31aは、出力トランジスタT0pのゲート端子に抵抗R12を介して接続されたトランジスタT11と、出力トランジスタのゲート端子に直接接続されたトランジスタT12を有している。電圧検知回路34は、外部電圧VEXに応じて、トランジスタT12のソース端子をグランドGNDに対して接離する。高い外部電圧VEXが供給されるとき、トランジスタT11のオンオフによって出力トランジスタT0pのゲート電圧が制御され、出力トランジスタT0pがオンオフする。低い外部電圧VEXが供給されるとき、トランジスタT11では出力トランジスタT0pをオンさせることができない場合がある。この点、トランジスタT12は出力トランジスタT0pのゲート端子に直接的に接続されているため、出力トランジスタT0pのゲート電圧をグランドGNDレベルまで引き下げる。これにより、低い外部電圧VEXに応じて出力トランジスタT0pをオンオフ制御することができる。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明を省略する。
駆動制御部31bは、第一実施形態の部材に加え、トランジスタT13、抵抗R17,R18、コンデンサC11を有している。トランジスタT13は、たとえばPチャネルMOSトランジスタである。
図14(b)に示すように、トランジスタT11のゲート電圧V11は、図14(a)に示すバッファ回路41の出力信号に基づいてHレベルであり、トランジスタT11はオンしている。このとき、トランジスタT13のゲート端子は抵抗R17により外部電圧VEXにプルアップされているため、ゲート電圧V13は外部電圧VEXレベルとなり、トランジスタT13はオフしている。図14(a)に示す出力トランジスタT0pのゲート電圧は、オンしたトランジスタT11によりしきい値電圧より低くなり、出力トランジスタT0pはオンしている。
なお、図14(b)において、トランジスタT13のゲート電圧V13は、図14(a)に示すバッファ回路41の出力信号SS0pがLレベルからHレベル(内部電圧VILレベル)へと変化するとき、その信号に基づいて一定期間、外部電圧VEXより高くなる。しかし、このゲート電圧V13の変化は、出力トランジスタT0pの動作に影響しないため、図14(b)では省略している。
(3−1)駆動制御部31bは、出力トランジスタT0pのゲート端子と高電位側外部端子YHの間に接続されたトランジスタT13を有している。トランジスタT13のゲート端子にはコンデンサC11の一端が接続され、コンデンサC11の他端には、バッファ回路41から出力される信号SS0pが供給される。バッファ回路41からHレベルの信号SS0pが出力されるとき、出力トランジスタT0pのゲート端子に抵抗R12を介して接続されたトランジスタT11がオンし、出力トランジスタT0pをオンする。そして、バッファ回路41からLレベルの信号SS0pが出力されると、トランジスタT11はオフする。このとき、トランジスタT12のゲート電圧はコンデンサC11により一時的に引き下げられ、トランジスタT12がオンする。トランジスタT12は出力トランジスタT0pのソース端子とゲート端子との間を短絡する。これにより出力トランジスタT0pのゲート電圧が速やかに外部電圧VEXレベルとなり、出力トランジスタT0pがオフする。このように、出力トランジスタT0pを速やかにオフする、つまり制御の高速化を図ることができる。
・上記各実施形態において、制御回路21は、16ビットの出力信号Sout(S0〜S15)を出力する。これを、時分割、たとえば16ビットの出力信号を8ビット毎に2回に分けて、クロック信号に同期して出力するようにしてもよい。この場合、出力回路23は、クロック信号に同期して2サイクルにて入力した出力信号に基づいて、出力端子Y0〜Y15の出力部320〜32Fを駆動する。このように、時分割にて出力信号を制御回路21から駆動制御部31(31a,31b)に供給することで、アイソレータの数を少なくし、出力回路が占める面積を低減することができる。
・上記各実施形態では、出力回路23と入力回路22を含むI/Oユニット12(図2参照)としたが、入力回路を含まない出力ユニットとしてもよい。
Claims (10)
- 出力端子に接続される負荷装置を駆動する出力回路であって、
入力信号と動作モードとに基づいて第1制御信号と第2制御信号とを生成する駆動制御部と、
高電位側外部端子と出力端子との間に接続され、前記第1制御信号に基づいてオンオフする第1出力トランジスタと、低電位側外部端子と前記出力端子との間に接続され、前記第2制御信号に基づいてオンオフする第2出力トランジスタと、を含む出力部と、
を含み、
前記高電位側外部端子と前記低電位側外部端子の間には、前記負荷装置を動作させるための外部電源が接続され、
前記駆動制御部は、前記動作モードとしてオープン出力モードまたはプッシュプル出力モードが設定され、前記オープン出力モードに基づいて前記第1出力トランジスタと前記第2出力トランジスタのいずれか一方を常時オフし、いずれか他方を前記入力信号に応じてオンオフ制御し、前記プッシュプル出力モードに基づいて、前記入力信号に応じて前記第1出力トランジスタと前記第2出力トランジスタを相補的にオンオフ制御すること、
を特徴とする出力回路。 - 前記駆動制御部には、正論理モードまたは負論理モードが設定され、
前記駆動制御部は、前記入力信号に基づいて、前記出力端子の論理値を設定された前記正論理モードまたは前記負論理モードに応じた論理値とするように前記第1出力トランジスタと前記第2出力トランジスタをオンオフ制御すること、
を特徴とする請求項1に記載の出力回路。 - 複数の出力端子にそれぞれ接続された複数の出力部を有し、
前記駆動制御部には、前記出力端子に対する前記入力信号の割り付けを示す割付情報が設定され、
前記駆動制御部は、前記割付情報に基づいて、前記入力信号に対応する前記出力端子に接続された前記第1出力トランジスタと前記第2出力トランジスタを前記動作モードに応じて制御すること、
を特徴とする請求項1または2に記載の出力回路。 - 前記外部電源により供給される外部電圧を降圧して前記駆動制御部の動作電圧を生成する電源回路を有し、
前記駆動制御部は、前記入力信号に基づいて前記動作電圧のレベルの内部信号を生成し、前記内部信号をレベルシフトして前記外部電圧に応じたレベルの前記第1制御信号を生成すること、
を特徴とする請求項1〜3のいずれか一項に記載の出力回路。 - 前記電源回路は、
前記外部電圧を降圧する第1降圧回路と、
前記電源回路は、前記外部電圧と電圧しきい値とを比較し、比較結果に基づいて前記外部電圧が供給されるスイッチをオンオフし、前記電圧しきい値より低い前記外部電圧を出力する電圧検知回路と、
前記第1降圧回路の出力電圧または前記電圧検知回路の出力電圧を内部電圧とし、前記内部電圧を降圧して前記動作電圧を生成する第2降圧回路と、
を有することを特徴とする請求項4に記載の出力回路。 - 前記駆動制御部は、
前記第2出力トランジスタの制御端子に一端が接続され、他端に前記内部電圧が供給される第3抵抗と、
前記第2出力トランジスタの制御端子に第4抵抗を介して出力端子が接続され、前記動作電圧に基づいて動作し、前記入力信号に応じた信号を出力するCMOS論理回路と、
を有することを特徴とする請求項4または5に記載の出力回路。 - 前記駆動制御部は、
前記第1出力トランジスタの制御端子と前記高電位側外部端子との間に接続された第1抵抗と、
第1端子が第2抵抗を介して前記第1出力トランジスタの制御端子に接続され、第2端子が前記低電位側外部端子に接続され、制御端子に内部信号が供給される第1トランジスタと、
第1端子が前記第1出力トランジスタの制御端子に接続され、制御端子に前記内部信号が供給される第2トランジスタと、
電圧しきい値が設定され、前記電圧しきい値に基づいて前記外部電圧を検知し、前記外部電圧に応じて前記第2トランジスタの第2端子を前記低電位側外部端子に対して接離する電圧検知回路と、
を有することを特徴とする請求項1〜6のいずれか一項に記載の出力回路。 - 前記駆動制御部は、
前記第1出力トランジスタの制御端子と前記高電位側外部端子との間に接続された第1抵抗と、
第1端子が第2抵抗を介して前記第1出力トランジスタの制御端子に接続され、第2端子が前記低電位側外部端子に接続され、制御端子に内部信号が供給される第1トランジスタと、
前記高電位側外部端子と前記第1出力トランジスタの制御端子との間に接続された第2トランジスタと、
前記高電位側外部端子と前記第2トランジスタの制御端子との間に接続された第3抵抗と、
前記第2トランジスタの制御端子と前記第1トランジスタの制御端子との間に接続された第4抵抗と、
前記第2トランジスタの制御端子と前記第1トランジスタの制御端子との間に接続されたコンデンサと、
を有することを特徴とする請求項1〜6のいずれか一項に記載の出力回路。 - 負荷装置を駆動する出力ユニットであって、
前記負荷装置を駆動するための外部電源が接続される高電位側外部端子及び低電位側外部端子と、
前記負荷装置が接続される出力端子と、
前記出力端子に接続された請求項1〜8のいずれか一項に記載の出力回路と、
を有すること、
を特徴とする出力ユニット。 - 請求項9に記載の出力ユニットと、
前記出力ユニットを制御する制御ユニットと、
を有するプログラマブルコントローラ。
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