JP2017036501A - アルファアミノ酸とビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法 - Google Patents

アルファアミノ酸とビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法 Download PDF

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Abstract

【課題】実質的に均一なピラーを形成できる銅めっき浴の提供。
【解決手段】α−アミノ酸と下式で表わされるビスエポキシドとの反応生成物を電気銅めっき浴に添加した、アルファアミノ酸とビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法。ビスエポキシドは下式が望ましい。

(R1及びR2は、水素又はC1−4アルキル;A=O((CR3R4)mO)n又は(CH2)y;R3及びR4は各々独立にH、メチル又はヒドロキシル;m=1−6の整数;n=1−20の整数y=0−6の整数;y=0であるとき、Aは、化学結合である)
【選択図】なし

Description

本発明は、α−アミノ酸とビスエポキシドとの反応生成物を含む電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法を対象とする。より具体的には、本発明は、フォトレジスト画定フィーチャが実質的に均一な表面形態を有する、α−アミノ酸とビスエポキシドとの反応生成物を含む電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法を対象とする。
フォトレジスト画定フィーチャは、集積回路チップ及びプリント回路板用の銅ピラー及び再配線層の配線、例えば、ボンドパッド及び線幅/線間フィーチャ等を含む。フィーチャは、パッケージング技術においてしばしばダイと称される半導体ウエハチップ、またはエポキシ/ガラスプリント回路板等の基板にフォトレジストが塗布されるリソグラフィーのプロセスによって形成される。概して、フォトレジストが基板の表面に塗布され、パターンを有するマスクがフォトレジストに適用される。マスクを有する基板が、紫外線等の放射線に露光される。典型的には、放射線に露光されたフォトレジストの部分は、現像により取り除かれるかまたは除去され、基板の表面が露出される。マスクの特定のパターンに依存して、回路線または開口部の輪郭が形成され得、露出されなかったフォトレジストが基板上に残り、回路線パターンまたは開口部の壁を形成する。基板の表面は、金属シード層または他の導電性材料または基板の表面を導電性にすることができる金属合金材料を含む。パターン化されたフォトレジストを有する基板は、次いで、金属電気めっき浴、典型的には電気銅めっき浴に浸漬され、金属が回路線パターンまたは開口部に電気めっきされ、ピラー、ボンドパッド、または回路線、すなわち、線幅/線間フィーチャ等のフィーチャが形成される。電気めっきが完了すると、剥離液によってフォトレジストの残りが基板から剥離され、フォトレジスト画定フィーチャを有する基板がさらに処理される。
銅ピラー等のピラーは、典型的には、ピラーがめっきされる半導体チップと基板との間の接着及び電気伝導を可能にするように頂上がはんだで覆われる。そのような構成は、高度なパッケージング技術に見られる。頂上がはんだで覆われた銅ピラーのアーキテクチャは、はんだバンピング単独と比較して改善された入出力(I/O)密度に起因して、高度なパッケージング用途において急成長している分野である。リフロー不可能な銅ピラー及びリフロー可能なはんだキャップの構造を有する銅ピラーバンプは、以下の利点を有する:(1)銅が低い電気抵抗及び高い電流密度性能を有する、(2)銅の熱伝導率がはんだバンプの熱伝導率の3倍以上を提供する、(3)信頼性の問題を引き起こし得る従来のBGA CTE(熱膨張のボールグリッドアレイ係数)ミスマッチの問題を改善することができる、及び(4)リフロー中に銅ピラーが崩壊しないため、絶縁体の高さを妥協することなく非常に細かいピッチを可能にする。
全ての銅ピラーバンプ製造プロセスの中で、電気めっきは、圧倒的に最も商業的に実現可能なプロセスである。コスト及びプロセス条件が考慮される実際の工業生産において、電気めっきは、大量生産性を提供し、銅ピラーの形成後に銅ピラーの表面形態を変化させるための研磨または腐食プロセスが存在しない。したがって、電気めっきによって平滑な表面形態を得ることが特に重要である。銅ピラーを電気めっきするための理想的な電気銅めっきの化学及び方法は、優れた均一性の析出物、平坦なピラー形状、及びはんだによるリフロー後にボイドフリーの金属間界面をもたらし、全体を通して高いウエハを可能にするように高い析出速度でめっきすることが可能である。しかしながら、1つの属性における改善は、通常、別の属性の犠牲を伴うため、そのようなめっきの化学及び方法の開発は産業にとっての挑戦である。銅ピラーに基づく構造は、スマートフォン及びPC等の消費者製品において使用するために種々の製造業者によって既に用いられている。ウエハレベル工程(WLP)が進化し続け、銅ピラー技術の使用を導入するのであれば、信頼性のある銅ピラー構造を生成することができる高度な能力を有する銅めっき浴及び方法の需要が増加するであろう。
再配線層の配線の金属電気めっきも、形態に関する同様の問題に直面している。ボンドパッド及び線幅/線間フィーチャの形態における欠陥も、高度なパッケージング物品の性能を損なわせる。したがって、フィーチャが実質的に均一な表面形態を有する銅/フォトレジスト画定フィーチャを提供する電気銅めっきの方法及び化学の必要性が存在する。
a)フォトレジストの層を備える基板を提供することであって、フォトレジストの層は複数の開口部を含む、提供することと、b)1つ以上のα−アミノ酸と1つ以上のビスエポキシドとの1つ以上の反応生成物、電解質、1つ以上の促進剤、及び1つ以上の抑制剤を含む電気銅めっき浴を提供することと、c)複数の開口部を有するフォトレジストの層を備える基板を電気銅めっき浴に浸漬することと、d)複数の銅/フォトレジスト画定フィーチャを複数の開口部に電気めっきすることと、を含み、複数のフォトレジスト画定フィーチャは、−5%〜−1%の平均%TIRを含む、方法。
電気銅めっき浴は、1つ以上のα−アミノ酸と1つ以上のビスエポキシドとの反応生成物、電解質、1つ以上の銅イオンの源、1つ以上の促進剤、及び1つ以上の抑制剤を、−5%〜−1%の平均%TIRを有する銅/フォトレジスト画定フィーチャを電気めっきするのに十分な量で含む。
−5%〜−1%の平均%TIR及び12%〜15%の%WIDを有する、基板上のフォトレジスト画定フィーチャのアレイ。
電気銅めっきの方法及び浴は、実質的に均一な形態を有し、また実質的にノジュールが存在しない、銅/フォトレジスト画定フィーチャを提供する。銅ピラー及びボンドパッドは、実質的に平坦なプロファイルを有する。電気銅めっき浴及び方法は、所望の形態を達成するための平均%TIRを可能にする。
L−アルギニンとグリセロールジグリシジルエーテルとの反応生成物を含有する電気銅めっき浴から電気めっきされた銅ピラーの300倍のSEMである。 2−メチルキノリン−4−アミン、アミノエチルピリジン、及びグリセロールジグリシジルエーテルの反応生成物である従来のレベラー化合物を含有する電気銅めっき浴から電気めっきされた銅ピラーの300倍のSEMである。
本明細書を通して使用される場合、文脈上明確に別途示されない限り、以下の略語は以下の意味を有するものとする:A=アンペア;A/dm=アンペア/平方デシメートル=ASD;℃=セ氏温度;UV=紫外線放射;g=グラム;ppm=100万分率=mg/L;L=リットル、μm=ミクロン=マイクロメートル;mm=ミリメートル;cm=センチメートル;DI=脱イオン化;mL=ミリリットル;mol=モル;mmol=ミリモル;Mw=重量平均分子量;Mn=数平均分子量;SEM=走査型電子顕微鏡;FIB=集束イオンビーム;WID=ダイ内;TIR=全振れ量=軸偏心量=読みの最大差=FIM;RDL=再配線層;及びAvg.=平均。
本明細書を通して使用される場合、「めっき」という用語は金属電気めっきを指す。「析出」及び「めっき」は、本明細書を通して同義に使用される。「促進剤」は、電気めっき浴のめっき速度を増大させる有機添加剤を指す。「抑制剤」は、電気めっき中に金属のめっき速度を抑制する有機添加剤を指す。「アレイ」という用語は、順序付けられた構成を意味する。「部分」という用語は、官能基全体または官能基の一部のいずれかを基礎構造として含み得る分子またはポリマーの一部を意味する。「部分」及び「基」という用語は、本明細書を通して同義に使用される。「開口部」という用語は、開放、穴、または間隙を意味する。「形態」という用語は、物品の形、形状、及び構造を意味する。「全振れ量」または「軸偏心量」という用語は、最大測定値と最小測定値との差であり、すなわち、他の円筒状のフィーチャまたは同様の状態との平坦度、真円度(円形度)、円筒度、同心度からの偏差の量を示す、ある部分の平面状、円筒状、または曲線状の表面上の指示器の読み取り値である。「形状測定法」という用語は、物体の測定及びプロファイリングにおける技術の使用、または三次元物体の表面測定を行うためのレーザーもしくはコンピュータ生成白色光画像の使用を意味する。「ピッチ」という用語は、基板上でフィーチャが互いから位置する頻度を意味する。「正規化する」という用語は、%TIRとしての割合等のサイズ変数に対する値に到達するために縮尺変更することを意味する。「平均」という用語は、パラメータの中心となるまたは典型的な値を表す数を意味する。「パラメータ」という用語は、システムを定義するかまたは動作の条件を設定するセットのうちの1つを形成する、数因子または他の測定可能な因子を意味する。冠詞「a」及び「an」は、単数形及び複数形を指す。
全ての数の範囲は、そのような数の範囲が合計で100%となることを余儀なくされることが明らかである場合を除いて、包括的であり、また任意の順序で組み合わせ可能である。
本発明の銅/フォトレジスト画定フィーチャを電気めっきするための方法及び浴は、フィーチャが、実質的に平滑で、ノジュールが存在せず、ピラー、ボンドパッド、及び線幅/線間フィーチャに関して、実質的に平坦なプロファイルを有する形態を有するように、フォトレジスト画定フィーチャのアレイが平均%TIRを有することを可能にする。本発明のフォトレジスト画定フィーチャは、基板上に残ったフォトレジストで電気めっきされ、基板の平面を超えて延在する。これは、典型的には、基板の平面を超えて延在するが、基板内に嵌め込まれたフィーチャを画定するためにフォトレジストを使用しない、デュアルダマシン及びプリント回路板のめっきとは対照的である。フォトレジスト画定フィーチャとダマシン及びプリント回路板のフィーチャとの重要な違いは、ダマシン及びプリント回路板に関して、側壁を含むめっき表面が全て導電性であるということである。デュアルダマシン及びプリント回路板のめっき浴は、ボトムアップフィリングまたはコンフォーマルフィリングを提供する浴配合を有し、フィーチャの底部が、フィーチャの上部よりも迅速にめっきされる。フォトレジスト画定フィーチャにおいて、側壁は非導電性フォトレジストであり、めっきは導電性のシード層を有するフィーチャの底部でのみ生じ、どこで析出しようともコンフォーマルなまたは同じめっき速度で進行する。
本発明は、実質的に、環状形態を有する銅ピラーを電気めっきする方法に関して記載されるが、本発明は、ボンドパッド及び線幅/線間フィーチャ等の他のフォトレジスト画定フィーチャにも適用される。概して、フィーチャの形状は、円形または円筒状に加えて、例えば、楕円形、八角形、及び長方形であり得る。本発明の方法は、好ましくは銅の円筒状ピラーを電気めっきするためのものである。
電気銅めっき法は、−5%〜−1%、好ましくは−4%〜−2%、さらにより好ましくは−3%の平均%TIRを有する、銅ピラー等の銅/フォトレジスト画定フィーチャのアレイを提供する。
概して、基板上のフォトレジスト画定フィーチャのアレイの平均%TIRは、単一基板上のフィーチャのアレイから個々のフィーチャの%TIRを決定し、それらを平均化することを含む。典型的には、平均%TIRは、基板上の低密度またはより大きなピッチの領域の個々のフィーチャの%TIR、及び高密度またはより小さなピッチの領域の個々のフィーチャの%TIRを決定し、その値を平均化することによって決定される。様々な個々のフィーチャの%TIRを測定することによって、平均%TIRは、基板全体の代表値となる。
%TIRは、以下の方程式によって決定され得、
%TIR=[高さcenter−高さedge]/高さmax×100、
式中、高さcenterは、その中心軸に沿って測定されるピラーの高さであり、高さedgeは、エッジ上の最も高い点でそのエッジに沿って測定されるピラーの高さである。高さmaxは、ピラーの底部からその上部の最も高い点までの高さである。高さmaxは、正規化因子である。
個々のフィーチャのTIRは、以下の方程式によって決定され得、
TIR=高さcenter−高さedge
式中、高さcenter及び高さedgeは、上で定義した通りである。
さらに、電気銅めっきの方法及び浴は、12%〜15%、好ましくは13%〜15%、さらにより好ましくは15%の%WIDを有する銅/フォトレジスト画定フィーチャのアレイを提供し得る。%WIDまたはダイ内%は、以下の方程式によって決定され得、
%WID=1/2×[(高さmax−高さmin)/高さavg]×100
式中、高さmaxは、ピラーの最も高い部分で測定される、基板上に電気めっきされたピラーのアレイの最も高いピラーの高さである。高さminは、ピラーの最も高い部分で測定される、基板上に電気めっきされたピラーのアレイの最も短いピラーの高さである。高さavgは、基板上に電気めっきされた全てのピラーの平均高さである。
最も好ましくは、本発明の方法は、平均%TIRが−5%〜−1%の範囲であり、%WIDが12%〜15%の範囲であり、好ましい範囲は上で開示した通りであるように、平均%TIRと%WIDとの間に均衡が存在する基板上のフォトレジスト画定フィーチャのアレイを提供する。
TIR、%TIR、及び%WIDを決定するためのピラーのパラメータは、白色光LEICA DCM 3Dまたは同様の装置を用いる等、光学的形状測定法を使用して測定され得る。ピラー高さ及びピッチ等のパラメータは、そのようなデバイスを使用して測定され得る。
概して、電気銅めっき浴から電気めっきされた銅ピラーは、3:1〜1:1、または2:1〜1:1等のアスペクト比を有し得る。RDL型構造は、1:20(高さ:幅)の大きさのアスペクト比を有し得る。
アミノ酸は、天然及び合成アミノ酸の両方、ならびにアルカリ金属塩等のその塩を含む。アミノ酸は、α−アミノ酸の場合、α−炭素と称される単一の炭素原子に全て結合される、アミノ基、カルボキシル基、水素原子、及びアミノ酸側鎖部分を含む。好ましくは、アミノ酸は、α−アミノ酸から選択される。
α−アミノ酸としては、以下の表1に開示されるものが挙げられるが、これらに限定されない。
好ましくは、α−アミノ酸は、アルギニン及びリジンである。より好ましくは、α−アミノ酸は、アルギニンである。
好ましくは、ビスエポキシド化合物は、以下の式:
(式中、R及びRは、水素及び(C−C)アルキルから独立して選択され、A=O((CRO)または(CHであり、各R及びRは、水素、メチル、またはヒドロキシルから独立して選択され、m=1−6であり、n=1−20であり、y=0−6である)を有する化合物を含む。R及びRは、好ましくは、水素及び(C−C)アルキルから独立して選択される。より好ましくは、R及びRは、両方とも水素である。m=2−4であることが好ましい。好ましくは、n=1−10、より好ましくは、n=1である。好ましくは、y=0−4、及びより好ましくは1−4である。A=(CH及びy=0であるとき、Aは、化学結合である。
A=O((CRO)であるビスエポキシドは、式:
(式中、R、R、R、R、m、及びnは、上で定義される通りである)を有する。好ましくは、R及びRは、水素である。好ましくは、R及びRは、水素、メチル、及びヒドロキシルから独立して選択される。より好ましくは、Rは、水素であり、Rは、水素またはヒドロキシルである。Rがヒドロキシルであり、m=3であるとき、1つのRのみがヒドロキシルであり、残りが水素であることが好ましい。好ましくは、mは、2−4の整数であり、nは、1−2の整数である。より好ましくは、mは、3−4であり、nは、1である。さらにより好ましくは、m=3、及びn=1である。
式(II)の化合物は、限定されないが、1,4−ブタンジオールジグリシジルエーテル、エチレングリコールジグリシジルエーテル、ジ(エチレングリコール)ジグリシジルエーテル、1,2,7,8−ジエポキシオクタン、1,2,5,6−ジエポキシヘキサン、1,2,7,8−ジエポキシオクタン、1,3−ブタンジオールジグリシジルエーテル、グリセロールジグリシジルエーテル、ネオペンチルグリコールジグリシジルエーテル、プロピレングリコールジグリシジルエーテル、ジ(プロピレングリコール)ジグリシジルエーテル、ポリ(エチレングリコール)ジグリシジルエーテル化合物、及びポリ(プロピレングリコール)ジグリシジルエーテル化合物を含む。
式(III)のための特定の化合物は、限定されないが、1,4−ブタンジオールジグリシジルエーテル、エチレングリコールジグリシジルエーテル、ジ(エチレングリコール)ジグリシジルエーテル、1,3−ブタンジオールジグリシジルエーテル、グリセロールジグリシジルエーテル、ネオペンチルグリコールジグリシジルエーテル、プロピレングリコールジグリシジルエーテル、ジ(プロピレングリコール)ジグリシジルエーテル、ポリ(エチレングリコール)ジグリシジルエーテル化合物、及びポリ(プロピレングリコール)ジグリシジルエーテル化合物を含む。最も好ましくは、式(III)の化合物は、グリセロールジグリシジルエーテルである。
さらなる好ましいビスエポキシドは、6つの炭素環状部分を有するもの等の環状炭素部分を有するビスエポキシドを含む。そのようなビスエポキシドは、限定されないが、1,4−シクロヘキサンジメタノールジグリシジルエーテルまたはレゾルシノールジグリシジルエーテルを含む。
反応槽への反応物質の添加の順序は変化してもよいが、しかしながら、好ましくは、1つ以上のα−アミノ酸は、1つ以上のビスエポキシドの滴下添加とともに、80℃の水に溶解される。水溶性が乏しい反応物質に関して、少量の硫酸または水酸化ナトリウムを、エポキシ添加の前に添加する。次いで、加熱浴の温度を、80℃から95℃に増加させる。撹拌しながらの加熱を、2〜4時間行う。室温でさらに6〜12時間撹拌した後、得られる反応生成物を水に希釈する。反応生成物は、そのまま水溶液中で使用されてもよいか、精製されてもよいか、または所望に応じて単離されてもよい。典型的に、α−アミノ酸対ビスエポキシドのモル比は、0.1:10〜10:0.1である。好ましくは、モル比は、1:5〜5:1、及びより好ましくは1:2〜2:1である。α−アミノ酸対ビスエポキシドの他の好適な比が、本反応生成物を調製するために使用されてもよい。
好適な銅イオン源は銅塩であり、限定されないが、硫酸銅;塩化銅等の銅ハロゲン化物;酢酸銅;硝酸銅;テトラフルオロホウ酸銅;アルキルスルホン酸銅;アリールスルホン酸銅;スルファミン酸銅;過塩素酸銅、及びグルコン酸銅を含む。例示的なアルキルスルホン酸銅は、(C−C)アルカンスルホン酸銅、またより好ましくは(C−C)アルカンスルホン酸銅を含む。好ましいアルキルスルホン酸銅は、メタンスルホン酸銅、エタンスルホン酸銅、及びプロパンスルホン酸銅である。例示的なアリールスルホン酸銅は、限定されないが、ベンゼンスルホン酸銅及びp−トルエンスルホン酸銅を含む。銅イオン源の混合物が用いられてもよい。銅イオン以外の1つ以上の金属イオンの塩が、本発明の電気めっき浴に加えられてもよい。好ましくは、銅塩は、めっき液の30〜60g/Lの銅イオンの量を提供するのに十分な量で存在する。より好ましくは、銅イオンの量は、40〜50g/Lである。
本発明において有用な電解質は、アルカリ性または酸性であり得る。好ましくは、電解質は酸性である。好ましくは、電解質のpHは≦2である。好適な酸性電解質は、限定されないが、硫酸、酢酸、フルオロホウ酸、アルカンスルホン酸、例えば、メタンスルホン酸、エタンスルホン酸、プロパンスルホン酸、及びトリフルオロメタンスルホン酸等、アリールスルホン酸、例えば、ベンゼンスルホン酸、p−トルエンスルホン酸、スルファミン酸、塩酸、臭化水素酸、過塩素酸、硝酸、クロム酸、及びリン酸を含む。酸の混合物は、本発明の金属めっき浴に有利に用いられ得る。好ましい酸は、硫酸、メタンスルホン酸、エタンスルホン酸、プロパンスルホン酸、塩酸、及びそれらの混合物を含む。酸は、1〜400g/Lの範囲の量で存在し得る。電解質は、一般的に、様々な供給源から商業的に入手可能であり、さらに精製することなく使用され得る。
そのような電解質は、任意選択的にハロゲン化物イオンの源を含有し得る。典型的には、塩化物イオンまたは臭化物イオンが用いられる。例示的な塩化物イオン源は、塩化銅、塩化錫、塩化ナトリウム、塩化カリウム、及び塩酸を含む。例示的な臭化物イオン源は、臭化ナトリウム、臭化カリウム、及び臭化水素である。広範なハロゲン化物イオン濃度が本発明に用いられ得る。典型的には、ハロゲン化物イオン濃度は、めっき浴を基準として0〜100ppmの範囲であり、好ましくは50〜80ppmである。そのようなハロゲン化物イオン源は、一般的に商業的に入手可能であり、さらに精製することなく使用され得る。
めっき浴は、典型的には促進剤を含有する。任意の促進剤(光沢剤とも称される)が、本発明における使用に好適である。そのような促進剤は、当業者に周知である。促進剤は、限定されないが、N,N−ジメチル−ジチオカルバミン酸−(3−スルホプロピル)エステル;3−メルカプト−プロピルスルホン酸−(3−スルホプロピル)エステル;3−メルカプト−プロピルスルホン酸ナトリウム塩;カルボン酸、ジチオ−O−エチルエステル−S−エステル及び3−メルカプト−1−プロパンスルホン酸カリウム塩;ビス−スルホプロピルジスルフィド;ビス−(ナトリウムスルホプロピル)−ジスルフィド;3−(ベンゾチアゾリル−S−チオ)プロピルスルホン酸ナトリウム塩;ピリジニウムプロピルスルホベタイン;1−ナトリウム−3−メルカプトプロパン−1−スルホネート;N,N−ジメチル−ジチオカルバミン酸−(3−スルホエチル)エステル;3−メルカプト−エチルプロピルスルホン酸−(3−スルホエチル)エステル;3−メルカプト−エチルスルホン酸ナトリウム塩;カルボン酸−ジチオ−O−エチルエステル−S−エステル及び3−メルカプト−1−エタンスルホン酸カリウム塩;ビス−スルホエチルジスルフィド;3−(ベンゾチアゾリル−S−チオ)エチルスルホン酸ナトリウム塩;ピリジニウムエチルスルホベタイン;及び1−ナトリウム−3−メルカプトエタン−1−スルホネートを含む。促進剤は、様々な量で使用され得る。概して、促進剤は、0.1ppm〜1000ppmの範囲の量で使用される。
好適な抑制剤は、限定されないが、エチレンオキシド−プロピレンオキシド(「EO/PO」)コポリマー及びブチルアルコール−エチレンオキシド−プロピレンオキシドコポリマーを含む、ポリプロピレングリコールコポリマー及びポリエチレングリコールコポリマーを含む。抑制剤の重量平均分子量は、800−15000、好ましくは1000−15000の範囲であり得る。そのような抑制剤が使用される場合、それらは、好ましくは組成物の重量を基準にして0.5g/L〜15g/L、より好ましくは1g/L〜5g/Lの範囲で存在する。
概して、反応生成物は、200〜100,000、典型的には300〜50,000、好ましくは500〜30,000の数平均分子量(Mn)を有するが、他のMn値を有する反応生成物が使用されてもよい。そのような反応生成物は、1000〜50,000、典型的には5000〜30,000の範囲の重量平均分子量(Mw)値を有し得るが、他のMw値が使用されてもよい。
フォトレジスト画定フィーチャ、好ましくは銅ピラーをめっきするための電気銅めっき浴中に使用される反応生成物の量は、めっき浴の全重量を基準にして、0.25ppm〜20ppm、好ましくは0.25ppm〜10ppm、より好ましくは0.25ppm〜5ppm、さらにより好ましくは0.25ppm〜2ppmの範囲であり得る。
電気めっき組成物は、任意の順序で構成成分を組み合わせることによって調製され得る。金属イオンの源、水、電解質、及び任意選択的なハロゲン化物イオン源等の無機構成成分が、最初に浴容器に加えられ、その後、レベリング剤、促進剤、抑制剤、及び任意の他の有機構成成分等の有機構成成分が加えられることが好ましい。
水性電気銅めっき浴は、任意選択的に従来のレベリング剤を含有し得るが、但し、そのようなレベリング剤は、銅フィーチャの形態を実質的に損なわないものとする。そのようなレベリング剤は、Step等に対する米国特許第6,610,192号、Wang等に対する第7,128,822号、Hayashi等に対する第7,374,652号、及びHagiwara等に対する第6,800,188号に開示されるものを含み得る。しかしながら、そのようなレベリング剤は、浴中に含まれないことが好ましい。
典型的には、めっき浴は、10〜65℃またはそれ以上の任意の温度で使用され得る。好ましくは、めっき組成物の温度は、15〜50℃であり、またより好ましくは20〜40℃である。
概して、電気銅めっき浴は使用中に撹拌される。任意の好適な撹拌方法が使用され得、またそのような方法は、当該技術分野で周知である。好適な撹拌方法は、限定されないが、エアスパージング、ワークピースアジテーション、及びインピンジメントを含む。
典型的には、基板をめっき浴と接触させることによって基板が電気めっきされる。基板は、典型的には、陰極として機能する。めっき浴は、可溶性または不溶性であり得る陽極を含む。電位が電極に印加される。電流密度は、0.25ASD〜40ASD、好ましくは1ASD〜20ASD、より好ましくは4ASD〜18ASDの範囲であり得る。
本発明の方法は、ピラー、ボンディングパッド、及び線幅/線間フィーチャ等のフォトレジスト画定フィーチャを電気めっきするために使用され得るが、本方法は、本発明の好ましいフィーチャである銅ピラーをめっきするという状況において説明される。典型的には、銅ピラーは、最初に導電性シード層を半導体チップまたはダイ等の基板上に析出させることによって形成され得る。基板は、次いでフォトレジスト材料で被覆され、フォトレジスト層を紫外線等の放射線に選択的に露光するために画像化される。フォトレジスト層は、当該技術分野で既知の従来のプロセスによって半導体チップの表面に塗布され得る。フォトレジスト層の厚さは、フィーチャの高さに依存して異なり得る。典型的には、厚さは、1μm〜250μmの範囲である。パターン化されたマスクがフォトレジスト層の表面に適用される。フォトレジスト層は、ポジ型またはネガ型フォトレジストであり得る。フォトレジストがポジ型である場合、放射線に露光されたフォトレジストの部分が、アルカリ現像液等の現像液で除去される。基板またはダイ上のシード層まで貫通する複数の開口部のパターンが表面上に形成される。ピラーのピッチは、20μm〜400μmの範囲であり得る。好ましくは、ピッチは、40μm〜250μmの範囲であり得る。開口部の直径は、フィーチャの直径に依存して異なり得る。開口部の直径は、2μm〜200μmの範囲であり得、典型的には、10μm〜75μmである。次いで、構造全体が、本発明の反応生成物のうちの1つ以上を含有する電気銅めっき浴中に配置され得る。電気めっきは、各開口部の少なくとも一部を実質的に平坦な上部を有する銅ピラーで充填するために行われる。電気めっきは、水平方向のめっきなしでの垂直方向のフィリングまたはスーパーフィリングである。次いで、銅ピラーを含む構造全体が、錫はんだまたは錫合金はんだ、例えば、錫/銀または錫/鉛合金等のはんだを含有する浴に移され、各銅ピラーの実質的に平坦な表面上にはんだバンプが電気めっきされて開口部の部分を充填する。残りのフォトレジストは、当該技術分野で既知の従来の手段によって除去され、ダイ上にはんだバンプを有する銅ピラーのアレイが残される。ピラーで覆われていないシード層の残りは、当該技術分野で周知のエッチングプロセスを通して除去される。はんだバンプを有する銅ピラーは、有機積層体、シリコン、またはガラスでできていてもよい、プリント回路板、別のウエハもしくはダイ、またはインターポーザー等の基板の金属接点と接触するように配置される。はんだをリフローさせ、銅ピラーを基板の金属接点に接合するように、当該技術分野で既知の従来のプロセスによってはんだバンプが加熱される。はんだバンプをリフローさせるための従来のリフロープロセスが用いられ得る。リフローオーブンの一例は、5つの加熱ゾーン及び2つの冷却ゾーンを含むSikiama International,IncのFalcon 8500ツールである。リフローサイクルは、1〜5回の範囲であり得る。銅ピラーは、物理的及び電気的の両方で基板の金属接点と接触している。次いで、アンダーフィル材料が、ダイ、ピラー、及び基板の間の空間を充填するために注入され得る。当該技術分野で周知の従来のアンダーフィル材料が使用され得る。
図1は、基部、及びはんだバンプを電気めっきするために実質的に平坦な上部を有する、円筒状の形態を有する本発明の銅ピラーのSEMである。リフロー中、平滑な平面を得るためにはんだが溶解される。リフロー中にピラーが過度にドーム型である場合、はんだが溶解してピラーの側面に流れ落ちる可能性があり、その結果、ピラーの上面には後続の結合ステップのために十分なはんだが存在しなくなる。図2に示すように、ピラーが過度に皿状である場合、ピラーを電気めっきするために使用された銅浴から残った材料が、皿状の上部に溜まり、はんだ浴を汚染し、ひいてははんだ浴の寿命を短縮する可能性がある。
ピラーの電気めっき中に、銅ピラーと半導体ダイとの間に金属接点及び接着を提供するために、典型的には、チタン、チタン−タングステン、またはクロム等の材料からなるアンダーバンプメタライゼーション層が、ダイ上に析出される。代替として、銅ピラーと半導体ダイとの間に金属接点を提供するために、銅シード層等の金属シード層が半導体ダイ上に析出されてもよい。ダイから感光層が除去された後、ピラーの下側の部分を除く、アンダーバンプメタライゼーション層またはシード層の全ての部分が除去される。当該技術分野で周知の従来のプロセスが使用され得る。
銅ピラーの高さは異なってもよいが、典型的には、それらは1μm〜200μm、好ましくは5μm〜50μm、より好ましくは15μm〜50μmの高さの範囲である。また、銅ピラーの直径も異なり得る。典型的には、銅ピラーは、2μm〜200μm、好ましくは10μm〜75μm、より好ましくは20μm〜25μmの直径を有する。
電気銅めっきの方法及び浴は、実質的に均一な形態を有し、また実質的にノジュールが存在しない、銅/フォトレジスト画定フィーチャを提供する。銅ピラー及びボンドパッドは、実質的に平坦なプロファイルを有する。電気銅めっき浴及び方法は、所望の形態、及び平均%TIRと%WIDとの均衡を達成するための平均%TIRを可能にする。
以下の実施例は、本発明をさらに例示することを意図するが、その範囲を制限することを意図するものではない。
実施例1
凝縮器及び温度計を装備した250mL三口丸底フラスコに、100ミリモルのL−アルギニン及び20mLの脱イオン(「DI」)水を加え、続いて、80℃の100ミリモルのグリセロールジグリシジルエーテルを加えた。得られた混合物を95℃に設定した油浴を使用して約5時間加熱し、次いで、室温でさらに6時間撹拌した。反応生成物を容器に移し、すすぎ、脱イオン水で調節した。反応生成物溶液は、さらなる精製を行わずに使用した。
実施例2
硫酸銅五水和物からの40g/L銅イオン、140g/L硫酸、50ppm塩化物イオン、5ppmの促進剤、及び2g/Lの抑制剤を組み合わせることによって、水性酸電気銅めっき浴を調製した。促進剤は、ビス(ナトリウム−スルホプロピル)ジスルフィドであった。抑制剤は、約1,000の重量平均分子量及び末端ヒドロキシル基を有するEO/POコポリマーであった。電気めっき浴はまた、実施例1からの1ppmの反応生成物1も含有していた。浴のpHは、1未満であった。
厚さ50μmのパターン化されたフォトレジスト及び複数の開口部を有する300mmシリコンウエハセグメント(IMAT,Inc.、Vancouver,WAから入手可能)を、電気銅めっき浴に浸漬した。陽極は、可溶性銅電極であった。ウエハ及び陽極を整流器に接続し、開口部の底部の露出されたシード層上に銅ピラーを電気めっきした。開口部の直径は50μmであった。めっき中の電流密度は9 ASDであり、電気銅めっき浴の温度は25℃であった。残りのフォトレジストを電気めっきした後、次いで、Dow Chemical Companyから入手可能なBPRフォトレジスト用ストリッパーアルカリ溶液で剥離し、ウエハ上に銅ピラーのアレイを残した。次いで、銅ピラーをそれらの形態について分析した。ピラーの高さ及びTIRは、白色光LEICA DCM 3D光学顕微鏡を使用して測定した。%TIRは、以下の方程式によって決定した:
%TIR=[高さcenter−高さedge]/高さmax×100、
TIR=高さcenter−高さedge
8つのピラーの平均%TIRも、表に示すように決定した。
ピラーのアレイの%WIDは、白色光LEICA DCM 3D光学顕微鏡、及び以下の方程式によって決定した:
%WID=1/2×[(高さmax−高さmin)/高さavg]×100
平均%WIDは14.8%であり、平均%TIRは−3.5%であった。ピラーの表面は、全て平滑で、ノジュールは存在しないように見えた。実施例1の反応生成物を含む電気銅めっき浴は、良好に銅ピラーをめっきした。図1は、シード層上にめっきされたピラーのうちの1つの300倍AMRAY SEM画像であり、光学顕微鏡を用いて分析した。表面形態は平滑であった。上部またはピラーは、若干皿状であったが、ピラーは、はんだめっきの目的のために、上部では実質的に平坦であった。
実施例3
厚さ50μmのパターン化されたフォトレジスト及び複数のビアを有するシリコンウエハセグメント(IMAT,Inc.、Vancouver,WAから入手可能)を、実施例2の電気銅めっき浴に浸漬した。陽極は、可溶性銅電極であった。ウエハ及び陽極を整流器に接続し、ビアの底部の露出されたシード層上に銅ピラーを電気めっきした。めっき中の電流密度は9 ASDであり、電気銅めっき浴の温度は25℃であった。
銅ピラーを用いてウエハをめっきした後、SOLDERON(商標)BP TS6000錫/銀電気めっき液(Dow Chemical Company、Midland,MIから入手可能)を使用して、銅ピラーの上部を錫/銀はんだで電気めっきした。各開口部において、フォトレジストのレベルまではんだを電気めっきした。次いで、アルカリ剥離液を使用してフォトレジストを剥離した。次いで、30秒の滞留時間及び100cm/分のコンベア速度及び40立方フィート/時間(約1.13立方メートル/時間)の窒素流量で、140/190/230/230/260℃の温度を用いて、5つの加熱ゾーン及び2つの冷却ゾーンを有するSikama International,Inc.のFalcon 8500ツールを使用してシリコンウエハをリフローさせた。ALPA 100−40融剤(Cookson Electronics、Jersey City,N.J.,U.S.A)が、リフローで使用した融剤であった。1回のリフローサイクルを行った。リフロー後、FIB−SEMを使用して8つのピラーを横断面で切断し、銅ピラーとはんだとの界面をボイドについて調べた。はんだと銅ピラーとの間の界面にいくつかの空隙が存在したが、依然としてはんだと銅ピラーとの間に良好な接着が存在した。
実施例4(比較例)
凝縮器及び温度計を装備した125mL三口丸底フラスコ内で、90mmolの2−メチルキノリン−4−アミン、10mmolの2−(2−アミノエチル)ピリジンを、20mLの脱イオン水及び5mlの50%硫酸の混合物に加えた。混合物を80℃まで加熱した後、100mmolの1,4−ブタンジオールジグリシジルエーテルを滴下で加えた。得られた混合物を、95℃に設定した油浴を用いて約4時間加熱し、次いで、さらに8時間室温で撹拌した。酸性水を用いて反応生成物(反応生成物−比較例)を希釈し、さらに精製することなく使用した。
実施例5(比較例)
反応生成物−比較例を比較例1の反応生成物に代用したことを除き、実施例2に説明される方法を、同じ電気銅めっき浴、ウエハ、及びめっきパラメータで繰り返した。反応生成物−比較例は、1ppmの量で電気銅めっき浴に含まれた。ウエハをピラーでめっきした後、フォトレジストを剥離し、シリコンウエハ上に銅ピラーのアレイを残した。ピラーは粗く見え、多くが、図2に示されるように「陥没穴」の中心を有した。平均%WID及び平均%TIRは、計算しなかった。ピラーは非常に不完全であり、このため、プロフィロメータは、それらを正確に読み取ることができなかった。

Claims (9)

  1. a)フォトレジストの層を備える基板を提供することであって、前記フォトレジストの層は複数の開口部を備える、提供することと、
    b)1つ以上のα−アミノ酸と1つ以上のビスエポキシドとの1つ以上の反応生成物、電解質、1つ以上の促進剤、及び1つ以上の抑制剤を含む電気銅めっき浴を提供することと、
    c)前記複数の開口部を有する前記フォトレジストの層を備える前記基板を前記電気銅めっき浴に浸漬することと、
    d)複数の銅/フォトレジスト画定フィーチャを前記複数の開口部に電気めっきすることと、を含み、前記複数のフォトレジスト画定フィーチャは、−5%〜−1%の平均%TIRを含む、方法。
  2. 前記基板上の銅/フォトレジスト画定フィーチャのアレイの%WIDは、12%〜15%である、請求項1に記載の方法。
  3. 前記1つ以上のα−アミノ酸は、アルギニン及びリジンから選択される、請求項1に記載の方法。
  4. 前記1つ以上のビスエポキシドは、式:
    (式中、R及びRは、水素及び(C−C)アルキルから独立して選択され、A=O((CRO)または(CHであり、各R及びRは、水素、メチル、またはヒドロキシルから独立して選択され、m=1−6であり、n=1−20であり、y=0−6であり、y=0であるとき、Aは、化学結合である)を有する、請求項1に記載の方法。
  5. 前記ビスエポキシドは、式:
    (式中、R及びRは、水素及び(C−C)アルキルから独立して選択され、R及びRは、水素、メチル、またはヒドロキシルから選択され、m=1−6であり、n=1である)を有する、請求項4に記載の方法。
  6. 前記1つ以上の反応生成物は、前記電気銅めっき浴中に0.25ppm〜20ppmの量で存在する、請求項1に記載の方法。
  7. 電気めっきは、0.25ASD〜40ASDの電流密度で行われる、請求項1に記載の方法。
  8. 前記1つ以上の銅フォトレジスト画定フィーチャは、ピラー、ボンドパッド、または線幅/線間フィーチャである、請求項1に記載の方法。
  9. −5%〜−1%の平均%TIR及び12%〜15%の平均%WIDを有する、基板上のフォトレジスト画定フィーチャのアレイ。

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017036499A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC ピリジルアルキルアミンとビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017222925A (ja) * 2016-03-29 2017-12-21 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC メガサイズのフォトレジスト画定フィーチャを電気めっきすることが可能な電気銅めっき浴及び電気めっき方法
JP2019019405A (ja) * 2017-07-14 2019-02-07 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC アルギニンとビスエポキシドとのコポリマーを含むニッケル電気めっき組成物及びニッケルを電気めっきする方法
JP2019143243A (ja) * 2018-02-21 2019-08-29 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC 改善された完全性を有する銅ピラーおよびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10508349B2 (en) * 2016-06-27 2019-12-17 Rohm And Haas Electronic Materials Llc Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of pyrazole compounds and bisepoxides
WO2020044432A1 (ja) * 2018-08-28 2020-03-05 株式会社Jcu 電気銅めっき浴

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000119233A (ja) * 1998-08-12 2000-04-25 Ajinomoto Co Inc 新規ポリアミノ酸誘導体
JP2003171464A (ja) * 2001-12-06 2003-06-20 Chisso Corp ポリリジン及びその製造方法
JP2005272874A (ja) * 2004-03-23 2005-10-06 Sumitomo Bakelite Co Ltd 回路基板の製造方法
EP1741804A1 (en) * 2005-07-08 2007-01-10 Rohm and Haas Electronic Materials, L.L.C. Electrolytic copper plating method
JP2008291287A (ja) * 2007-05-22 2008-12-04 Nippon New Chrome Kk 耐連続衝撃性に優れた銅−錫合金めっき製品の製造方法
US20120043654A1 (en) * 2010-08-19 2012-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US20130313011A1 (en) * 2012-05-24 2013-11-28 Unimicron Technology Corp. Interposed substrate and manufacturing method thereof
JP6254648B2 (ja) * 2015-08-06 2017-12-27 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC ピリジルアルキルアミンとビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP6278535B2 (ja) * 2015-08-06 2018-02-14 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC イミダゾール化合物と、ビスエポキシドと、ハロベンジル化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4356277A (en) * 1977-03-08 1982-10-26 Ppg Industries, Inc. Reaction products of a polyglycidyl ether of a polyphenol and an amino acid and aqueous solubilized products therefrom
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
CN1211417C (zh) * 1999-01-21 2005-07-20 西巴特殊化学品控股有限公司 全氟烷基取代氨基酸低聚物或聚合物及其作为水性消防起泡剂中的定泡剂及作为防油纸和织物整理剂的应用
US6578754B1 (en) 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
US6610192B1 (en) 2000-11-02 2003-08-26 Shipley Company, L.L.C. Copper electroplating
US6800188B2 (en) 2001-05-09 2004-10-05 Ebara-Udylite Co., Ltd. Copper plating bath and plating method for substrate using the copper plating bath
JP4809546B2 (ja) 2001-06-07 2011-11-09 石原薬品株式会社 有機溶媒を用いたボイドフリー銅メッキ方法
CN1410601A (zh) * 2001-09-27 2003-04-16 长春石油化学股份有限公司 用于铜集成电路内连线的铜电镀液组合物
US7128822B2 (en) 2003-06-04 2006-10-31 Shipley Company, L.L.C. Leveler compounds
US7276801B2 (en) 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US7462942B2 (en) 2003-10-09 2008-12-09 Advanpack Solutions Pte Ltd Die pillar structures and a method of their formation
TW200613586A (en) 2004-07-22 2006-05-01 Rohm & Haas Elect Mat Leveler compounds
US7662981B2 (en) * 2005-07-16 2010-02-16 Rohm And Haas Electronic Materials Llc Leveler compounds
US7829380B2 (en) 2006-10-31 2010-11-09 Qimonda Ag Solder pillar bumping and a method of making the same
EP2199315B1 (en) 2008-12-19 2013-12-11 Basf Se Composition for metal electroplating comprising leveling agent
US8262894B2 (en) 2009-04-30 2012-09-11 Moses Lake Industries, Inc. High speed copper plating bath
US8592995B2 (en) 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
JP5471276B2 (ja) 2009-10-15 2014-04-16 上村工業株式会社 電気銅めっき浴及び電気銅めっき方法
JP5952738B2 (ja) 2009-11-27 2016-07-13 ビーエーエスエフ ソシエタス・ヨーロピアBasf Se 平滑化剤を含む金属電気メッキのための組成物
US8268157B2 (en) 2010-03-15 2012-09-18 Rohm And Haas Electronic Materials Llc Plating bath and method
US9834677B2 (en) 2010-03-18 2017-12-05 Basf Se Composition for metal electroplating comprising leveling agent
SG185736A1 (en) 2010-06-01 2012-12-28 Basf Se Composition for metal electroplating comprising leveling agent
EP2465976B1 (en) * 2010-12-15 2013-04-03 Rohm and Haas Electronic Materials LLC Method of electroplating uniform copper layer on the edge and walls of though holes of a substrate.
US8669137B2 (en) 2011-04-01 2014-03-11 International Business Machines Corporation Copper post solder bumps on substrate
US8454815B2 (en) 2011-10-24 2013-06-04 Rohm And Haas Electronics Materials Llc Plating bath and method
US10204876B2 (en) 2013-03-07 2019-02-12 Maxim Integrated Products, Inc. Pad defined contact for wafer level package
US8957524B2 (en) 2013-03-15 2015-02-17 Globalfoundries Inc. Pillar structure for use in packaging integrated circuit products and methods of making such a pillar structure

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000119233A (ja) * 1998-08-12 2000-04-25 Ajinomoto Co Inc 新規ポリアミノ酸誘導体
JP2003171464A (ja) * 2001-12-06 2003-06-20 Chisso Corp ポリリジン及びその製造方法
JP2005272874A (ja) * 2004-03-23 2005-10-06 Sumitomo Bakelite Co Ltd 回路基板の製造方法
EP1741804A1 (en) * 2005-07-08 2007-01-10 Rohm and Haas Electronic Materials, L.L.C. Electrolytic copper plating method
JP2007031834A (ja) * 2005-07-08 2007-02-08 Rohm & Haas Electronic Materials Llc メッキ法
JP2008291287A (ja) * 2007-05-22 2008-12-04 Nippon New Chrome Kk 耐連続衝撃性に優れた銅−錫合金めっき製品の製造方法
US20120043654A1 (en) * 2010-08-19 2012-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US20130313011A1 (en) * 2012-05-24 2013-11-28 Unimicron Technology Corp. Interposed substrate and manufacturing method thereof
JP6254648B2 (ja) * 2015-08-06 2017-12-27 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC ピリジルアルキルアミンとビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP6278535B2 (ja) * 2015-08-06 2018-02-14 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC イミダゾール化合物と、ビスエポキシドと、ハロベンジル化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017036499A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC ピリジルアルキルアミンとビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017222925A (ja) * 2016-03-29 2017-12-21 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC メガサイズのフォトレジスト画定フィーチャを電気めっきすることが可能な電気銅めっき浴及び電気めっき方法
JP2019019405A (ja) * 2017-07-14 2019-02-07 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC アルギニンとビスエポキシドとのコポリマーを含むニッケル電気めっき組成物及びニッケルを電気めっきする方法
JP2019143243A (ja) * 2018-02-21 2019-08-29 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC 改善された完全性を有する銅ピラーおよびその製造方法
JP2020125547A (ja) * 2018-02-21 2020-08-20 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC 改善された完全性を有する銅ピラーおよびその製造方法

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